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TWI387055B - 具有自收斂底電極之相變化記憶胞陣列及其製造方法 - Google Patents

具有自收斂底電極之相變化記憶胞陣列及其製造方法 Download PDF

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TWI387055B
TWI387055B TW096137170A TW96137170A TWI387055B TW I387055 B TWI387055 B TW I387055B TW 096137170 A TW096137170 A TW 096137170A TW 96137170 A TW96137170 A TW 96137170A TW I387055 B TWI387055 B TW I387055B
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memory
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electrode
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Hsiang Lan Lung
Chung Hon Lam
Matthew J Breitwisch
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Macronix Int Co Ltd
Ibm
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Description

具有自收斂底電極之相變化記憶胞陣列及其製造方法
本發明係有關於使用可程式電阻材料的高密度記憶元件，而可程式電阻材料包括相變化材料如硫屬化物等，及此等元件之製造方法。
包括採用相變化材料在內的可程式電阻材料，已經廣泛運用於非揮發隨機存取記憶胞中。相變化材料，諸如硫屬化物材料等，可利用積體電路施加適當的電流以在結晶態與非晶態之間轉換相態。大致為非晶態者較大致為結晶態者具有較高的電阻率，由此即可感知資料。
相變化材料可在記憶胞之主動區域中，於大致為結晶固態相的第一結構與大致為非晶固態相的第二結構之間進行轉換。『非晶』係指相較於單晶而言，較無固定晶向之結構，例如較結晶相具有更高之電阻率等特性。『結晶』則指相對於非晶結構而言，較有固定晶向之結構，例如較非晶相具有更低之電阻率等特性。通常而言，可於完全非晶態與完全結晶態之間，利用電流變換相變化材料之相態。非晶態與結晶態轉換所影響之其他材料性質，尚包括原子排列、自由電子密度、與活化能。此種材料可轉換為兩種相異之固態相，亦可轉換為兩種固態相之組合，故可於完整非晶相與完整結晶相之間，形成灰階地帶，材料之電性亦將隨之轉換。
非晶態轉換至結晶態之過程，通常採用較低之操作電壓，其電流需足以將相變化材料的溫度提升至相變化溫度與熔點之間。由結晶態轉換為非晶態之過程，則通常需要較高之操作電壓；此後稱此過程為『重置』(reset)。因為此一過程需要一短時間且高密度之電流脈衝，以熔化或破壞結晶結構，隨後快速冷卻 相變化材料，經淬火處理，將至少一部分之相變化結構穩定為非晶態。此一過程，藉重置電流將相變化材料由結晶態轉變為非晶態，而吾人希望盡量降低重置電流之強度。欲降低重置電流之強度，可降低記憶胞中主動區域的大小。降低主動區域大小的技術，包含降低電極與相變化材料的接點區域面積，因此可在主動區域中獲得較高的電流密度，而以較小的電流絕對值通過相變化材料元件。
在積體電路結構中製作小孔洞(pores)，為此項技術發展方向之一；同時，亦採用少量之可程式電阻材料填充該小孔洞。顯示小孔洞發展之專利包含：Ovshinsky,“Multibit Single Cell Memory Element Having Tapered Contact”,U.S.Pat,No.5,687,112，專利發證日期1997年11月11日；Zahorik et al.,“Method of Making Chalcogenide[sic]Memory Device”,U.S.Pat.No.5,789,277，專利發證日期1998年8月4日；Doanetal.,“Controllable Ovonic Phase－Change Semiconductor Memory Device and Methods of Gabracting the Same,”U.S,Pat.No.6,150,253，專利發證日期2000年11月21日，以及Reinberg,“Chalcogenide Memory Cell with a Plurality of Chalcogenide Electrodes,”U.S.Pat.No.5,920,788，專利發證日期1999年7月6日。
另一種發展中的記憶胞結構，亦稱為蕈狀結構，其係因為其典型結構中底部電極上的主動區域之形狀而得名。該種結構係形成小電極區域，使之與較大區域的相變化材料連接，同時通常利用較大的電極與相變化材料的另一面連接。電流由小接點區域流向大接點區域者，可用做記憶胞的讀取、設定、與重置操作。小電極區域可將電流密度集中於接觸點上，因此相變化材料中的主動區域可限制在接近於接觸點的小區域中。舉例而言，參見Ann et al.,“Highly reliable 50nm contact cell technology for 256Mb PRAM”,VLSI Technology 2005 Digest of Technical Papers,第98－99頁，2005年6月4日；Denison,國際公開號WO2004/055916 A2 ‘‘Phase Change Memory and Method Therefore”,公開日期2004年7月1日；以及Song et al.,美國專利申請公開號US 2005/0263829 A1,“Semiconductor Devices Having Phase Change Memory Cells,Electronic Systems Employing the Same and Methods of Fabricating the Same”,公開日期2005年12月1日。
用以製造非常微小底電極的一先前技術，係如Ahn et al.所發表的論文所述，稱為介層孔中栓塞製程，並且包括形成一介電填充層於記憶胞的存取電路之上、在介電填充層中蝕刻介層孔以形成一開口而製造接點連接至此電路、以及沈積電極材料於此介層孔中。所生成的結構接著被平面化以將介層孔中的電極材料外露。接著沈積相變化材料並圖案化，以連接至電極。雖然此介層孔中栓塞製程技術適用於形成非常微小的底電極結構，但此技術也被證實有可靠性以及良率的問題。舉例而言，如Ahn et al.所言，研究證實此方法難以在非常微小的介層孔與其底部以下的存取電路之間，形成可靠的電連接。此缺憾造成記憶胞陣列中的某些記憶胞永久地與存取電路之間形成斷路。請同時參見Horii,et al.,“A Novel so Technology Using N－doped GeSbTe Films for Phase Change RAM,” 2003 Symposium on VLSI TEechnology,Digest of Technical Papers；Hwang,et al.,“Full Integration and Reliability Evaluation of Phase－Change RAM Based on 0.24 um－CMOS－Technologies,” 2003 Symposium on VLSI Technology,Digest of Technical Papers；Lai,et al.,“OUM－180 nm Nonvolatile Memory Cell Element Technology for Stand Alone and Embedded Applications,”IEDM 2001.
此外，Ahn et al.亦提到在介層孔中栓塞製程中，難以確保在針對記憶胞陣列進行平面化製程後，栓塞電極所外 露的頂端面積為均勻的。由於底電極的上表面積會影響在相變化材料中的電流密度，並且是此類型相變化記憶胞的臨界尺寸之一，故接點區域的變化會導致在單一陣列中各記憶胞產生劇烈的操作變化。
在形成介層孔中栓塞電極時會產生另一個問題，其原因在於難以均勻地填充介層孔。尤其，因為在微小孔洞中的薄膜沈積動力學特性，使得所生成的栓塞可能包括一空洞，因為在還沒有完全填滿之前介層孔的頂端就已經封閉了。將此結構平面化之後可能會將空洞暴露出來，因而在電極栓塞的上表面生成一個孔洞。後續在電極上形成相變化材料層的時候，這些孔洞可能會造成問題。
用以製造具有柱狀底電極之蕈狀記憶胞的另一技術，係描述於本發明申請人之另一審查中美國專利申請案11/764,678，其申請日為2007/6/18。
此外，在Ahn et al.的方法中所製造的介層孔，係利用微影製程而製造，而微影製程具有最小特徵尺寸，因此典型地其所生成的介層孔的直徑，會有最大達最小特徵尺寸之5%的變化量。在某些方法中，側壁係形成於介層孔中，以減少用於形成電極之介層孔的截面積，進而降低記憶胞的臨界尺寸。此側壁形成製程牽涉到側壁材料的順形沈積，其在介層孔的側壁具有均勻的厚度，並因此將介層孔的尺寸變異帶入到臨界尺寸本身。
相似的，在美國專利申請案號No.11/764,678號中所使用的方法，柱狀結構係利用一微影製程而對光阻劑進行圖案化、接著修剪圖案中的光阻元件以減少其在最小微影特徵尺寸下的尺寸。經修剪的光阻元件係用以做為形成底電極的蝕刻幕罩，並定義記憶胞的臨界尺寸。此製程也把光阻元件的最小特徵尺寸變異帶到記憶胞的臨界尺寸中。因此，對於大約為90奈米的微影最小特徵尺寸而言， 其在一陣列之中大約有5%的分佈，其介層孔直徑可以的變異最多可達4.5奈米。此4.5奈米變異係根據先前技術而實施在次微影特徵尺寸中。因此，一底電極表面其名義上的直徑為30奈米、並且利用先前技術所形成者，在整個陣列中可能會有4.5奈米的直徑變化，對於一圓形表面而言，可能會有大約30%的關鍵接點面積變異。一可程式電阻記憶胞的臨界尺寸變異會減低其良率，並且使得從此記憶胞進行程式化與讀取的技術變得更複雜。
因此，較佳係可提供一種可靠的方法，以製造一記憶胞結構其對於底電極的臨界尺寸以及與底電極進行電連接的完整性方面，具有自動收斂的控制，而此種結構則適用於高密度積體電路記憶元件中。
本發明係有關於一種基於蕈狀結構之相變化記憶胞元件，其中介於記憶元件與底電極之間的接點面積臨界尺寸會在陣列之間收縮至一小範圍內，而與製造此裝置之微影製程或是其他製程所造成的變異無關。
一種實施此記憶胞的製程包括提供一具有接點陣列之基板，該接點與存取電路耦接。一分離層形成於一接點陣列上以自該記憶元件與基板分離。在一特定實施例中，此分離層或許可以包括一作為蝕刻停止材料的氮化矽。之後，形成一具有與此分離層不同蝕刻特性的圖案化層如二氧化矽或類似材料於該分離層之上。一個稱為幕罩開口陣列，利用微影製程形成於圖案化層之上。此幕罩開口是使用一個停止於分離層表面或之中的製程形成。之後，蝕刻幕罩形成於此陣列的幕罩開口中，最好是使用一製程可以補償微影製程形成此幕罩開口時之幕罩開口直徑或寬度的變異。用於在分離層中形成底電極開口之蝕刻製程時的 蝕刻幕罩會與幕罩開口自動對準。電極材料被沈積在該些電極開口中，以形成一底電極陣列而連接至該接點陣列中之對應接點。在此實施例中，記憶元件，如包含相變化材料的可程式電阻材料可在移除圖案化層及蝕刻幕罩後形成於記憶元件開口中的底電極陣列之上。頂電極形成並與記憶元件連接。
當蝕刻幕罩時用以補償形成此陣列中幕罩開口變異之製程技術於此處描述。一種技術包含形成一犧牲層於該隔離層之上；以及該幕罩開口陣列之形成步驟包括：在該犧牲層中形成第一上開口部分、並在該分隔層中形成第二下開口部分。該第一與第二開口部分分別具有第一與第二寬度，使得該犧牲層具有一懸凸部位。因此，此犧牲層的開口寬度係小於此隔離層的開口寬度。一填充材料如二氧化矽被沈積於該幕罩開口陣列之開口中，該製程係致使空洞形成於該下開口部分之中，該些空洞之寬度係由該第一寬度與該第二寬度之間之差異所決定。非等向性地蝕刻該填充材料，以將該些空洞打開，並接著繼續非等向性地蝕刻該填充材料至該些空洞底部，以將分離層裸露出來。在此情況下，該些裸露區域之寬度係實質上等於該些空洞之寬度。於下開口側壁部分的填充材料係定義出蝕刻幕罩。在此情況下，此蝕刻幕罩所定義的開口尺寸變異係取決於懸凸的尺寸，其係由第一寬度與該第二寬度之間之差異所決定。此尺寸無關於，且可以被控制於一個遠小於，由微影製程所導致之記憶元件開口變異的尺寸。
在一替代製程中所述，該製程包含在形成該幕罩開口後，由該陣列的幕罩開口內移除該蝕刻幕罩。在該電極開口內及該陣列之幕罩開口上沈積電極材料。該電極材料係非等向性蝕刻而保留在該幕罩開口內之電極材料的側壁，以及該電極開口內之底電極。舉例來說，使用一旋轉 塗佈製程來填充所得之開口，然後使用化學機械研磨法來移除圖案化的金屬層，以暴露出在該陣列隔離層的底電極。在另一替代製程中，在移除該蝕刻幕罩之前，在該電極開口內沈積該電極材料，並實質地填充該幕罩開口。使用一化學機械研磨法來暴露出在該陣列中分離層中的底電極。
在該底電極之上沈積可程式電阻材料。形成包含該可程式電阻材料上的位元線之頂電極結構。
此處所描述之一種記憶裝置，包括一基板包括存取元件陣列，其具有一對應的接點陣列及複數條字元線與存取元件陣列耦接。一分離層於基板與字元線陣列之上。一底電極陣列包含柱狀電極材料通過此分離層與對應的接點陣列連接。一記憶元件陣列包含可程式電阻材料於底電極上，並與其連接。複數條位元線與記憶元件中的可程式電阻材料電性連接，以提供自底電極通過對應的可程式電阻材料元件至週邊電路的電流路徑。在此處所描述的，在此陣列中的記憶元件，各自具有寬度係落在由形成其之微影製程及其他圖案化製程所決定的一分布區間之內。此底電極陣列中的底電極具有與形成此記憶元件圖案化製程無關的另一分布區間內之寬度。此處所描述之實施例技術中，底電極的寬度變化量範圍係不超過3奈米，係遠小於使用微影技術所能達到的。因此，此陣列中一特定記憶元件的寬度會與此陣列中另一特定記憶元件的寬度相差最多達到一特定記憶元件寬度的5%到10%。相對而言，此與特定記憶元件連接的底電極上表面寬度之間的差異，其係遠小一特定記憶元件寬度的5%到10%。
舉凡本發明之實施例、特徵、目的及優點等將可透過下列說明申請專利範圍及所附圖式獲得充分瞭解。
以下將參照第1圖至第20圖來詳述本發明。
參照第1圖，依據本發明可製作的一種積體電路10的簡化示意方塊圖。電路10包含記憶陣列11，其係利用此處所描述之具有自動收斂臨界尺寸之底電極的相變化記憶胞。一字元線(或列)解碼器12與多條字元線13具有電性通訊，且安排於此記憶陣列11的列方向上。位元線(或行)解碼器14係與多條位元線15具有電性通訊，以由記憶陣列11中的相變化記憶胞沿著行方向上進行讀取資料或寫入資料。位址經由匯流排16，提供至字元線解碼器12以及位元線解碼器14。方塊17中的感應放大器與資料輸入結構，包含讀取、設置及重置模式之電流源，經由資料匯流排18與位元線解碼器14耦合。資料由積體電路10上的輸入/輸出埠，或由積體電路10之上的其他內部或外部的資料源到經由資料輸入線19，到達方塊17的資料輸入結構。在此例示實施例中，積體電路10亦包含其他電路20，例如可為通用目的之處理器、特殊目的之應用電路、或由相變化記憶胞陣列支援之模組組合，提供系統單晶片之功能。資料由方塊17中的感應放大器，經過資料輸出線21，到達積體電路10的輸入/輸出埠，或者到達積體電路10的其他內部或外部資料終端。
本實施例採用控制器22，其係利用偏壓安排狀態機器，控制偏壓安排供應電壓及電流源23的狀態，例如讀取、程式化、抹除、抹除驗證、以及程式化驗證電壓或電流供應給字元線及位元線，並使用一存取控制程序控制字元線/源極線的操作。控制器22可採用習知技術所使用的特殊目的邏輯電路。在另一替代實施例中，控制器22包含一通用目的處理器，其可整合至相同積體電路，以執行電腦程式，藉以控制裝置的運作。在又一實施例中，可採用特殊目的邏輯電路與通用目的處理器之組合，以完成控制器22。
如第2圖所示，陣列11的各記憶胞包含一個存取電晶體(或其他存取裝置，例如二極體)、以及相變化元件，其中四個存取電晶體係繪示如24、25、26、27，而四個相變化元件係繪示如28、29、30、31。各存取電晶體24、25、26、27的源極係共同連接至一源極線32，源極線32係在一源極線終端33結束。在另一實施例中，這些選擇裝置的源極線之間不具電性連接，而可以獨立控制。複數條字元線13(包括字元線34與35)係沿著第一方向平行延伸。字元線34、35係與字元線解碼器12具有電性通訊。存取電晶體24、26的閘極係連接至一共同字元線(例如字元線34)，而存取電晶體25、27的閘極係共同連接至字元線35。圖中顯示複數條位元線15(包括位元線36、37)。相變化元件28係連接於存取電晶體24的汲極與位元線36，而相變化元件29係連接於存取電晶體25的汲極與位元線36。相似地，相變化元件30係連接於存取電晶體26的汲極與位元線37，而相變化元件31係連接於存取電晶體27與位元線37。需注意的是，在圖中為了方便起見，僅繪示四個記憶胞，在實務中，陣列11可包括上千個至上百萬個此種記憶胞。同時，亦可使用其他陣列結構。
第3A圖係顯示根據本發明一實施例具有自動收斂臨界尺寸之底電極的記憶胞結構38之剖面示意圖。此外，此底電極基本上係位於此記憶元件54表底面的中央。此記憶胞結構38形成於包含接點陣列的基板39上，例如一層間介電層43的接點42。一包含介電材料49與一如電極48之底電極陣列的分離層46，將此接點陣列與上方的記憶元件54分隔。此底電極陣列係與接點陣列對準，例如底電極48係與接點42電性連接。此接點42具有一底表面與一存取元件45連接，例如由一字元線所控制的一電晶體或二極體，以與參考電壓線耦接。一包含介電材料與一包含元件54的相變化記憶元件陣列之分離層，於分離層46之上，與底電極陣列對準。一頂電極結構41於此記憶元件陣列之上，且 與可程式電阻材料於記憶元件54連接。此頂電極結構41與行選取電路56及其他習知的元件耦接以完成此陣列。
記憶元件的實施例，包含利用相變化之記憶材料，其中包含硫屬化物材料以及其他材料，作為記憶元件54。硫屬化物可能包含氧(0)、硫(S)、哂(Se)、碲(Te)等四種元素，為元素週期表第六族之一部分。硫屬化物包含硫族元素之化合物，以及一種正電性較強之元素或化合物基(radical)；硫屬化物合金則包含硫族元素與其他元素之組合，例如過渡金屬。硫屬化物合金通常包含一種以上的元素週期表第六族元素，例如鍺(Ge)和錫(Sn)。通常，硫屬化物合金中包含一種以上的銻(Sb)、鎵(Ga)、銦(In)、與銀(Ag)元素。文獻中已有許多種類之相變化記憶體材料，例如下列合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、以及Te/Ge/Sb/S。Ge/Sb/Te之合金家族中，許多合金組合均可作為相變化記憶體材料，此類組合可特定為Tea Geb Sb100－(a+b)’ 其中a與b代表原子百分比，總原子組成為100%。已有研究人員指出，效能最佳之合金，其沈積材料中的Te平均濃度均低於70%，通常低於60%，而其範圍多為23%至58%之間，最佳濃度又為48%至58%之Te。Ge之濃度則為5%以上，範圍約為8%至30%之間，通常低於50%。最佳實施例中，Ge之濃度範圍約為8%至40%。此一組成中，最後一項主要組成元素為Sb。(Ovshinsky’ 112 patent,columms 10－11)。另一研究人員所評估之特定合金包含Ge2 Sb2 Te5 、GeSb2 Te4 、與GeSb4 Te7 (Noboru Tamada,“Potential of Ge－Sb－Te Phase－Change Optical Disks for High－Data－Rate－Recording”,SPIE v.3109,pp.28－37(1997))。就更為普遍之面向，過渡金屬，例如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)，與上述元素之合金，均可能與Ge/Sb/Te組成相變化合金，並使其具備程式可程式電阻之性質。可作為記憶體材料之特定範例，見於Ovshinsky’ 112 at column 11－13，此處之所載之範例即為參考上述文獻所為之組合。
在某些實施例中，可在硫屬化物及其他相變化材料中摻雜物質以改善使用摻雜硫屬化物作為記憶元件的導電性、轉換溫度、熔化溫度及其他等性質。代表性的摻雜物質為：氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、與氧化鈦。可參見美國專利第6,800,504號與美國專利申請US 2005/0029502號。
相變化合金可於一第一結構態與第二結構態之間切換，其中第一結構態係指此材料大體上為非晶固相，而第二結構態係指此材料大體上為結晶固相。這些合金係至少為雙穩定的(bistable)。此詞彙「非晶」係用以指稱一相對較無次序之結構，其較之一單晶更無次序性，而帶有可偵測之特徵如比結晶態更高之電阻值。此詞彙「結晶」係用以指稱一相對較有次序之結構，其較之非晶態更有次序，因此包括有可偵測的特徵例如比非晶態更低的電阻值。典型地，相變化材料可電切換至完全結晶態與完全非晶態之間所有可偵測的不同狀態。其他受到非晶態與結晶態之改變而影響之材料特中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態、或可切換成為由兩種以上固態所形成之混合物，提供從非晶態至結晶態之間的灰階部分。此材料中的電性質亦可能隨之改變。
代表性的硫屬化物材料具有以下的特性：Gex Sby Tez ，其中x：y：z＝2：2：5，或其他成分為x：0~5；y：0~5；z：0~10。以氮、矽、鈦或其他元素摻雜之GeSbTe亦可被使用。用來形成硫屬化物材料的示範方法，係利用PVD濺鍍或磁電管(magnetron)濺鍍方式，其反應氣體為氬氣、氮氣、及/或氦氣等以及硫屬化物，在壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器(collimater)可用以改良其填入表現。為了改善 其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶態。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。
硫屬化物材料之厚度係隨著細胞結構的設計而定。一般而言，硫屬化物之厚度大於8奈米者可以具有相變化特性，使得此材料展現至少雙穩定的電阻態，雖然在某些實施例中亦合適於更薄之厚度。
使用GST或是類似硫屬化物的記憶胞實施例中，合適作為此例示實施例中的頂電極及底電極的材料包含氮化鈦、氮化鉭、鎢及摻雜矽。或是替代地，電極可以是氮化鋁鈦、氮化鋁鉭等，或是其他導體可為由鈦、鎢、鉬、鋁、鉭、銅、鉑、銥、鑭、鎳、釕、及氧之群組中所選出之一元素或者多種元素。
第3B圖係顯示根據本發明一實施例具有自動收斂臨界尺寸之底電極48的記憶胞結構38之平面示意圖。可程式電阻材料構成的記憶元件54與底電極48的頂表面如圖中所示。此底電極48的頂表面區域係由虛線表示以指示此底電極48是位於相變化記憶元件54的下方。如圖中所示，記憶元件54是圓柱型，且具有一直徑(也稱為寬度)等於F，其最好是用於形成此記憶元件54之微影製程的最小特徵尺寸。此底電極48是柱狀，且其在此實施例中也具有圓形上表面，其具有一直徑(也稱為寬度)等於CD(特徵尺寸)，其是此記憶胞的一特徵尺寸。
此尺寸F會根據形成此介層孔之微影與蝕刻製程而在一區間△F內變動。此尺寸CD是與一用來補償△F變動的製程相關，則因此CD會在小於△F的區間內變動。此用來補償△F變動的製程會導致特徵尺寸CD自動收斂至一更小的區間△CD，以改善此記憶陣列操作的均勻性，並改善良率及簡化所需的感應及程式化電路。
第4圖係顯示根據本發明一實施例記憶胞57、58陣列之剖面示意圖，其係顯示於一半導體基板59上之存取電路與層間介電層43的接點42陣列耦接。字元線61、62和源極線60形成於層間介電層43中。半導體基板59內之摻雜區域63、64係作為存取電晶體之終端。於閘極介電層之中的字元線61、62係作為存取電晶體之閘極，以耦接至共同源極線60的接點42。在其他的實施例中，此存取電路可以利用二極體來取代電晶體，以消除字元線的需要。在此實施例中，一記憶元件54作為兩個記憶胞57和58中的可程式元件。一電極層70於此記憶元件54之上，且隨後會與位元線71耦接。
第5圖至第15圖根據本發明一第一實施例製作如前述記憶胞的製作流程步驟示意圖，為了簡化起見僅顯示此製程中不同階段的一單一記憶胞，並省略基板內的存取電路。
第5圖顯示此製程第一步驟完成結構之剖面示意圖，包含沈積分離層46的介電材料，一圖案化層47的介電材料以及犧牲上層66的介電材料。在此實施例中，犧牲上層及分離層包含氮化矽，而圖案化層包含氧化矽。此層次的選取係可以具有以下所描述的蝕刻選擇性。此外，也使用一微影製程以形成一幕罩67來定義接點42之上的開口陣列。
第6圖顯示此製程第二步驟完成結構之剖面示意圖，其中使用幕罩67來形成結構之上的介層孔68。此介層孔68係先利用第一蝕刻通過犧牲層66，其係使用適用於犧牲層的蝕刻配方，以形成一上方開口段。然後再利用第二蝕刻，或繼續使用第一蝕刻假如蝕刻製程可以共享的話，通過圖案化層47，而在抵達接點42之前停止於分離層46之上或之中。此介層孔68延伸通過犧牲層66和圖案化47層，而裸露分離層的上表面。
此介層孔68的直徑或寬度最好是與使用製程的最小特徵尺寸相近，通常是一微影最小特徵尺寸，以形成此開口。使用傳統的微影技術，此介層孔68的直徑或寬度可以是大約90奈米，且 通常在5%到10%的範圍內變異，其相當於大約是4.5奈米到9奈米。
第7圖顯示此製程第三步驟完成結構之剖面示意圖，其中介層孔68會被進行選擇性的側削製程，例如使用稀釋的氫氟酸溶液以緩慢地除去圖案化層中的氧化矽，然而保留犧牲層66和分離層46中的氮化矽。此介層孔68則會包含一上方開口段73U其具有一第一寬度74，以及一下方開口段73L其具有一第二寬度75。此懸凸72部分的尺寸係相當於寬度74和75差距的一半，而以懸凸尺寸76表示。此懸凸尺寸76係由此選擇性蝕刻製程所決定，且此懸凸尺寸可以於此陣列之中是均勻的，並不會被尺寸F的變異所嚴重影響(見以下第21及22圖中的討論)。
在替代的製程中，此上方犧牲層包含一材料可以選擇性的擴展以形成懸凸。舉例而言，使用複晶矽作為上方犧牲層材料，將第6圖中的結構氧化會導致長出懸凸72部分而不會增加分離層46或圖案化層47的體積。
第8圖顯示一化學氣相沈積所生成填充材料77，例如一非晶矽或其他材料，之後的剖面示意圖，其係使用一製程可以大致相同的速率在上方開口段73U及一下方開口段73L側壁長出一氧化矽層，導致在填充內部時會在開口上方封閉完成前形成一空洞78。其他具有在高深寬比介層孔內長出順形層能力且蝕刻特性搭配的材料也可以作為填充材料77。此外，其他製程，例如原子層沈積、物理氣相沈積、低壓化學氣相沈積(LPCVD)或是高密度電漿化學氣相沈積(HDPCVD)可以視所使用材料及幾何形狀被用來沈積填充材料77。
此填充沈積會在下方開口段73L的填充材料77內產生一自動對準空洞78。此空洞78的橫向尺寸或寬度主要由懸凸尺寸76所控制，且會由上方開口段73U和下方開口段73L的沈積速率而改變，而與形成此開口的微影製程無關。
第9圖顯示一結構剖面示意圖，係在使用非等向性蝕刻製程 蝕刻通過填充材料77以打開此空洞78之後，然後再繼續蝕刻直到位於空洞之下的分離層區域69被裸露出來為止，以在介層孔側邊形成一作為蝕刻幕罩77a的側壁子。此幕罩77a係作為後續製程之蝕刻幕罩，其具有一開口尺寸大致由此空洞尺寸所決定。此非等向蝕刻也除去此犧牲層66。因此，此用來形成蝕刻幕罩之製程可以補償此介層孔尺寸F的變異，如同第8圖所描述的一般，也會在以下第19及20圖中進一步解釋。
之後，使用另一蝕刻製程蝕刻通過分離層46至此接點42的上表面81以創造一底電極開口80。此底電極開口80係利用非等向性蝕刻其會與幕罩77a對準。
請參閱第11圖，幕罩77a使用一蝕刻製程移除，例如一使用KOH或TMAH的濕蝕刻，以重新打開介層孔，在圖案化層47中創造記憶元件開口82，其會與底電極開口80自動對準，且會置於記憶元件開口82中央處。
如第12圖所示，一電極材料層83被沈積，可以使用例如化學氣相沈積，在第11圖中結構之上以填入底電極開口80中，形成底電極84，留下一電極材料層於此分離層46之一部分的上表面之上，於記憶元件開口82內，且沿著記憶元件開口82內側壁，並在此圖案化層47之一部分的上表面之上。
較佳實施例中，與記憶元件連接的底電極之全部或部分，包含一電極材料，例如氮化鈦或者其他可與記憶元件之相變化材料相容的導體。其他種類的導體，諸如鋁、鋁合金、氮化鈦、氮化鉭、氮化鋁鈦、氮化鋁鉭等，可應用於栓塞結構、頂部與底部電極結構。其他導體可為由鈦、鎢、鉬、鋁、鉭、銅、鉑、銥、鑭、鎳、釕、及氧之群組中所選出之一元素或者多種元素。氮化鈦為較佳實施例，因其與GST(如上述)記憶元件具有較佳接點、且為半導體製作通常使用的材料、同時可在GST轉換之較高溫度提供較佳的擴散屏障，通常約在600℃至700℃之範圍。
第13圖顯示此製程的下一階段，其中記憶胞開口82被旋轉 塗佈130填滿，例如以形成一更平坦的表面131，以為化學機械研磨作準備。
第14圖顯示第11－13圖的替代製程，在其中沈積電極材料92於移除幕罩77a之前被沈積，覆蓋於此結構及填滿底電極開口80以形成底電極84。此完成結構已足夠平坦而不必在進行化學機械研磨的一旋轉塗佈步驟。
第15圖顯示此製程的下一階段，在施以化學機械研磨之後，第13圖或第14圖中的結構會裸露底電極陣列中的底電極84上表面134。此化學機械研磨或其他平坦化蝕刻，除去圖案化層及其幕罩，會停止於此分離層之上或之內，保留住狀底電極的上表面裸露出來。
第16圖顯示此製程的下一階段，其係一延展剖面圖，其中顯示底電極陣列中的兩個底電極84、140，其係位於對應的接點之上，例如基板上接點陣列中的兩個接點42、141，並與其連接。圖中也顯示一金屬接地線142其與之前所描述第4圖中的存取電路之地接點耦接。於第15圖顯示的平坦化之後，一記憶材料層86，例如GST，被全面覆蓋沈積於底電極陣列之上。之後，一頂電極材料層87被沈積於記憶材料層86之上。此頂電極可以是與底電極相同的材料，包含之前所討論過的材料或是為了與選取記憶材料相容或是其他因素而選取其他合適的材料。一微影形成之幕罩88，例如光阻幕罩圖案化於接點陣列之上以定義記憶元件。在此例子中，此幕罩88定義一長方形區塊自左方底電極84延伸通過此區域及接地線142而至右方底電極140。
第17圖顯示製程下一階段之剖面圖，其係沿著一源極線142之上而平行之記憶元件的剖面，而正交於第16圖所示的方向。在利用幕罩88的圖案蝕刻頂電極材料87及記憶材料86之後，定義出包含一長方形區塊記憶材料102及頂電極材料108之記憶元件，移除此幕罩88，而提供一記憶胞陣列。如圖中所示，一覆蓋層146被形成於長方形區塊記憶材料102及頂電極材料108之 上，在此實施例中包含氮化矽，以保護記憶元件封閉端的記憶材料。之後，一層間介電填充層145被施加，且使用例如化學機械研磨加以平坦化。頂電極接點介層孔於層間介電填充層145，且填入接點材料，例如鎢或銅，已形成頂接點148。此記憶元件頂接點的位置在此實施例中，係位於介於源極線142之上的底電極之間，以允許兩個鄰近的記憶胞分享一個頂接點148。此完成結構然後覆蓋一金屬層再圖案化定義出位元線149。
第18圖係顯示一陣列之佈局圖，其具有由第16圖和第17圖定義的一圖案。字元線105a、105b與基板上之源極線107平行。底電極103a、103b、106a、106b延伸至由字元線105a、105b所控制的電晶體汲極終端。此記憶元件102延伸穿過底電極103a、103b上方。而頂電極接點148延伸介於記憶元件102之上的頂電極間至位元線101a。類似地，一記憶元件104延伸穿過底電極106a、106b上方。而頂電極接點149延伸介於記憶元件104之上的頂電極間至位元線101b。金屬位元線101a、101b於記憶元件之上而延伸於一與字元線正交的方向上。
在此製程中的記憶元件102a、102b寬度係由第16圖中所描述的微影及蝕刻製程所決定，其產生如第17圖中所示的尺寸F。因此，此記憶元件的寬度在此陣列中不同處會變動至少△F，如同之前所描述的，且其會遠寬於底電極103a、103b、106a、106b的長度(和寬度)。此記憶元件於記憶陣列內的寬度改變，僅會對於此記憶胞的設置及重置特性造成很小的影響，因為與底電極接點的面積會對主動區域造成更大的影響。
第19圖係第8圖的展視圖，參照本發明所述之自我收斂目的之特性。該記憶胞結構38之臨界尺寸係介於該底電極與該記憶材料間連接的區域。在本製程中，這樣的臨界尺寸係由使用該蝕刻光罩77a形成之該底電極開口80的直徑來決定，如第9圖所示。而該蝕刻幕罩77a的直徑係由該第19圖所示之空洞78的大小來決定。該空洞78的CD大小則由在本製程中該懸凸尺寸O 所決定，而該懸凸尺寸O在一實施例中係由該圖案化層47之選擇性蝕刻來側削該犧牲層66。在本圖之繪示中，該尺寸2X係等於第6圖中所標示的尺寸F，以及在一範圍F＋△F中變動，如同先前所討論。該尺寸O亦在一範圍O＋△O中變動。因為側削蝕刻可有效地控制使得△O遠小於△F，並實質地與F變動相互獨立，而該空洞形成製程係與F的變動互相抵消。
本製程與F變動互相抵消的現象可由以下解釋理解。使用一實質地均勻覆蓋沈積製程來沈積該填充材料，並使其沈積在第7圖中該下開口區段73L內之側壁上，並穿過該隔離層，以約莫相同速率下使其沈積在第7圖中該上開口區段73U內之側壁上，穿過該犧牲層。因此，當該填充材料層的厚度X達到在該犧牲層開口寬度(2X＝F＋△F)之一半時，仍留有一空洞78在該圖案化層成長的填充材料之側壁間。因為該開口係在該頂部關閉，不可能穿過該圖案化層在該下開口區段內有更多的成長，並建立該空洞78。使用該填充沈積製程使得在所有記憶胞中的開口關閉，也因此當頂部關閉時，該沈積材料的厚度X隨著F變動而改變。然而。在所有記憶胞中該空孔的大小CD仍相等於2(O＋△O)，其與F變動互相獨立及抵消。此用於形成幕罩開口的圖案化層在此討論的例子中被移除。然而，第17圖中所顯示的記憶元件寬度之尺寸F係與第5圖中所顯示利用蝕刻幕罩67定義的介層孔68之尺寸F近似。因此，此記憶元件寬度F會在記憶陣列中不同處改變，其係由形成其之微影及蝕刻製程所決定。在此處所描述元件之底電極上表面的臨界尺寸，會以較遠小於記憶胞寬度的方式改變，而相同的原因，蝕刻幕罩開口的尺寸，也會以較遠小於幕罩開口的方式改變。
第20圖係包含一記憶胞陣列之一記憶裝置的啟發式圖式，並繪示本發明所述製造一記憶胞陣列的特徵。特別是，在一裝置上包含數以百萬記憶胞之一記憶陣列涵蓋了一相對大面積，當該微影方式形成的記憶元件會在一範圍△F內改變，如同先前所討 論。因此，如果抽樣在該陣列中一第一部份120之一記憶胞，並與在該陣列中一第二部份122之另一記憶胞121比較，很有可能地用來形成該記憶元件之寬度之間的變異最大可達△F。然而，與該記憶元件相連接的該底電極表面之寬度，在本發明之一實施例中其變化最多僅為2△O。
舉例來說，使用一具有90奈米特徵尺寸的微影製程，在整個陣列中具有5%的變異率，則在一陣列中一記憶元件之寬度F變化係在4.5奈米的範圍內。由該側削蝕刻製程或由懸凸成長製程所決定之懸凸尺寸76，在一陣列中其變異率亦為5%。如前所述，為了使CD值為40奈米，該懸凸尺寸應為20奈米。如果產生該懸凸製程的變異率為5%，該懸凸尺寸O在每一側可改變為1奈米。在一般40奈米的孔洞中這樣會使得CD值在一陣列中具有2奈米或5%的變異值。這樣2奈米的變異值係實質地低於在微影尺寸中的變異值F。相反地，在先前技術中側壁子技術並無法抵消該微影變異值，在一般40奈米的孔洞中會使得其在一陣列中的變異值為4.5奈米或11.25%。本發明所述之自動收斂製程實質地縮小在該陣列間CD值的分佈，係在一遠小於4.5奈米的範圍內，包含小於3奈米，是先前技術所不可能達到的分布。
因此，對於一例示實施例該尺寸F，對於一般F為90奈米，假設其變化在一特定範圍約5%，以及當該CD值尺寸一般為40奈米，假設變化在一特定範圍約5%，該記憶胞119可以具有一F尺寸寬度約92奈米及一CD尺寸寬度約39奈米，或該記憶胞121也可以具有一F尺寸寬度約88奈米及一CD尺寸寬度約41奈米。因此，在此例示範例中，一新穎結構會使得記憶胞119之記憶元件所量測到的寬度與記憶胞121記憶元件的寬度改變4/92或在記憶胞119中F寬度的4.3%。然而，記憶胞119臨界尺寸的寬度與在記憶胞121的寬度改變2/92或在記憶胞119中F寬度的2.2%。因此，該採樣記憶胞的臨界尺寸變化值係小於該記憶元件的寬度變異值，在先前技藝中是不可能的。
雖然本發明係已參照較佳實施例來加以描述，將為吾人所瞭解的是，本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，並且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，根據本發明之結構與方法，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。任何在前文中提及之專利申請案以及印刷文本，均係列為本案之參考。
10‧‧‧積體電路
11‧‧‧記憶陣列
12‧‧‧字元線或(列)解碼器
13、34、35、61、62‧‧‧字元線
14‧‧‧位元線或(行)解碼器
15、36、37、91‧‧‧位元線
16‧‧‧位址
17‧‧‧感應放大器及資料輸入結構
18‧‧‧資料匯流排
19‧‧‧資料輸入線
20‧‧‧其他電路
21‧‧‧資料輸出線
22‧‧‧控制器
23‧‧‧偏壓安排供應電壓及電流源
24、25、26、27‧‧‧存取電晶體
28、29、30、31‧‧‧相變化元件
32、60‧‧‧源極線
33‧‧‧源極線終端
38‧‧‧記憶胞結構
39、59‧‧‧基板
41‧‧‧頂電極結構
42‧‧‧接點
43‧‧‧層間介電層
45‧‧‧存取裝置
46‧‧‧分離層
47‧‧‧圖案化層
48‧‧‧底電極
49‧‧‧介電材料
54‧‧‧記憶元件
56‧‧‧行選擇電路
57、58‧‧‧記憶胞陣列
59‧‧‧半導體基板
61、62‧‧‧字元線
63、64‧‧‧摻雜區域
66‧‧‧犧牲層
67、88‧‧‧幕罩
68‧‧‧介層孔
70‧‧‧電極層
71‧‧‧位元線
72‧‧‧懸凸部位
73U‧‧‧上開口區段
73L‧‧‧下開口區段
74、75‧‧‧寬度
76‧‧‧懸凸尺寸
77‧‧‧填充材料
77a‧‧‧蝕刻幕罩
78‧‧‧自動對準空洞
80‧‧‧底電極開口
81‧‧‧頂表面
82、94‧‧‧記憶元件開口
83、93‧‧‧電極材料層
84‧‧‧底電極
86、95‧‧‧記憶材料層
87‧‧‧頂電極材料層
88‧‧‧相變化記憶材料構件
92‧‧‧電極材料
119、121‧‧‧記憶胞
131、134‧‧‧頂表面
140、103a、103b、106a、106b‧‧‧底電極
102‧‧‧記憶材料矩形區塊
102a、102b‧‧‧記憶元件寬度
104‧‧‧記憶元件
108‧‧‧頂電極材料
130‧‧‧旋轉塗佈
142‧‧‧金屬接地線
146‧‧‧覆蓋層
148‧‧‧頂接點
149‧‧‧位元線
第1圖係繪示依據本發明揭露一實施例的積體電路裝置之方塊圖。
第2圖係繪示本發明之第1圖中一部分概要代表的記憶陣列。
第3A圖係繪示依據本發明揭露一實施例之一記憶胞剖面圖，其具有自動對準及置中之底電極。
第3B圖係繪示本發明之第3A圖中一記憶胞之該記憶元件及底電極之平視圖。
第4圖係繪示依據本發明揭露一實施例之記憶胞陣列之剖面圖，所示之一半導體基板包含存取電路。
第5－13圖係繪示根據本發明實施例之一可程式電阻記憶胞陣列的製造流程之不同階段。
第14圖係繪示一替代製程來取代第11－13圖可程式化電阻記憶胞陣列的製造流程。
第15－18圖係繪示一可程式化電阻記憶胞陣列更進一步之製造流程。
第19圖係繪示所發明所述之一種補償在上述使用微 影製程以形成臨界尺寸蝕刻幕罩中特徵尺寸變動的方法。
第20圖係繪示在所選擇的記憶胞中一記憶陣列臨界尺寸變化的啟發式圖式。
38‧‧‧記憶胞結構
39‧‧‧基板
41‧‧‧位元線
42‧‧‧接點
43‧‧‧層間介電層
45‧‧‧存取裝置
46‧‧‧分離層
47‧‧‧圖案化層
48‧‧‧底電極
49‧‧‧介電材料
54‧‧‧記憶元件
56‧‧‧行選擇電路

Claims (19)

  1. 一種用以製造一記憶胞陣列之方法，包括：形成一分離層於一基板上，該基板具有一接點陣列；形成一圖案化層於位於該接點陣列上方的該分離層之上，該圖案化層所包括之材料具有與該分離層不同之蝕刻特性；形成一犧牲層於該圖案化層之上；利用一圖案化製程形成一幕罩開口陣列於位於該接點陣列上方的該犧牲層中，其中該形成幕罩開口陣列之步驟係包括在該犧牲層中形成上開口部分，以及在該圖案化層中形成下開口部分，該上與下開口部分分別具有一第一與一第二寬度，該犧牲層具有懸凸部位延伸進入該些開口中使得該第一寬度係小於該第二寬度；藉由一可在該下開口部分形成空洞之製程而沈積一填充材料於該幕罩開口陣列中之該些幕罩開口中，該些空洞之寬度係由該第一寬度與該第二寬度間之差異所定義；非等向性地蝕刻該填充材料以打開該些空洞，並繼續非等向性蝕刻該填充材料以將對應至該接點陣列之該些接點之上區域的該分離層外露，該些區域之寬度係實質上等於該些空洞之寬度，並且將蝕刻停止於該分離層之上或之中，留下填充材料側壁子於該些下開口部分之兩側以定義該些蝕刻幕罩；利用該些蝕刻幕罩而蝕刻穿過該分離層，以定義一電極開口陣列，以裸露該接點陣列中之對應的該些接點；沈積電極材料於該些電極開口中，以形成一底電極陣列與該接點陣列中所對應之該些接點連接；形成記憶元件於該底電極陣列中之些底電極之上並且與該些底電極連接，該些記憶元件包括可程式電阻材料；以及形成頂電極連接至該些記憶元件。
  2. 如申請專利範圍第1項所述之方法，包括在形成該些記憶元 件之前移除該圖案化層。
  3. 如申請專利範圍第1項所述之方法，包括在蝕刻穿過該分離層時移除該犧牲層。
  4. 如申請專利範圍第1項所述之方法，包括：形成一可程式電阻材料層於該底電極陣列之上；形成一電極材料層於該可程式電阻材料層之上並連接至該可程式電阻材料層；圖案化該電極材料層以及該可程式電阻材料層，以形成具有頂電極之分離記憶元件；以及形成位元線於該些頂電極之上並且連接至該些頂電極。
  5. 如申請專利範圍第4項所述之方法，包括：於該圖案化之後，形成一覆蓋層於該些記憶元件之上，以密封該可程式電阻材料；以一介電填充製程填充於該覆蓋層與該些記憶元件之上；以及在該些記憶元件與該些位元線之間提供穿透該介電填充層之接點。
  6. 如申請專利範圍第1項所述之方法，其中該填充材料包括矽。
  7. 如申請專利範圍第1項所述之方法，其中該分離層包括氮化矽且該圖案化層包括二氧化矽。
  8. 如申請專利範圍第1項所述之方法，其中該底電極陣列包括 對應之表面連接至該可程式電阻材料，該接點表面之寬度係小於30奈米。
  9. 如申請專利範圍第1項所述之方法，其中該可程式電阻材料包括一硫屬化物。
  10. 如申請專利範圍第1項所述之方法，其中該可程式電阻材料具有至少二固態相，其可藉由一電流而可逆地誘發，此二固態相係為一大致非晶相以及一大致結晶相。
  11. 一種記憶裝置，包括：一基板其包括一存取元件陣列，該存取元件陣列具有一對應之接點陣列；複數條字元線耦接至該存取元件陣列；一分離層位於該基板以及該些字元線之上；一底電極陣列，該底電極包括了穿透該分離層之柱狀電極材料，連接至該接點陣列中之對應接點；一記憶元件陣列，該些記憶元件包括可程式電阻材料連接至該底電極陣列；以及複數條位元線其與該些記憶元件形成電性連接，提供從該些底電極至對應之該些記憶元件之一電流路徑；其中，在該底電極陣列中之該些底電極具有各自的寬度，其寬度係在具有小於3奈米變化量的一範圍內變動。
  12. 如申請專利範圍第11項所述之記憶裝置，其中該分離層包括氮化矽。
  13. 如申請專利範圍第11項所述之記憶裝置，其中該底電極陣列 具有各自的表面連接至該可程式化電阻材料，該表面之寬度係小於30奈米。
  14. 如申請專利範圍第11項所述之記憶裝置，其中該可程式電阻材料包括硫屬化物。
  15. 如申請專利範圍第11項所述之記憶裝置，其中該可程式電阻材料具有至少二固態相，其可藉由一電流而可逆地誘發，此二固態相係為一大致非晶相以及一大致結晶相。
  16. 如申請專利範圍第11項所述之記憶裝置，其中在該記憶元件陣列中之一記憶元件係包括：一多層條狀結構，包括一第一可程式電阻材料層，其具有一上表面與一下表面、該下表面係連接至一個或以上之對應底接點，以及一第二電極材料層位於該第一可程式電阻材料層之上表面之上，且其中該第二電極材料層係耦接至該複數條位元線中之一位元線。
  17. 如申請專利範圍第16項所述之記憶裝置，其中該可程式電阻材料包括硫屬化物，且該第二電極材料層包括一金屬氮化物。
  18. 如申請專利範圍第11項所述之記憶裝置，其中該可程式電阻材料包括一經摻雜之硫屬化物。
  19. 一種記憶裝置，包括：一基板其包括一存取元件陣列，該存取元件陣列具有一對應之接點陣列； 複數條字元線耦接至該存取元件陣列；一分離層位於該基板以及該些字元線之上；一底電極陣列，該底電極包括穿透該分離層之柱狀電極材料，連接至該接點陣列中之對應接點；一記憶元件陣列，該些記憶元件包括可程式電阻材料連接至該底電極陣列；以及複數條位元線，其與該些記憶元件形成電性連接，提供從該些底電極至對應之該些記憶元件之一電流路徑；其中，該記憶元件陣列中之該些記憶元件具有各自的寬度、而該寬度係在一分佈內變動，且該底電極陣列中之該些底電極具有在另一分布內變動的寬度，且位於該底電極陣列中之一特定底電極之上的該記憶元件陣列中之一特定記憶元件之寬度，係與位於另一底電極之上的該記憶元件陣列中之至少一另一記憶元件之寬度不同，而該二寬度之差異可換算為該特定記憶元件寬度之一計量百分比；且該特定底電極之寬度與該另一底電極之寬度之差異經換算後係實質上小於該特定記憶元件之該計量百分比。
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