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TWI382535B - 半導體裝置 - Google Patents

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TWI382535B
TWI382535B TW095101793A TW95101793A TWI382535B TW I382535 B TWI382535 B TW I382535B TW 095101793 A TW095101793 A TW 095101793A TW 95101793 A TW95101793 A TW 95101793A TW I382535 B TWI382535 B TW I382535B
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Description

半導體裝置
本發明係關於半導體裝置。特別是有關藉由將有機物使用於絕緣體謀求低介電常數化之半導體裝置。
在一般的半導體裝置中，用以分離元件，或用絕緣體，作為電介質。
在此，參照圖3，說明一般的半導體裝置之構成。
在矽基板1之元件形成區域，形成有源極/汲極擴散層20。元件形成區域之周圍形成有由矽氧化膜(SiO2 膜)12與絕緣膜(SiO2 膜)13所成之元件分離區域(STI部)。在元件形成區域上形成隔著柵極絕緣膜14所形成之柵極電極15及包覆於元件形成區域及元件分離區域之上而形成之層間絕緣膜18。
在柵極電極15之側壁，形成有側壁(Si3 N4 膜)16，如包覆柵極絕緣膜14及柵極電極15似地形成SiO2 膜17。又，在矽基板1與層間絕緣膜18之間形成SiO2 膜17。在源極/汲極擴散層20及柵極電極15，各連接金屬層(插塞)19。
以往，絕緣體係以矽氧化物(相對介電常數：3.9)為基本所構成。
現狀，在感應電荷功能以外之用途中，用以抑制信號延遲必須低介電常數化，以在矽氧化物添加氟，或設空隙來降低介電常數。
然而，利用如LOCOS或STI(Shallow Trench Isolation淺溝渠隔離技術)之元件分離區域直接分離電晶體時或電晶體間之分離，係使用矽氧化膜(SiO2 膜)(參照圖3)，但今後，對此部分亦勢必謀求低介電常數化。
在現狀，以使用於電晶體間之分離的材料係如矽氧化膜(SiO2 ，ε＝3.9)或矽氮化膜(Si3 N4 ，ε＝7.8)之矽為基礎所構成。然而，此等相對介電常數即使添加F或C亦為3.0程度，若組合矽氮化膜的話有難以低介電常數化之問題。
因此，本發明係鑑於該先前技術之問題點而成，其目的在於不在絕緣膜層設空隙而為電晶體間或電路間之分離謀求絕緣膜層之低介電常數化。
在本發明之半導體裝置中，具備：元件形成區域，基板所形成；元件分離區域，形成於元件形成區域之周圍；柵極電極，在元件形成區域上隔著柵極絕緣膜而形成；以及層間絕緣膜，包覆於元件形成區域及元件分離區域之上而形成；以柵極絕緣膜以外之元件分離區域及層間絕緣膜之至少一部份係以氟化碳(CFx，0.3<x<0.6)所形成為特徵。
在該元件形成區域上，更包覆於柵極絕緣膜及柵極電極之上而形成保護絕緣膜，此保護絕緣膜之至少一部份係以該氟化碳(CFx，0.3<x<0.6)所形成。在此，該柵極絕緣膜之相對介電常數以3.9以上較佳。
該柵極絕緣膜係，例如，矽氧化膜或矽氧氮化膜。在此，該元件分離區域、層間絕緣膜及保護絕緣膜之相對介電常數為3.0以下。
又，在本發明之半導體裝置中，具備：元件形成區域，基板所形成；元件分離區域，形成於元件形成區域之周圍；柵極電極，在元件形成區域上隔著柵極絕緣膜而形成；以及層間絕緣膜，包覆於元件形成區域及元件分離區域之上而形成；以柵極絕緣膜以外之元件分離區域及層間絕緣膜之至少一部份係以碳化氫(CHy，0.8<y<1.2)所形成為特徵。
在該元件形成區域上，更包覆於柵極絕緣膜及柵極電極之上而形成保護絕緣膜，此保護絕緣膜之至少一部份係以該碳化氫(CHy，0.8<y<1.2)所形成。在此，該柵極絕緣膜之相對介電常數以3.9以上較佳。
該柵極絕緣膜係，例如，矽氧化膜或矽氧氮化膜。在此，該元件分離區域、層間絕緣膜及保護絕緣膜之相對介電常數為3.0以下。
更，在本發明之半導體裝置中，具備：元件形成區域，基板所形成；元件分離區域，形成於元件形成區域之周圍；柵極電極，在元件形成區域上隔著柵極絕緣膜而形成；以及層間絕緣膜，包覆於元件形成區域及元件分離區域之上而形成；以柵極絕緣膜以外之元件分離區域及層間絕緣膜之至少一部份係以碳化氫(CHy 1 )與一部份用取代基所取代之碳化氫(CHy 2 )所形成，y1與y2係滿足0.8<y1，y2<1.2，y1≠y2之關係為特徵。
在該元件形成區域上，更包覆於柵極絕緣膜及柵極電極之上而形成保護絕緣膜，此保護絕緣膜之至少一部份係以碳化氫(CHy 1 )與一部份用取代基所取代之碳化氫(CHy 2 )所形成，y1與y2係滿足0.8<y1，y2<1.2，y1≠y2之關係。在此，該柵極絕緣膜之相對介電常數以3.9以上較佳。
該柵極絕緣膜係，例如，矽氧化膜或矽氧氮化膜。在此，該元件分離區域、層間絕緣膜及保護絕緣膜之相對介電常數為3.0以下。該取代基包含氮、硫、氧或鹵素。
本發明係藉由將絕緣膜以碳化氫或氟化碳來形成，可用無空隙而相對介電常數為3.0以下製作。
本發明係藉由將氫或氟化碳利用CVD法成膜，謀求絕緣膜之低介電常數化，可抑制半導體裝置之信號延遲傳播。
 〔用以實施發明之最佳形態〕
其次，參照圖1及圖2(A)~(C)，說明關於本發明之實施形態。
首先，參照圖1，說明本發明之半導體裝置的構成。
在矽基板1之元件形成區域，形成有源極/汲極擴散層7。元件形成區域周圍形成有STI部絕緣膜4作為元件分離區域。STI部絕緣膜4係用碳化氫(CHy，0.8<y<1.2)所形成之CHy膜。
在元件形成區域上，形成有隔著柵極絕緣膜5所形成之柵極電極6與如包覆元件形成區域及元件分離區域所形成之層間絕緣膜10。此時，柵極絕緣膜5，除相對介電常數為3.9以上之SiO2 ，SiON，Si3 N4 之外，用HfO2等high－k材料所形成亦可。層間絕緣膜10係用氟化碳(CFx，0.3<x<0.6)所形成。
如包覆柵極絕緣膜5及柵極電極6似地形成側壁8與CHy膜9(在此，用側壁8與CHy膜9構成保護絕緣膜)。又，矽基板1與層間絕緣膜10之間亦形成CHy膜9。源極/汲極擴散層7及柵極電極6各連接金屬層(插塞)11。
其次，參照圖2(A)~(C)，說明關於本發明之半導體裝置的製造方法。
首先，在矽基板1上形成30nm之熱氧化膜2，且用CVD法形成200nm之氮化膜3。然後，將光抗蝕劑當作光罩使用，只將300nm之氮化膜3、氧化膜2及矽基板1蝕刻，形成用以在矽基板1元件分離之溝渠(參照圖2(A))。
然後，利用微波激發之CVD法，形成500nm之絕緣膜4，利用CMP法，進行至氮化膜3之高度為止的蝕刻、平坦化。然後，除去氮化膜3及氧化膜2(參照圖2(B))。
然後，將2nm之柵極絕緣膜5及200nm之柵極電極(多晶矽)6成膜，且在光罩將光抗蝕劑蝕刻柵極電極(多晶矽)6。然後，在光罩將光抗蝕劑向nMOS區域，注入5×101 4 cm－ 2 之P，向pMOS區域，注入5×101 4 cm－ 2 之B，來形成源極/汲極擴散層7。其次，利用CVD法，將10nm之CHy膜成膜，且藉由各向異性蝕刻，形成側壁8。然後，更在光罩將光抗蝕劑向nMOS區域，注入5×101 5 cm－ 2 之As，向pMOS區域注入5×101 5 cm－ 2 之B(參照圖2(C))。
接著，將10nm之CHy膜9成膜，且由其上利用CVD法，形成500nm之CF×10作為層間絕緣膜。
然後，進行光製程，開口接觸孔後，藉由將TiN或W成膜進行CMP，在接觸孔中形成金屬層(metal層)11。
如此作法，柵極絕緣膜5以外之一部分或全部形成氟化碳(CFx)或碳化氫(CHy)之半導體裝置(參照圖1)。但，0.3<x<0.6，0.8<y<1.2。
此時，CHy膜之相對介電常數為2.5，CFx膜之相對介電常數為2.2。又，CHy係用乙炔，CFx係用C5 F8 成膜。
此時，平均相對介電常數為2.5以下，由於通常以SiO2 與Si3 N4 所構成之層的相對介電常數為4~5，故在電晶體間之容量的速度延遲則為1/1.8~1/2。
又，合成之相對介電常數只要不超過3.0，形成該絕緣膜4前進行熱氧化，預先形成SiO2 膜亦可。
在該CVD之反應氣體使用含有如Br、Cl之鹵素的氣體(C2 H2 Cl2 、CH2 Cl2 、CHClF2 )亦可，在那情況下，膜中含有如Br(CH3 Br、C2 H5 Br、CH2 Br2 )、Cl之鹵素。
又，使用在該CVD之反應氣體含有O之氣體(CH3 OCH3 )亦可，在那情況下，膜中含有O。
又，使用該CVD之反應氣體含有N之氣體((CH3 )3 N、(CH3 )2 NH)亦可，在那情況下，膜中含有N。
使用該CVD之反應氣體含有硫之氣體亦可，在那情況下，膜中含有硫。
又，該層間絕緣膜10係與CHy膜8、9組成之不同CHy’膜亦可。
如上述，本發明之半導體裝置係柵極絕緣膜(矽氮化膜)以外之元件分離區域、層間絕緣膜及保護絕緣膜之至少一部份以氟化碳(CFx，0.3<x<0.6)或碳化氫(CHy，0.8<y<1.2)所形成。
或，本發明之半導體裝置，柵極絕緣膜(矽氧化膜)以外的元件分離區域、層間絕緣膜及保護絕緣膜之至少一部份係以碳化氫(CHy 1 )與一部份用取代基所取代之碳化氫(CHy 2 )所形成。在此，y1與y2係滿足0.8<y1，y2<1.2，y1≠y2之關係。而且，該取代基包含氮、硫、氧或鹵素。
藉由採用如此構成，可將該元件分離區域、層間絕緣膜及保護絕緣膜之相對介電常數降至3.0以下。
〔產業上之利用可能性〕
本發明可適用於藉由將有機物使用於絕緣體來謀求低介電常數化之半導體裝置。
1．．．矽基板
2．．．氧化膜
3．．．氮化膜
4．．．STI部絕緣膜(元件分離區域)
5．．．柵極絕緣膜
6．．．柵極電極
7．．．源極/汲極擴散層
8．．．側壁
9．．．CHy膜9
8＋9．．．保護絕緣膜
10．．．層間絕緣膜
11．．．金屬層(插塞)
12．．．矽氧化膜(SiO2 膜)
13．．．絕緣膜(SiO2 膜)
14．．．柵極絕緣膜
15．．．柵極電極
16．．．側壁(Si3 N4 膜)
17．．．SiO2 膜
18．．．層間絕緣膜
19．．．金屬層(插塞)
20．．．源極/汲極擴散層
圖1係顯示本發明之半導體裝置(MOSFET)的構成之圖式。
圖2(A)~(C)係顯示本發明之半導體裝置的製造方法之圖式。
圖3係顯示先前之半導體裝置(MOSFET)的構成之圖式。
1．．．矽基板
4．．．絕緣膜
5．．．柵極絕緣膜
6．．．柵極電極
7．．．源極/汲極擴散層
8．．．側壁
9．．．CHy膜
10．．．層間絕緣膜
11．．．金屬層

Claims (5)

  1. 一種半導體裝置，具備：a)元件形成區域，形成於基板上；b)元件分離區域，形成於該元件形成區域之周圍；c)柵極電極，在該元件形成區域上隔著柵極絕緣膜而形成；d)層間絕緣膜，包覆於元件形成區域及元件分離區域之上而形成；以及e)保護絕緣膜，包覆於柵極絕緣膜及柵極電極之上；該元件分離區域係以碳化氫(CHy，0.8<y<1.2)所形成，該層間絕緣膜係以氟化碳(CFx，0.3<x<0.6)所形成，該保護絕緣膜係以碳化氫(CHy)所形成。
  2. 如申請專利範圍第1項之半導體裝置，其中，該柵極絕緣膜之相對介電常數為3.9以上。
  3. 如申請專利範圍第2項之半導體裝置，其中，該柵極絕緣膜係矽氧化膜或矽氧氮化膜。
  4. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該元件分離區域、層間絕緣膜及保護絕緣膜之相對介電常數為3.0以下。
  5. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該基板與該層間絕緣膜之間設有以碳化氫(CHy)所形成的膜。
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