TWI382456B - 鬆弛矽化鍺層的磊晶成長 - Google Patents

Description

鬆弛矽化鍺層的磊晶成長

本發明是有關於用化學氣相沈積法形成矽化鍺層，且特別是有關於一種鬆弛矽化鍺層的磊晶成長。

相較於鬆弛的半導體材料，拉緊的半導體材料有助於改善電性載子的移動特性，因此可以增加半導體電路的操作速度，當一個半導體層受壓迫而至少有兩度空間相同於其下方的單晶基底的晶格結構，但是其原本的晶格常數不相同時，其會被稱為”拉緊的”，因為當材料沈積在一層具有匹配晶格結構的下方結構上時，沈積層中的原子會離開正常要佔據的位置，晶格就會發生拉緊，沈積層拉緊的程度會與幾個因素有關，包括沈積層的厚度以及沈積層與下層之間晶格錯配的程度。

利用在一層矽鍺層上磊晶沈積矽可以形成拉緊的半導體層，矽化鍺層(Si_1-x Ge_x ,0x1)廣泛的用於半導體的應用上，像是微電子的製程，因為矽化鍺具有比矽大的晶格常數，當磊晶矽化鍺沈積在矽上時(像是在矽晶圓上的沈積期間)，磊晶沈積的矽化鍺會被拉緊到較小的下層矽晶格，假如一層拉緊的矽層會被沈積在矽化鍺層上的話，矽化鍺層會先被”鬆弛”到原來的晶格尺寸，所以沈積在其上的矽層會被拉緊。特別的是，因為拉緊的矽化鍺層具有下層矽晶格的尺寸，一層沈積在拉緊的矽化鍺層上的矽層將不會被 拉緊，相對的一層沈積在”鬆弛”的矽化鍺層上的矽層會被拉緊以符合較大的下層矽化鍺晶格，因此透過在鬆弛的矽化鍺層上磊晶沈積矽可以產生一層拉緊的矽層。

當拉緊的矽化鍺層的厚度增加超過一個”臨界厚度”時，拉緊矽化鍺層的晶格結構中就會出現缺陷，以增加鬆弛程度，在鬆弛發生以後，存在矽化鍺層內的拉緊程度會與在鬆弛期間於層中產生的不適當錯位的量有關，這是結構層的恢復能量以及錯位成核作用與滑動所需的活化能量有關的功能，臨界厚度與各種因素有關，包括成長速度、成長溫度、鍺濃度以及在矽化鍺層下方層之內的缺陷數量，不幸的是鬆弛效應通常會造成牽引錯位(threading dislocation)的垂直擴散，這會明顯影響元件的操作。

在本發明的一實施例中，鬆弛的矽化鍺結構包括一層矽緩衝層，係透過化學氣相沈積法，用大於約1 torr的操作壓力製作而成，此鬆弛的矽化鍺結構進一步包括一層矽化鍺層沈積在矽緩衝層上，此矽化鍺層的牽引錯位會小於10⁷ /每平方公分。

在本發明的另一實施例中，一個製作鬆弛的矽化鍺結構的方法包括用化學氣相沈積製程，用大於約1 torr的操作壓力磊晶沈積一層含矽層，此方法進一步包括異相磊晶沈積一層含鍺層於含矽層上，此含鍺層具有的晶格常數與含矽層的晶格常數不同，含鍺層的表面粗糙度會小於約3nm/rms。

在本發明的另一實施例中，一種製作鬆弛的半導體結構的方法包括透過化學氣相沈積製程，用大於約1 torr的操作壓力磊晶沈積一層第一含矽層，此第一含矽層有複數個點缺陷，此方法進一步包括異相磊晶沈積一層第二含矽層於第一含矽層上，此第二含矽層的牽引錯位會小於10⁷ /每平方公分。

在此提到時，”單晶的”與”磊晶的”是用來敘述一種主要多數的晶格結構，可能可以有容許量的缺陷在其中，一結構層的結晶狀態通常會由非晶系依序到多晶矽然後到單晶，且因此結晶結構通常會被認為是有低密的缺陷的單晶的或是磊晶的；”磊晶”一詞係指沈積的層繪作為下方層的結晶結構的一種延伸，”異相磊晶”則是一種磊晶種類，其中下層與覆蓋的沈積層是不同的材質。

如上所述，當拉緊的矽化鍺層的厚度隨著臨界厚度增加時，在拉緊的矽化鍺層的結晶結構中的缺陷就會出現，因此會導致拉緊層的鬆弛，這樣的缺陷包括牽引錯位，一般來說，牽引錯位會由下層的矽緩衝層的交界垂直擴散，缺點就是會減少載子的移動率，因而造成漏電，降低元件的效能甚至讓元件失效。圖3提到當一層Si_0.8 Ge_0.2 層72直接成長在下方的矽基底74上時牽引錯位70垂直延伸的一些例子，在此會揭露一些會產生一層薄、鬆弛的有較少牽引錯位密度的矽化鍺層之技術。

通常牽引錯位密度的減少可以透過在由用分子束磊晶 (MBE)或極高真空化學氣相沈積(UHVCVD)形成的磊晶沈積的矽化緩衝層上沈積一層矽化鍺來進行，比如可見L.Vescan等人在2003年3月Santa Fe發表於ICSI2第141頁的”Relaxation Mechanism of Low Temperature SiGe/Si(001)Buffer Layers”，使用這樣的技術會在一個低溫，比如攝氏300到500度下成長下層的矽緩衝層，此低溫沈積製程會讓點缺陷結合到矽緩衝層內，當在其上形成一層矽化鍺層時，點缺陷的存在會造成矽化鍺層在較小的臨界厚度下鬆弛，不會產生高密度的牽引錯位。

當使用MBE與UHVCVD技術來形成可以有效的減少牽引錯位密度的下層矽緩衝層時，並無法與傳統的化學氣相沈積(CVD)裝置與技術，包括移動電漿CVD裝置相容，在此當提到”傳統的CVD設備”時通常表示一種操作壓力大於1 torr的CVD設備，特別的是，在一般認為適合用於矽緩衝層沈積的低溫下，下層的矽緩衝層的矽成長速度會低到無法接受，這會導致無法用傳統的CVD設備成長具有較低密度牽引錯位的鬆弛矽化鍺層，而造成產生的減少以及製作成本的增加，在此提到一種改進的技術，可以用傳統的CVD設備產生具有較低密度牽引錯位的鬆弛矽化鍺層。

在一實施例中，會用傳統的CVD設備沈積一層磊晶成長的矽緩衝層，然後在緩衝層上沈積一層矽化鍺層，此過程會在圖1的流程圖以及圖2A至2B中繪示的連續沈積層之剖面圖中介紹。

如圖1、2A與2B所示，在操作區塊10中，用傳統的CVD裝置在基底50上沈積一層在此作為矽緩衝層52的第一含矽層，此傳統的CVD裝置較佳具有一個大於1 torr的操作電壓，較適當的操作電壓要大於5 torr，更適當的操作電壓是大於10 torr。在一實施例中，CVD裝置中的操作電壓是大氣壓力(接近760 torr)，在另一實施例中，操作壓力是介於約10 torr與50 torr之間。透過(a)使用一個大於攝氏500度，更適當的是介於攝氏550度與700度之間，最適當的是介於600度與700度之間的製程溫度，以及利用(b)使用一個增加的流速來提供矽前驅物，可以得到矽緩衝層52的一個可接受的成長速度。

舉例來說，對一個單晶圓製作工具，像是由ASM America,Inc.(Phoenix,Arizona)生產可用於200mm晶圓製作的Epsilon 200系統來說，矽前驅物的流速會大於50 sccm，較適當的是介於100至400 sccm之間，更適當的是介於200-300 sccm之間，使用這些參數，下方的矽緩衝層52的成長速度會大於約0.16 nm/分鐘，較適當的是介於3nm/分鐘與10nm/分鐘之間，更適當的是介於7nm/分鐘與8nm/分鐘之間，這些製程參數會形成一層矽緩衝層52，其具有適合沈積一層鬆弛異相磊晶矽化鍺層於其上的點缺陷。

在此提到的這些結構也可以用一種批次晶圓製作工具來製作，像是由ASM International,N.V.(Bilthoven,the Netherlands)提供的Advance 412垂直批次鎔爐系統。在其 他實施例中，矽緩衝層52的形成係使用一種批次製程，且接著上方的矽化鍺層可以用如上所述的單晶圓製作工具來產生，這樣的設計好處可以讓總計的產能提高，因為矽緩衝層52的製作是兩個製程中比較慢的那一個。

在矽緩衝層52中的點缺陷密度會與製作矽緩衝層52時使用的製程參數有關，這些製程參數包括，但不限於，反應室的溫度以及結構層的成長速度，舉例來說，較高的成長速度會在矽緩衝層52中形成較多的點缺陷，因此在一實施例中可以透過選擇這些參數來達到讓矽緩衝層52中的缺陷密度高到足以減少上方的矽化鍺層中的牽引錯位，但是又不會高到在矽緩衝層52上形成多晶的矽化鍺。比如，使用三矽甲烷作為矽的前驅物用來形成矽緩衝層52在給定的溫度下會比使用矽甲烷有較高的成長速度，因此相較於在同樣的條件下使用矽甲烷，使用三矽甲烷可以在矽緩衝層52中產生較高的點缺陷密度。

在另一個實施例中，可以使用其他的矽前驅物，比如有硼摻雜的矽層可以用二氯矽甲烷、三氯矽甲烷或二矽甲烷來成長，在這些實施例中，蒸發的液態矽前驅物會被傳送到反應室，可使用的蒸發的液態矽前驅物的例子包括，但不限於三氯矽甲烷與二矽甲烷，另外關於使用三矽甲烷於磊晶沈積的資訊可見於美國專利申請案2002/0168868。

請參照圖1與圖2C，在步驟方塊20中，一層用以作為矽化鍺層54的第二含矽層會沈積在矽緩衝層52上，當此矽化鍺層54到達一個臨界厚度時，矽化鍺層54會在操 作方塊30中鬆弛，在成長的矽緩衝層52與上方的矽化鍺層54之間的介面上的點缺陷的存在可以讓矽化鍺層54有較少的臨界厚度。

此外，在矽化鍺層54鬆弛以後，點缺陷的存在會讓產生的矽化鍺層54有較少的牽引錯位密度，舉例來說，在一實施例中，當根據在此提到的製程參數，將一層Si_0.8 Ge_0.2 層54沈積在磊晶成長的矽緩衝層52上時，此矽化鍺層54每平方公分的牽引錯位較佳會小於10⁷ ，較佳的牽引錯位是每平方公分小於10⁵ 。在其他實施例中，利用減少在上層矽化鍺層中的鍺濃度也可以得到較低密度的牽引錯位。同樣的，增加鍺的濃度會增加在矽化鍺層中的拉緊，且將會因此在鬆弛期間造成更多的牽引錯位。

圖4提到在矽緩衝層52上成長一層鬆弛的Si_0.8 Ge_0.2 層54，其中在Si_0.8 Ge_0.2 層54的牽引錯位70會減少，在標準的Schimmel蝕刻表面以後，用Normarski對比的光學顯微鏡計算蝕刻坑洞，可以估計牽引錯位的密度。

鬆弛的矽化鍺層通常會有輕微的表面粗糙(比如在約為0.5μm的厚度下100μm² 的結構層約有1.2nm rms)，利用顆粒量測工具可以加以量測。圖5到圖7介紹到用在此提到的方法製作的Si_0.8 Ge_0.2 層之顆粒量測圖，其中Si_0.8 Ge_0.2 層有各種程度的鬆弛。在這些顆粒量測圖中，鬆弛的Si_0.85 Ge_0.15 會出現在陰影部分，鬆弛的程度是取決於矽緩衝層52的成長速度，如上所述。

舉例來說，在圖5中的Si_0.85 Ge_0.15 層係沈積在一層用 比較低的成長速度形成之矽緩衝層52上，其中會形成較少的點缺陷，因此造成鬆弛只圍繞在覆蓋的Si_0.85 Ge_0.15 層週邊；在圖6中的Si_0.85 Ge_0.15 層是沈積在用中等成長速度形成的矽緩衝層52上，這會在上方的Si_0.85 Ge_0.15 層中造成部分不同種類的鬆弛，相對於之前的兩個例子，在圖7中的Si_0.85 Ge_0.15 層會沈積在一層用較高速度成長的矽緩衝層52紹，這會造成其中有較多數量的點缺陷，因此在整個上方的Si_0.85 Ge_0.15 層中形成一個均勻一致的鬆弛，在這些範例中，圖7中的Si_0.85 Ge_0.15 層下方的矽緩衝層52厚度約為37nm，係在約為攝氏600度下用接近200 sccm的矽甲烷，以接近8nm/分鐘的速度成長而成。

此鬆弛的矽化鍺層54較佳會在操作方塊40中，被一層異相磊晶成長的可拉伸的拉緊矽層56覆蓋，如圖1與圖2D所示，此可拉伸的拉緊矽層56可以對用在此提到的結構製作的元件提供改善的電性載子的移動率。舉例來說，在電晶體的製作中，拉伸的拉緊矽層56可以製作出具有較快回應時間的電晶體。在一個修改過的實施例中，在沈積拉伸的拉緊矽層56之前會對矽化鍺層進行平坦化，比如利用化學機械研磨法來進行；在另一實施例中，用異相磊晶成長的壓縮拉緊鍺層來覆蓋鬆弛的矽化鍺層54，同樣的鬆弛的矽化鍺層54可以用具有高鍺含量的異相磊晶成長的壓縮拉緊矽化鍺層來覆蓋。

在此提到的下方矽緩衝層52可以用傳統的CVD設備製作，也可以放在有較小的牽引錯位密度的其他鬆弛的結 構下，舉例來說，具有各種鍺含量(Si_1-x Ge_x 層，其中0x1)的矽化鍺結構可以沈積在下方的矽緩衝層52上，也可以用碳摻雜的矽化鍺結構，像是Si_1-x-y Ge_x C_y 結構；在此提到的矽緩衝層52也可以用來產生拉緊的矽在絕緣體(SOI)上的結構。同樣的，各種磊晶成長的技術也可以用來形成下方的矽緩衝層52，包括毯覆式的磊晶以及選擇性磊晶。

傳統CVD設備的使用優點在於可以在同一個製程反應室中，臨場接續沈積矽緩衝層52、矽化鍺層54以及拉緊的矽層56(或其他上方的半導體層)而不需要有中間的調停處理，這可以提供改良的製程產能以及較好的純度。在一實施例中，不管如何，矽緩衝層可以連續的在一工具中沈積，或是在一批次的晶圓上批次的沈積，批次(比如25片晶圓)可以被傳送到在同一群工具或是回到同一工具中的一個分隔開的矽化鍺沈積室，有矽緩衝層的晶圓批次在傳送(連續或是用批次方式同時)到一個矽化鍺沈積的分隔開的工具以後，接著可以被傳送進行一個氫氟酸浸泡(或其他適當的清潔步驟)，這樣的一個製程優點在於在矽與矽化鍺沈積溫度之間不需要冷卻或加熱循環。

一般來說，當矽化鍺層54如上所述的鬆弛時，一個交叉陰影的型態會形成在表面上，此交叉陰影區域是由沿著垂直<110>表面方向的連續的突起造成，這些突起會往厚度的側向與水平方向延伸，具有一個有圓拱形頂端的對稱交叉區域。在一開始不考慮缺陷密度只考量鬆弛原本的因果關係，發明人可以透過控制下方的矽緩衝層52來決定矽 化鍺層54的交叉陰影區域的減少或消除，一層具有較小或消除交叉陰影區域的矽化鍺層在此會稱為”無交叉陰影”層。

在這樣的一個製作”無交叉陰影”矽化鍺層的實施例中，矽緩衝層52可以用一個較低的成長速度來成長，且因此具有較小的厚度，舉例來說，矽緩衝層52可以用小於1.0 nm/分鐘、小於約0.50 nm/分鐘或與0.16 nm/分鐘一樣低的速度成長，在一實施例中，矽緩衝層52係在介於0.20與1.0 nm/分鐘之間的速度下成長。

當使用這些較小的成長速度時，矽緩衝層52成長的厚度可以小於3.0nm、小於2.0nm甚至跟1.0nm一樣薄。舉例來說，在一實施例中，矽緩衝層52的厚度是介於1.0 nm與2.0 nm之間，在另一個實施例中，矽緩衝層52的厚度是介於1.0 nm與3.0 nm之間。

在一實施例中，矽緩衝層52的較低成長速度可以透過提供一個約為650度的沈積溫度來達到，比如在一實施例中，沈積溫度係介於攝氏630度與670度之間，在另一實施例中，沈積溫度會介於攝氏600度與700度之間。

在另一實施例中，矽緩衝層52的較低成長速度可以透過降低通過CVD反應室的氫氣載體流速來達成，比如在一實施例中，穿過CVD反應室的氫氣載體流速會介於5 slm與15 slm之間；在一實施例中，穿過CVD反應室的氫氣載體流速為10 slm。

矽緩衝層52可以用毯覆式或是選擇性的沈積製程來 沈積，在選擇性的沈積製程中，加到CVD反應室中蝕刻劑像是氫氯酸的量會被調整，使其在絕緣體上最少或是沒有沈積，但此時在暴露出來的半導體材料上還是會進行磊晶沈積。

矽緩衝層52的沈積可以被調整到在緩衝層表面的點錯位密度會增加，當矽化鍺層54被沈積在一個具有高密度的點錯位表面上時，在矽化鍺層中牽引錯位的滑動現象會減少，這可以讓矽化鍺層54在一個鬆弛的狀態下成長，藉以減少或避免通常會在鬆弛狀態中出現的交錯陰影型態。

在一實施例中，在矽緩衝層52中點錯位密度的增加可以透過增加矽緩衝層的成長速度以及厚度來達成，但是如在此提到的，當矽緩衝層的成長速度低到約0.16 nm/分鐘，且矽緩衝層的厚度接近1.0 nm時，可以得到無交錯陰影的頂端表面。

舉例來說，在一實施例中，厚度為1.5μm，表面粗糙度為1.3 nm rms的矽化鍺層可以用在此提到過個較小厚度的矽緩衝層來製作，用光學顯微鏡觀察，這樣的結構層之表面形狀會顯示於圖8，此圖顯示了沒有交錯陰影的頂端表面，圖9則為一種矽化鍺層的原子力顯微鏡圖像，此圖顯示的結構層表面的一個40μm×40μm的區域，並顯示表面粗糙度為1.3 nm rms。在圖10顯示的事沿著結晶面方位<110>與<100>的矽化鍺層之交錯區域圖，此圖顯示在矽化鍺層中有高密度的牽引錯位，且也會顯示矽化鍺層的一平坦表面，此圖亦顯示出在矽基底中有相對低的錯位密度。

使用在此詳細說明的製程參數，矽化鍺層54的表面粗糙度較佳小於3.0 nm rms，更適當的是小於2.0 nm rms，最適當的是小於1.5 nm rms。舉例來說，在一實施例中，矽化鍺層54的表面粗糙度是介於1.0 nm rms與3.0 nm rms之間；在另一實施例中，矽化鍺層54的表面粗糙度是介於1.0 nm rms與2.0 nm rms之間。

本發明揭露了一些實施例作詳細說明，但並非用以限制本發明的反為，在實際應用上可能會有與上述的說明不同的特殊架構與操作，且在此提到的方法也可以用於磊晶成長鬆弛的矽化鍺層以外的其他狀況中。

10、20、30、40‧‧‧製程步驟

50、74‧‧‧基底

52‧‧‧矽緩衝層

54‧‧‧矽化鍺層

56‧‧‧拉緊的矽層

70‧‧‧牽引錯位

72‧‧‧Si_0.8 Ge_0.2 層

圖1為一種製作異相磊晶成長鬆弛的矽化鍺層以及後續的拉緊矽層的製程範例之流程圖。

圖2A繪示為一種矽基底的剖面圖。

圖2B繪示為在圖2A的矽基底上沈積一層矽緩衝層的剖面圖。

圖2C繪示為在圖2B的矽緩衝層上成長一層磊晶成長鬆弛的矽化鍺層的剖面圖。

圖2D繪示為在圖2C的鬆弛的矽化鍺層上沈積一層拉緊的矽層之剖面圖。

圖3為一種直接成長在矽基底上的一層Si_0.8 Ge_0.2 層的穿透電子顯微鏡(TEM)的影像，其中牽引錯位的密度會增加。

圖4為一種在一層矽緩衝層上成長的Si_0.8 Ge_0.2 層的穿 透電子顯微鏡(TEM)的影像，其中牽引錯位的密度會減少。

圖5為在矽晶圓上用較低的成長速度沈積的矽化鍺層之顆粒偵測圖，在晶圓的邊緣有部分鬆弛。

圖6為在矽晶圓上用中等的成長速度沈積的矽化鍺層之顆粒偵測圖，在整個晶圓有部分不同型態的鬆弛。

圖7為在矽晶圓上用高的成長速度沈積的矽化鍺層之顆粒偵測圖，在整個晶圓上有大致均勻的鬆弛。

圖8是一個厚度為1.5μm的矽化鍺層交叉處任意表面上的光學顯微鏡顯示圖。

圖9為圖8的矽化鍺表面的原子力顯微鏡顯示圖。

圖10為沿著有交叉任意表面的矽化鍺層的<110>與<100>晶格方位的剖面圖。

10、20、30、40‧‧‧製程步驟

Claims (27)

1. 一種鬆弛的矽化鍺結構，包括：一矽緩衝層，以一化學氣相沈積製程，用一大於約1 torr的操作壓力形成；以及一矽化鍺層，沈積在該矽緩衝層上，該矽化鍺層每平方公分具有小於10⁷ 的牽引錯位。
2. 如申請專利範圍第1項所述之鬆弛的矽化鍺結構，其中該矽化鍺層為一無交叉陰影層。
3. 如申請專利範圍第1項所述之鬆弛的矽化鍺結構，其中該矽緩衝層具有一厚度小於約2nm。
4. 如申請專利範圍第1項所述之鬆弛的矽化鍺結構，其中該矽緩衝層具有一厚度介於約1nm與約2nm之間。
5. 如申請專利範圍第1項所述之鬆弛的矽化鍺結構，其中該矽化鍺層具有一表面粗糙度小於約2nm rms。
6. 如申請專利範圍第1項所述之鬆弛的矽化鍺結構，其中該矽化鍺層具有一表面粗糙度小於約1.5nm rms。
7. 如申請專利範圍第1項所述之鬆弛的矽化鍺結構，進一步包括一拉緊的矽層直接覆蓋在該矽化鍺層上。
8. 一種半導體結構的製造方法，包括：磊晶沈積一第一含矽層，為用一化學氣相沈積製程，以一大於約1 torr的操作壓力形成；以及異相磊晶沈積一第二含矽層於該第一含矽層上，該第二含矽層每平方公分具有小於約10⁷ 的牽引錯位。
9. 如申請專利範圍第8項所述之半導體結構的製造方 法，其中磊晶沈積該第一含矽層包括形成足量的點缺陷，以導致該第二含矽層每平方公分具有小於約10⁷ 的牽引錯位。
10. 如申請專利範圍第8項所述之半導體結構的製造方法，進一步包括調整一製程參數，藉以提供該第二含矽層有一無交錯陰影的表面型態，其中該製程參數選自載子流速、第一含矽層沈積速度、第一含矽層沈積溫度、以及第一含矽層點缺陷密度其中之一。
11. 如申請專利範圍第10項所述之半導體結構的製造方法，其中該第二含矽層為一無交叉陰影層。
12. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第二含矽層為一無交叉陰影層。
13. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層在一溫度大於約攝氏500度下沈積。
14. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層在一溫度介於約攝氏550度以及約攝氏700度之間沈積。
15. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層在一溫度介於約攝氏600度以及約攝氏700度之間沈積。
16. 如申請專利範圍第8項所述之半導體結構的製造方法，其中沈積該第一含矽層包括在約200 sccm與約300 sccm之間提供一矽前驅物於一化學氣相沈積室。
17. 如申請專利範圍第8項所述之半導體結構的製造方法，其中沈積該第一含矽層包括提供一蒸發的液態矽前驅物到一化學氣相沈積室。
18. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該化學氣相沈積製程在一單晶室中進行，且其中沈積該第一含矽層包括用大於約50 sccm提供一矽前驅物到該單晶室。
19. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層用小於約0.2 nm/分鐘的一速度沈積。
20. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層用在約為0.5 nm/分鐘與約10.0nm/分鐘之間的一速度沈積。
21. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層用在約7.0 nm/分鐘與約8.0 nm/分鐘之間的一沈積速度沈積。
22. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層包括一矽緩衝層。
23. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第二含矽層包括一矽化鍺層。
24. 如申請專利範圍第8項所述之半導體結構的製造方法，進一步包括在該第二含矽層之上形成一第三含矽層，且該第三含矽層被拉緊。
25. 如申請專利範圍第24項所述之半導體結構的製造 方法，其中該第二含矽層與該第三含矽層依序臨場在一單一製程室中。
26. 如申請專利範圍第24項所述之半導體結構的製造方法，其中該第一含矽層、該第二含矽層與該第三含矽層依序臨場在一單一製程室中。
27. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一含矽層與該第二含矽層依序臨場在一單一製程室中。