TWI381649B - 於寬頻範圍具有穩定增益之電壓控制型振盪器 - Google Patents

Description

於寬頻範圍具有穩定增益之電壓控制型振盪器

本發明概言之係關於一種電壓控制型振盪器，且更具體而言，係關於一種能於一寬頻範圍內提供穩定增益之電壓控制型振盪器。

鎖相迴路("PLL")一直廣泛用於類比電氣系統及通信系統中。在當今的以日益嚴格之定時約束條件運作之高效能系統中，正在更一般之數位電子電路中引入PLL。舉例而言，在各種電路應用中所用之應用專用積體電路("ASIC")通常包括用於分配時鐘信號之單晶片PLL。

PLL在時鐘分配中所帶來之主要優點係相位/延時補償、頻率倍增及負載循環修正。PLL使一個週期性信號或時鐘信號能夠與一參考時鐘信號之頻率倍數在相位上對齊。顧名思義，PLL之輸出鎖定至輸入參考時鐘信號並產生一其頻率基本上等於參考時鐘之平均頻率之週期性輸出信號。當該輸出PLL信號追蹤該參考信號時，即稱PLL被"鎖定"。

然而，PLL將僅在一稱作保持或鎖定範圍之有限之頻率範圍或頻移內保持鎖定。假如參考頻率緩慢變化，則PLL通常在該鎖定範圍內追蹤參考信號。而若頻率以過快之速率變化，則PLL將通常不能鎖定。參考頻率之最大變化速率(在未喪失鎖定之情形中)稱作"鎖定掃描速率"。

PLL通常係針對一特定頻率範圍來設計。使用一電壓控制型振盪器(VCO)連同一電荷幫浦來形成一波形輸出。該波形輸出之頻率直接相依於電壓控制型振盪器及/或電荷幫浦內之電路組件。該等電路組件常常包括增益元件，例如一差動放大器。差動放大器(或其他增益元件)之增益僅限於一特定電壓範圍內。當對一差動放大器施加一處於其正常運作範圍內之電壓時，差動放大器之增益可能會變得降低太多而不能使用。另外，在差動放大器之正常電壓範圍以外運作可能會導致差動放大器之運作不穩定。此種不穩定性可能會導致相關聯VCO及/或PLL之運作不穩定。

由於差動放大器及相關電路僅限於一特定電壓範圍內，因而對應VCO所適用之輸出範圍同樣僅限於一特定頻率範圍內且一其中實作有此一VCO之PLL之頻率範圍相應地僅限於VCO之特定頻率範圍內。舉例而言，圖1a例示一VCO(參見"A Low－Noise,900－MHz VCO in.6 μm CMOS",IEEE Journal of Solid State Electronics，1999年5月，第586－191頁)之頻率輸出－輸入電壓關係曲線。在本實例中，在1.4－1.8 V之輸入電壓範圍內，正常運作增益為300 MHz/V。處於1－1.3 V範圍內之輸入電壓可具有450 MHz/V之增益。更高之輸入電壓(例如2.2－2.4 V)可產生200 MHz/V之降低增益。由於PLL之穩定性與PLL之增益直接相關，因而考量在一VCO之給定輸出頻率情況下PLL之增益頗為重要。若增益有所變化，則PLL之穩定性可能會因此有所變化。

因此，期望使PLL具有一寬頻範圍。寬頻範圍之某些優點包括能得到一大的輸出頻率頻譜且易於整合至各種組件及/或裝置內。大的輸出頻率頻譜使單個PLL能夠為一可使用一寬頻率範圍之應用產生一所需波形。然而，若PLL具有窄的頻寬，則可能需要在一特定應用中使用兩個或更多個PLL。對於半導體裝置而言，添加單晶片PLL會增大晶片面積、功率消耗及靜態電流，而此係吾人所不期望的。

具有大的頻寬之PLL之所以係吾人所期望的，係因為此種PLL可作為標準部件或標準設計單元來提供。舉例而言，可提供單個大頻寬PLL來取代在一設計庫中提供多個PLL。然後，可將此種PLL與其他電路相組合，而不存在為每一特定應用設計特定PLL之開銷。

增大PLL之頻寬之傳統方法包括在PLL回饋路徑中添加分頻器及調整用於為VCO饋電之電荷幫浦之電流。儘管在PLL回饋迴路中添加分頻器確實會增大PLL之輸出頻率，然而如上文所述，PLL之增益將隨輸出頻率範圍而變化。當覆蓋一寬的頻率範圍時，PLL增益之此種變化會帶來整合問題。另外，此種增益變化亦可能會造成PLL不穩定。

如在第6,710,670號(Maneatis)美國專利中所揭示，調整電荷幫浦之電流輸出亦可達成PLL之運作頻率範圍之改良。在Maneatis之專利中，使用來自一偏壓產生器之回饋路徑來調整自電荷幫浦輸出之電流量。然而，在此種方法中會出現數個複雜的問題。電荷幫浦之整合需要使用一更複雜之迴路濾波器(以達成阻抗匹配)。此外，當使PLL在一大的頻率範圍內運作時，可能會出現由電荷幫浦所形成之意外雜訊。總體而言，該更複雜之迴路濾波器會使PLL之製作更加可能。另外，在一寬頻範圍內調整PLL亦更加複雜。

然而，包含有一在寬頻範圍內具有穩定增益之VCO之PLL將在設計及將此等PLL與其他電路相整合方面提供更大之靈活性。因此，需要一種在寬頻範圍內具有穩定增益之改良VCO。

本發明提供一種運作一電壓控制型振盪器之設備及方法。

在一實施例中，一電壓控制型振盪器使用一偏壓產生器及一波形產生器來產生一輸出波形。該偏壓產生器產生一取決於一頻率輸入之輸出偏壓。該波形產生器使用該輸出偏壓來形成一具有對應於該頻率輸入之波形。

在一第二實施例中，一電壓控制型振盪器使用複數個偏壓產生器及波形產生器連同一邏輯電路來擴展該電壓控制型振盪器之運作頻率範圍。該頻率輸入亦可劃分成數個信號。

在一第三實施例中，可自一偏壓源為偏壓產生器提供一偏壓。該偏壓源可產生對應於各種頻率之不同偏壓及/或偏流。

在一第四實施例中，一偏壓產生器包括一差動放大器及一參考電路。該差動放大器具有一可調增益。在又一實施例中，該參考電路可包括一個或多個電晶體來為一波形產生器提供複數個電流。

在一第五實施例中，一偏壓產生器可包括一邏輯電路，該邏輯電路用於確定一差動放大器之增益以及該參考電路之輸出電流。該邏輯電路亦可用於接通或斷開該偏壓產生器。

熟習此項技術者藉由在需要時參照附圖來閱讀下文詳細說明，將易知該等及其他態樣及優點。此外，應瞭解，本發明內容部分僅係一實例且並非意欲限定所主張之本發明之範疇。

本發明提供在一寬頻範圍內具有穩定增益之實例性電壓控制型振盪器(VCO)。一個此種VCO包括一偏壓產生器及一波形產生器來產生一PLL輸出信號。該VCO接收一用於選擇一輸出頻率範圍及/或調整VCO之靈敏度之頻率輸入信號。該偏壓產生器接收該頻率輸入信號並產生一輸出信號。該波形產生器使用來自該偏壓產生器之輸出信號來形成一其頻率對應於該頻率輸入信號之波形。該頻率輸入信號可傳送至該偏壓產生器內的一差動放大器及/或參考電路。

該VCO亦可設計成包括複數個偏壓及波形產生器以便提供一增大的輸出頻率範圍。可使用一耦接至該等波形產生器之邏輯電路(例如一多工器)來選擇一適當輸出波形。該頻率輸出信號亦可用於接通及斷開該等偏壓及波形產生器(若該等偏壓及波形產生器未在使用)。此外，可將該頻率輸入信號劃分成多個信號。可將該等所劃分之信號分配至VCO內之各個偏壓產生器。

現在參見圖1b，圖中顯示一實例性PLL 10，其包括一相位－頻率偵測器12、一電荷幫浦14、一迴路(低通)濾波器16、一VCO 18及一鎖定偵測器30。相位－頻率偵測器12經由一信號線20接收一參考時鐘信號並經由一信號線22接收一所導出(或回饋)時鐘信號。相位－頻率偵測器12之輸出信號傳送至電荷幫浦14。電荷幫浦14之輸出信號傳送至迴路濾波器16。迴路濾波器16耦接VCO 18。VCO 18之輸出信號傳送至一分頻器28。分頻器28之輸出信號傳送回相位－頻率偵測器12且其亦提供至傳統鎖定偵測器30。亦經由一信號線20為鎖定偵測器30提供參考時鐘信號，以使其提供傳統之鎖定偵測信號32。

在運作中，相位偵測器12比較兩個輸入頻率，從而產生一為該兩個輸入頻率之相位差之量測的輸出信號。舉例而言，相位－頻率偵測器12比較輸入參考時鐘信號(REFCLK)與回饋時鐘信號(FBKCLK)，並產生一經由一信號線24傳送之誤差信號。該誤差信號與該兩個信號之間之相位/頻率差之量值成正比。為了圖解說明目的，圖中將相位偵測器12之輸出信號繪示成在信號線24上傳送之升高或降低脈衝。該等脈衝通常將傳送至一計數器(未圖示)，該計數器用作迴路濾波器16，例如以用於驅動VCO 18。在另一實施例中，該相位偵測器12可輸出一可提供至一標準數位濾波器(亦未圖示)的n位元相位誤差信號，該相位誤差信號。

該誤差信號傳送至電荷幫浦14，以減小PLL 10電路之相位偵測器12之負載。電荷幫浦14之輸出電流信號控制儲存於迴路濾波器16中之電荷量，由此將相位－頻率偵測器12之輸出信號轉換成用於VCO 18之控制電壓輸入信號，該控制電壓輸入信號係經由信號線26予以傳送。VCO 18產生一其頻率成正比於該控制電壓信號之輸出信號。

當PLL 10被鎖定時，在REFCLK與FBKCLK信號之間存在一恆定之相位差(通常為0)且其頻率相匹配。若該兩個信號基本相等，則相位偵測器12之輸出信號將具有一近似為零之振幅。若該等信號不相同，則相位偵測器12在信號線24上輸出一對應之電壓信號。在運作中，相位偵測器12比較REFCLK信號與振盪器輸出信號(使用分頻器28)，以產生用於追蹤REFCLK信號之週期性回饋時鐘(FBKCLK)輸出信號。若來自該振盪器之FBKCLK信號之頻率落後於REFCLK信號，則相位偵測器12促使電荷幫浦14改變該控制電壓，以使振盪器18加速。同樣地，若該FBKCLK信號漸漸超前於REFCLK信號，則相位偵測器12促使電荷幫浦14改變該控制電壓，以使振盪器18放慢。迴路(低通)濾波器16使來自電荷幫浦14之急劇變化之控制輸入變平滑，以使系統趨向於一種其中相位偵測器12極少進入修正之狀態。結果在信號線34上得到一穩定之PLL輸出信號，該穩定之PLL輸出信號可用於各種各樣之應用中。一項此種應用可係實作於一積體電路上之時鐘產生電路。

然而，存在許多種該PLL 10將不能產生一穩定輸出信號之情形。鎖定偵測30藉由量測REFCLK與FBKCLK信號，來指示何時正在或未正在輸出一穩定輸出。若不存在穩定之輸出，則鎖定偵測30將在信號線32上產生一對應於一"鎖定"狀態未得到滿足之信號。當PLL 10喪失鎖定時，由於PLL 10之輸出信號可能不穩定而希望不予使用。因此，PLL 10之頻率範圍受限於在允許PLL 10被鎖定之最低頻率與最高頻率下PLL 10之穩定性。

因為許多應用皆需要具有一寬頻範圍，因而希望為PLL提供一具有寬頻範圍及穩定增益之VCO。穩定之增益將會防止出現可會導致意外之輸出信號偏差及喪失鎖定的不穩定性。

一具有此種頻率範圍及穩定增益之實例性VCO 36顯示於圖2a中。VCO 36包括一VCO偏壓產生器41，在下文中將參照圖4來進一步詳細說明VCO偏壓產生器41之一實施例。VCO 36亦包括一VCO波形產生器42a，在下文中將參照圖3a－b來進一步詳細說明VCO波形產生器42a之一實施例。VCO 36經由信號線26接收一電壓控制信號(例如自一迴路濾波器及/或電荷幫浦接收)並經由信號線43接收一頻率選擇信號。VCO 36產生一波形產生器輸出信號，該波形產生器輸出信號經由信號線52a傳送。在某些實施例中，在信號線52a上傳送之信號係一PLL輸出信號。此外，在某些實施例中，該電壓控制信號可實作為一電流控制信號。

VCO 36包括偏壓產生器41，偏壓產生器41又包括一電壓/電流源39。電壓/電流源39("V/C源")用於為偏壓產生器41提供一參考偏壓。在下文中將參照圖5來進一步說明V/C源39之一實施例。

在接收到頻率選擇信號及電壓控制信號後，偏壓產生器41經由信號線50a－d輸出參考電流("IREF")信號。該等IREF信號傳送至波形產生器42a，由波形產生器42a輸出一波形輸出信號，如上文所述，該波形輸出信號可係一PLL輸出信號。該頻率選擇信號及該電壓控制信號用於確定由IREF信號所提供之電流量。舉例而言，該頻率選擇信號可係一指示50－250 MHz頻率範圍之電壓信號。該電壓控制信號可指示需要一更高之輸出信號頻率來與REFCLK信號相匹配。在IREF信號中輸出之電流量可反映該兩個輸入條件。

該頻率選擇信號亦可確定偏壓產生器41對該電壓控制信號之靈敏程度。舉例而言，在愈高之輸出信號頻率下，波形產生器42a可對IREF信號之輕微變化愈靈敏。在該實例中，升高頻率選擇信號之振幅可減小IREF信號隨控制電壓信號之相應變化。應瞭解，該頻率選擇信號可係一類比信號，或者在其他實施例中其可係一數位信號。

圖2b例示一VCO 37之另一實施例。VCO 37包括多個偏壓產生器40a－c及波形產生器42a－c。該等偏壓產生器40a－c分別經由信號線26a、26b接收一差動電壓控制信號。儘管VCO 37中之電壓控制信號係一差動信號，然而另一選擇為，該信號亦可實作為一單端信號，例如參照圖2a所述之單端信號。VCO 37之偏壓產生器40a－c經由信號線51a－f接收複數個離散頻率選擇信號。一分頻器53用於將一頻率選擇信號轉換成在信號線51a－f上傳送之離散頻率選擇信號。偏壓產生器40a－c產生在信號線50a－1上傳送之IREF輸出信號。

波形產生器42a－c接收該等IREF信號並產生在信號線52a－c上傳送之對應輸出波形信號。該等輸出波形信號傳送至一多工器54。多工器54經由信號線51a－f接收該等離散頻率選擇信號。然後，多工器54產生一PLL輸出信號，該PLL信號在信號線34上傳送。在其他實施例中，多工器54可直接接收該頻率選擇信號。應注意，在該實施例中，多工器54間接地使用該頻率選擇信號(例如離散頻率選擇信號)來產生PLL輸出信號。多工器54亦可包括一不同之邏輯電路結構來產生PLL輸出信號。

該等離散頻率選擇信號(經由信號線51a－f傳送)亦可用於接通/斷開任一偏壓產生器40a－c。舉例而言，若該兩個頻率選擇輸入皆為"高"，則一既定之偏壓產生器可斷開且其相關聯之波形產生器將不輸出波形信號。此種方法可藉由斷開波形產生器內未在使用之功率消耗性電路來降低VCO並由此降低PLL之總體功率消耗。

如在圖2b中所示，偏壓產生器40a－c耦接V/C源39以經由信號線44a－c接收各個參考偏壓。由於差動放大器及偏壓產生器40a－c內之參考電路可針對一特定頻率範圍加以設計，因而V/C源39可為每一偏壓產生器產生一不同之偏壓位準。

圖3a係一方塊圖，其例示圖2b所示波形產生器42a之一實施例。波形產生器42a包括延遲單元55a－d及一滿擺幅至單端轉換("F/S")電路56。應瞭解，波形產生器42b、42c之結構可類似於波形產生器42a，或者另一選擇為，可在結構上有所不同。在波形產生器42a中，延遲單元55a－d分別經由信號線50a－d接收IREF信號。延遲單元55a－d亦接收差動輸入信號並輸出一放大之差動輸出。

如在圖3a中所示，延遲單元55d之差動輸出端子除耦接至F/S電路56之輸入端子之外亦耦接至延遲單元55a之輸入端子。F/S電路56將自延遲單元55d接收到之滿擺幅差動信號轉換成一經由信號線52a傳送之單端邏輯位準輸出信號。在其中期望波形產生器42a具有一滿擺幅差動輸出信號之實施例中，可省略F/S電路56。在波形產生器之其他實施例中，可使用額外之或更少之延遲單元。VCO(例如VCO 36、37)之頻率、穩定性及功率消耗相依於所用延遲單元之數量。現在將參照圖3b來詳細論述添加或減少延遲單元之影響。

在圖3b中例示延遲單元55a的一電路示意圖。應瞭解，延遲單元55b－d之結構可類似於延遲單元55a，或者另一選擇為，可實作為一種或多種其他組態形式。一IREF信號(經由信號線50a)及差動輸入信號V_{I N ＋} 及V_{I N －} (經由信號線58a、58b)輸入至延遲單元55a內。響應於該等信號，自延遲單元55a輸出差動輸出信號V_{O U T ＋} 及V_{O U T －} (經由信號線60a、60b)。在延遲單元55a內，將IREF信號傳送至一PMOS電晶體62。PMOS電晶體62具有一施加至其閘極上之偏壓，該偏壓取決於一分壓器64、NMOS電晶體66、68之源極電壓以及一NMOS電晶體70之閘極電壓。NMOS電晶體70用作一差動放大器72內之電流源。在該實施例中，差動放大器72包括一由PMOS電晶體74a、74b、76a、76b形成之主動負載。亦耦接至主動負載PMOS電晶體74a及76a之閘極的係一PMOS電晶體78之輸出端子。PMOS電晶體78用於調整流過主動負載PMOS電晶體74a及76a之電流量。

在運作中，經由信號線50a傳送之IREF信號決定NMOS電晶體66、68、70之偏壓。IREF信號之電流值愈高，電晶體66、68及70上之閘極－源極偏壓即愈大。在降低IREF信號之電流值時則存在相反之關聯關係。若電晶體70之閘極－源極偏壓增大，則將有更大之電流提供至差動放大器72之尾端。

當對差動放大器72施加一差動電壓時，施加於V_{I N ＋} 及V_{I N －} 信號端子58a、58b之信號得到放大並在V_{O U T ＋} 及V_{O U T －} 60a、60b處反相。此由如下方程式來表示：(V_{O U T ＋} －V_{O U T －} )＝A_V (V_{I N ＋} －V_{I N －} )放大過程之躍遷時間或延遲時間("τ")正比於施加至差動放大器72之尾端之電流量。實質上，提供至差動放大器72之電流愈大，差動放大器72內之閂鎖(即自"高"輸出信號躍遷至"低"輸出信號或者自"低"輸出信號躍遷至"高"輸出信號)即愈慢。因此，當流過電晶體70之電流增大時，延遲時間τ會增大。此外，當流過電晶體70之電流減小時，更易於差動放大器72使信號反相且延遲時間相應地減小。由於電晶體70直接受IREF信號影響，因而改變IREF信號之電流值能達成對延遲時間之直接控制。

亦可使用電晶體78來調整延遲時間τ。舉例而言，使用電晶體78連同一電阻器79來對主動負載電晶體74a、76a施加偏壓。電晶體78、74a及76a運作以補償主動負載電晶體74a、74b及76a,76b中之延遲時間。為達成此種補償，電晶體74a及76a在出現一自"高"至"低"或自"低"至"高"之躍遷之前提前導通。該等電晶體所提供之額外電流會藉由減少主動負載躍遷所用之時間量來減小延遲時間τ。由於IREF信號直接控制流過電晶體66之電流量，因而改變IREF信號之電流亦會藉由調整差動放大器72之主動負載而影響延遲時間τ。

在圖3a所示之上述實施例中，在運作中，延遲單元55a－d之回饋迴路收斂至一穩態波形。首先，差動輸入中的小的擾動將在隨後得到放大，直至達到一放大臨限值為止。延遲單元55a－d之反相差動輸出將形成一振盪波形，該振盪波形有一前緣將在每一單獨之延遲單元中被延遲一延遲時間τ。一前緣將在返回至其原始電壓位準之前在延遲單元55a－d中循環經過兩次。因此，VCO 36、37之總體頻率可按下式計算： 其中N係延遲單元之數量。如上文所述，可使用更少之延遲單元且將會獲得一更快頻率輸出。然而，使用更少之延遲單元可能導致VCO之穩定性相應地降低。雜訊及其他干擾(例如電磁干擾)可藉由形成意外之頻率偏差或相移而造成此種不穩定性。

相反，增加延遲單元可增強電路穩定性，但亦可導致功率消耗增加及頻率降低。電路設計者在選擇一既定VCO之適當容差時需要將該等考量因素考量在內。其中使用四個延遲單元的上述延遲單元54a之實施例之一優點在於，在每一延遲單元之間會出現90度之相移。此種類型之相移組態可有利於確定輸出頻率極點。

根據上文說明將知，經由信號線50a－d傳送至波形產生器42a之IREF信號對一其中包含於此一電路之VCO之輸出頻率具有顯著影響。舉例而言，改變IREF信號之電流值會引起延遲時間τ之變化並又從而直接地影響對應(例如)VCO 36、37之輸出頻率。

在圖4中顯示一電路示意圖，其例示偏壓產生器40a之一實施例。圖4例示如何產生上文所述之IREF信號及如何獲得一可選擇之頻率。在偏壓產生器40a中，一參考電流信號、一參考偏壓信號(經由信號線44a)、及若干電壓控制信號(經由信號線26a、26b)輸入至偏壓產生器40a。另外，頻率選擇信號f₁ 、f₂ 分別經由信號線51a、51b輸入至偏壓產生器40a。在其他實施例中，亦可使用更多或更少之頻率選擇信號。

在VCO偏壓產生器40a內係差動放大器82、電流反射鏡84a－d、NMOS電晶體86、AND閘88及OR閘90。在該特定實施例中，參考偏壓信號係一經電源補償之電流且用於對差動放大器82內之電晶體92a、92b施加偏壓。以與圖3中之差動放大器72類似之方式，電晶體92a、92b用作一尾部電流源。電壓控制信號(經由信號線26a、26b傳送)對PMOS電晶體94a、94b施加偏壓。一電晶體96在其汲極處提供一電壓，該電壓鏡像至電流反射鏡84a－d內PMOS電晶體之閘極。可藉由以頻率選擇信號f₁ 51a使電晶體95"導通"或"關斷"來使增益增大。差動放大器82之增益調整量會改變IREF信號對電壓控制信號之變化的靈敏度。

在自PMOS電晶體96接收一輸出信號之同時，電流反射鏡84a－d亦自AND閘88接收一邏輯信號輸出(其係頻率選擇信號f₁ 及f₂ 之邏輯AND)以及AND閘88之輸出信號與頻率選擇信號f₂ 之邏輯OR(使用OR閘88)。AND閘88及OR閘90之輸出用於驅動電流反射鏡84a－d內各個單獨之PMOS電晶體97a－d及98a－d。IREF信號係自PMOS電晶體97a－d及98a－d之汲極輸出。電晶體97a－d及98a－d之輸出電流之和使上文所述之VCO 36、37(或其他使用此等技術之VCO)能夠具有不同之頻率範圍。

在運作中，當VCO(例如VCO 36、37)達到一穩定狀態時(例如當REFCLK信號與FBKCLK信號相匹配時)，電壓控制信號(經由信號線26a、26b傳送)將保持相對穩定。在此一VCO達到穩定狀態之前，差動控制信號將調整IREF信號之輸出電流(調高或調低)，直至REFCLK信號與FBKCLK信號相匹配為止。然而，REFCLK信號與FBKCLK信號之頻率之正偏差或負偏差亦將轉變成差動電壓之增大或減小。同樣，增大或減小IREF信號之電流將會使延遲時間τ(其與輸出頻率成反比)相應地分別增大或減小。

如上文參照圖3b所述，差動放大器82用於控制IREF信號之電流。

由於電源變化可造成吾人所不期望之輸出(特別係在放大中)，因而參考偏壓信號(經由信號線44a傳送)控制流過差動放大器82內之電流源之電流量。NMOS電晶體86之閘極處之電壓(其取決於參考偏壓信號)施加至電晶體92a、92b之閘極。應注意，參考偏壓信號與絕對溫度成反比。換言之，當運作溫度升高時，參考偏壓信號將減小且流過差動放大器82中電流源(電晶體92a、92b)之電流亦將減小。假若參考偏壓信號不與絕對溫度成反比，則差動放大器82之增益將會隨穩定升高而增大。增益之增大將會錯誤地使一相關聯PLL之輸出頻率增大。下文將參照圖5來進一步說明參考偏壓信號之產生。

如上文所述，對差動放大器82之增益之另一影響係電晶體95之運作。若頻率選擇信號f₁ 係"高"(例如，選擇頻率f₁ )，則電晶體95將關斷。在此種情形中，由於自電晶體92a之汲極至電晶體92b之汲極之電阻已增大，因而差動放大器82之增益將會減小。調整差動放大器82之增益之能力影響偏壓產生器40a之輸出之靈敏度。若增益低，則差動放大器82將不使其輸出電壓(在電晶體96之汲極處)像增益高時一樣明顯地增大。在其他實施例中，可用類比方式來使用頻率選擇信號f₁ 。舉例而言，可對電晶體95之閘極之偏壓加以調整，以改變差動放大器82之增益。亦可使用一可變電阻器取代電晶體95，以用類比方式調整增益。差動放大器82亦可具有額外之頻率選擇輸入。

偏壓產生器40a亦可設計成使用頻率選擇輸入信號f₁ 、f₂ 來選擇流至IREF信號之電流量。在接收到增大或減小之電壓控制信號(經由信號線26a、26b)時，電晶體96之汲極處之電壓將會增大或減小。增大汲極電壓將會使流過電流反射鏡84a－d之電流減小，反之亦然。

在其他實施例中、以及在上文所述之實施例中，電流反射鏡84a－d係可調的，以用頻率選擇輸入信號來選擇輸出電流之量。舉例而言，在圖4中，頻率選擇信號f₁ 、f₂ 在施加至PMOS電晶體97a－d、98a－d之閘極之前會經歷邏輯運算。若選擇頻率選擇信號f₁ (例如藉由一邏輯"高")，則AND閘88及OR閘90之輸出將為"低"且PMOS電晶體97a－d、98a－d將導通。然而，若選擇頻率選擇信號f₂ ，則閘AND88之輸出將保持為"低"且OR閘90之輸出將變"高"。在本案例中，僅PMOS電晶體97a－d將導通，此將使IREF信號之電流變低。因此，將得到一減小之延遲時間τ且輸出頻率將升高。在此一實施例中，若同時選擇頻率選擇信號f₁ 、f₂ 二者，則偏壓產生器40a將關斷，乃因閘AND 88及OR閘90之輸出將使電晶體97a－d及98a－d關斷。使偏壓產生器40a關斷將使波形產生器42a亦關斷。當然，可應用於該等頻率選擇輸入信號之邏輯存在許多替代實施例。尤其係若具有額外頻率選擇輸入信號時。

然而，若僅需要一個輸出頻率，則可使用單個頻率輸入信號，或者另一選擇為，可不使用頻率輸入信號。在其他實施例中，可移除由AND閘88及OR閘90所提供之邏輯運算，並可使用僅一組電晶體(例如97a－d或98a－d)。可對任一組電晶體施加一恆定偏壓。此外，在其他實施例中，亦可排除經由電晶體95實施之增益調整。

如上文所述，視VCO(例如VCO 36、37)內延遲單元之數量而定，可使用額外或較少之IREF信號。在偏壓產生器40a中，使用電流反射鏡84a－d來取代分流器(current divider)。電流反射鏡提供一可確定之電流輸出量，該電流輸出量不受限於固有電阻、或受限於因處理而引起之變化，該等因處理而引起之變化可導致起因於此等分流器的微小電流差別。然而，若可自分流器得到穩定之電流輸出，則替代實施例可使用此等分流器來產生IREF信號。

VCO 36、37之總體電源變化獨立性可相依於參考偏壓信號(例如經由信號線44a傳送)。假若參考偏壓信號隨電源變化而變化，則流過差動放大器82之電流量將會意外地增大或減小。圖5例示經電源補償之V/C源39的一電路實施例。在其他實施例中，V/C源39可整合入一偏壓產生器內，如在圖2a中所示使偏壓產生器41與V/C源39包含於VCO 36中。

在圖5中，電壓參考信號(V_{B G} )經由信號線45輸入至V/C源39。在該實施例中，(V_{B G} )係一帶隙電壓參考信號，在其他實施例中則可使用一不同之電壓參考信號。V/C源39根據V_{B G} 來產生經電源補償之參考偏壓信號(其係在信號線44a－c上提供)。在該實施例中，經補償之參考偏壓信號係電流參考信號。在其他實施例中，其可係電壓參考信號。

V/C源39包括一分壓器102、一電壓參考電路104及一差動放大器106。V/C源39亦包括一濾波器108、一電壓反射鏡電路110及若干電流反射鏡電路112a－c。可對額外之偏壓產生器及波形產生器使用額外之電流反射鏡電路。舉例而言，每一電流反射鏡皆可提供一對應於一單獨偏壓產生器之參考電流。

差動放大器106包括PMOS電晶體114a、114b(其形成一主動負載)、NMOS電晶體116a、116b、一電阻器118、及NMOS電晶體124a、124b。主動負載PMOS電晶體之源極連接至一電源。電晶體114a、114b之汲極連接至電晶體116a、116b之汲極。電晶體116a之閘極被施以偏壓V_{B G} (其經一濾波器108濾波)且電晶體116b之閘極被一分壓器122內之節點120施以偏壓。電阻器118耦接電晶體116a、116b之源極。亦連接至電晶體116a、116b的係電晶體124a、124b之源極。電晶體124a、124b形成一電流源。

如上文所述，電晶體116a之閘極被施以偏壓V_{B G} 。對電晶體116a施以偏壓V_{B G} 使得能夠將電晶體116b之閘極與差動放大器106內的一恆定電壓參考值相比較。另一方面，由一分壓器102內的一節點122對電晶體116b之閘極施以偏壓。分壓器102包括兩個串聯連接之電阻器。共用電壓電源(V_p －V_n )在該等串聯連接之電阻器之間分配。當電源發生變化時，自節點122施加至電晶體116之閘極之偏壓亦將變化。此種變化將係電源變化之按比例縮放形式，其相依於電阻器/分壓器102中電阻器之值。

該兩個電晶體116a、116b之源極分別連接至電晶體124a、124b之汲極。電晶體124a、124b之閘極係由一電壓參考電路104施以偏壓。電壓參考電路104包括電晶體126－136及一電阻器138。參考電路104使用一臨限值參考電流源在電晶體132處產生一與絕對溫度成反比之輸出信號。

在電壓參考電路104中，一輸入電流流過電晶體126及134。電晶體128及132產生一輸出電流。由於電晶體132之閘極連接至電晶體134之汲極，因而流過電晶體128及132之輸出電流將比流過電晶體126及134之輸入電流更相依於臨限電壓。因此，電源變化對流過電晶體126及134之輸出電流之影響將受到阻尼。電晶體132處之輸出電流受到鏡向且在一信號線140上產生一電壓信號，該電壓信號由於對電晶體124a、124b施以偏壓。該電壓信號將與絕對溫度成反比。

若溫度升高，則信號線140上之電壓信號之電壓將降低且流過電晶體124a、124b之電流將減小。此外，流過電晶體116b及116a之電流亦將減小，在信號線44a－c上傳送之參考偏壓信號亦如此。然而，當溫度降低時，則會觀察到相反之效果。換言之，信號線140上之電壓信號、流過電晶體116a、116b之電流以及參考偏壓信號將增大。與絕對溫度之反比例性之量可取決於V/C源39之特定設計。

藉由以下實例來例示電源變化補償。應瞭解，若電源不出現變化，則電晶體116a之汲極(節點144)處之電壓將保持恆定。電壓反射鏡電路110可用於在信號端子/線100上產生一電壓且電流反射鏡電路112a－c可用於形成在信號線44a－c上所提供之參考偏壓信號。

若電源電壓增大(例如V_p －V_n )，則施加至電晶體116b之閘極之偏壓將增大且流過電晶體116b之電流亦將增大。由於電晶體116a具有一參考電壓所導出之偏壓，因而流過電晶體116b之電流之增大量將大於流過電晶體116a之電流。基本上，將電阻分壓器102中節點122處之電壓與電晶體116a處之閘極電壓(例如V_{B G} 的一經濾波之表示形式)相比較。流過電晶體124a、124b之電流亦隨電源電壓之增大而增大。一來自電晶體116b之補償電流將流過電阻器118以補償流過電晶體124a、124b之電流之增大。該補償電流將會阻止電晶體116a中之電流出現大的增大量。因此，節點144處之電壓及電流之變化將會受到阻尼。若電源電壓降低，則施加至電晶體116b之閘極電壓將降低。補償電流將在電阻器118兩端沿相反方向流過。同樣，節點144處之總體效果將係由流過電阻器118之補償電流來阻尼電壓之變化。

再次參見圖2b，可按下文來說明VCO 37之總體運作之一實例。VCO 37可設計成提供處於例如50－1250 MHz範圍內之頻率。每一偏壓產生器40a－c可對應於該總體頻率範圍中之各個間隔。舉例而言，偏壓產生器40a可具有一對應於50－250 MHz及650－850 MHz之範圍，此可藉由其頻率選擇輸入來加以選擇。類似地，偏壓產生器40b、40c之範圍可分別係250－450 MHz、850－1050 MHz及450－650 MHz、1050－1250 MHz。一頻率選擇輸入信號(在信號線43上傳送)可指示期望具有一250－450 MHz之頻率範圍。分頻器53將產生一6位元之二進制信號，其中該二進制信號之欄經由信號線51a、51b、51c、51d、51e及51f傳送。在該實例中，所產生之二進制信號可係(1，1，1，0，1，1)。該特定二進制信號將使偏壓產生器40a、40c關斷且指示選擇一對應於經由信號線51c傳送之頻率選擇信號之頻率範圍。然後，偏壓產生器40b內之差動放大器82將具有一減小之增益且PMOS電晶體97a－d及98a－d將全部導通。在信號線50e－h上傳送之IREF信號決定波形產生器42b之延遲時間τ。經由信號線52b輸出一指示延遲時間τ之波形。該波形傳送至MUX 54。MUX 54亦接收該6位元二進制信號並選擇信號線52b上之信號作為PLL輸出信號，該PLL輸出信號經由信號線34傳送。

若期望具有一不同之頻率範圍(例如850－1050 MHz)，則可產生一二進制信號(1，1，1，1，0，1)。該二進制信號指示偏壓產生器40a、40b斷開且選擇一對應於經由信號線51f所傳送之頻率選擇信號。然而，在該實例中，偏壓產生器40c內之差動放大器82具有一增大之增益且僅PMOS電晶體97a－d導通。經由信號線50i－I傳送之IREF信號決定波形產生器42c之延遲時間。一來自波形產生器42c之輸出波形經由信號線52c傳送至MUX 54。MUX 54接收二進制信號並選擇經由信號線52c接收之輸出信號作為PLL輸出信號，該PLL輸出信號經由信號線34傳送。

圖6係上述實例中頻率－輸入電壓之關係曲線圖。其顯示在一既定二進制信號情況下之PLL輸出信號。VCO範圍之增益在一35－1235 MHz之頻率範圍內介於大約200－225 MHz/V之間。與在圖1a中所例示之實例相比，此增益偏差大大減小。

如上文所述，VCO 36、37之各實施例(及其他實施例)可設計成符合電路設計者之偏好。在某個實施例中，VCO 36、37可按一定製成在一個或多個特定應用中執行專門功能之ASIC形式來達成。在許多應用中，本發明之實施例亦可實作於DSP(數位信號處理器)或FPDA(現場可程式化閘陣列)上。各實施例亦可實作於軟體中，例如軟體鎖相迴路中。該等鎖相迴路對每一電路塊使用等價之軟體來實作PLL。此等鎖相迴路將通常在DSP或微處理器上運行。軟體PLL目前變得愈來愈流行，此主要起因於其可廉價地購得且易於將DSP程式化。

因此，上述設備及方法可實施為軟體碼，例如實施於承載媒體(例如磁碟、CD或DVD－ROM)上、程式化記憶體(例如唯讀記憶體(韌體))上、或例如光學載體或電信號載體等資料載體上。因此，該碼可包括傳統程式碼或微碼或例如用於設定或控制ASIC或FPGA之碼。該碼亦可包括用於動態地組態例如可再程式化邏輯閘陣列等設備之碼。類似地，該碼可包括一硬體描述語言(例如Verilog或VHDL(極高速度積體電路硬體描述語言))之碼。熟習此項技術者將瞭解，該碼可分佈於複數個相互進行通信之相耦接組件之間。在適當時，亦可使用在一現場可(再)程式化類比陣列或類似裝置上運行以便組態類比硬體之碼來實作該等實施例。

上述實施例描述一種包括一波形產生器及一具有頻率選擇輸入之偏壓產生器之VCO。該頻率選擇輸入使得能夠擴展VCO之頻率範圍，同時仍保持一穩定增益。在各種其他實施例中，可使用多個偏壓產生器及波形產生器。

該頻率選擇輸入可分配給每一偏壓產生器並由一多工器用於確定一適宜之輸出波形。應瞭解，所例示之各實施例僅係實例且不應視為限定本發明之範疇。除另外指明外，不應將申請專利範圍理解為僅限於所述之次序或要件。因此，將所有歸屬於下文申請專利範圍及其等價範圍之範疇及精神內之實施例皆主張為本發明。

10．．．鎖相迴路(PLL)

12．．．相位－頻率偵測器

14．．．電荷幫浦

16．．．低通濾波器

18．．．電壓控制型振盪器

20．．．信號線

22．．．信號線

24．．．信號線

26．．．信號線

26a．．．信號線

26b．．．信號線

28．．．分頻器

30．．．鎖定偵測

32．．．信號線

34．．．信號線

36．．．電壓控制型振盪器(VCO)

37．．．VCO

39．．．V/C源

40a－c．．．VCO偏壓產生器

41．．．VCO偏壓產生器

42a．．．VCO波形產生器

43．．．信號線

44a－c．．．信號線

50a－50i．．．信號線

51a－f．．．信號線

52a－c．．．信號線

53．．．分頻器

54．．．多工器(MUX)

54a．．．延遲單元

55a－d．．．延遲單元

56．．．F/S轉換電路

58a．．．信號線

58b．．．信號線

60a．．．信號線

60b．．．信號線

62．．．PMOS電晶體

64．．．分壓器

66．．．NMOS電晶體

68．．．NMOS電晶體

70．．．NMOS電晶體

72．．．差動放大器

74a．．．PMOS電晶體

74b．．．PMOS電晶體

76a．．．PMOS電晶體

76b．．．PMOS電晶體

78．．．PMOS電晶體

79．．．電阻器

82．．．差動放大器

84a－d．．．電流反射鏡

86．．．NMOS電晶體

88．．．AND閘

90．．．OR閘

92a－b．．．電晶體

94a－b．．．PMOS電晶體

95．．．電晶體

96．．．PMOS電晶體

97a－d．．．PMOS電晶體

98a－d．．．PMOS電晶體

100．．．信號端子/線

102．．．分壓器

104．．．電壓參考電路

106．．．差動放大器

108．．．濾波器

110．．．電壓反射鏡電路

112a－c．．．電流反射鏡電路

114a－b．．．PMOS電晶體

116a－b．．．NMOS電晶體

118．．．電阻器

122．．．分壓器

124a－b．．．NMOS電晶體

126．．．電晶體

128．．．電晶體

130．．．電晶體

132．．．電晶體

134．．．電晶體

136．．．電晶體

138．．．電阻器

140．．．信號線

144．．．節點

下文將結合附圖來說明某些實例性實施例，在各附圖中，相同之參考編號代表相同之元件，且其中：圖1a係一例示增益隨電壓升高之變化之曲線圖；圖1b係一鎖相迴路之方塊圖；圖2a係一電壓控制型振盪器(VCO)之方塊圖；圖2b係另一VCO之方塊圖；圖3a係一VCO波形產生器之方塊圖；圖3b係一延遲單元之電路圖；圖4係一VCO偏壓產生器之電路圖；圖5係一電壓及電流源之電路圖；及圖6係一例示一VCO(例如在圖2a及2b中所示之VCO)之穩定增益之曲線圖。

10．．．鎖相迴路(PLL)

12．．．相位－頻率偵測器

14．．．電荷幫浦

16．．．低通濾波器

18．．．電壓控制型振盪器

20．．．信號線

22．．．信號線

24．．．信號線

26．．．信號線

28．．．分頻器

30．．．鎖定偵測

32．．．信號線

34．．．信號線

Claims (9)

1. 一種電壓控制型振盪器VCO，其包括：一第一偏壓產生器，其經耦接以接收一頻率選擇輸入信號及一控制輸入信號，其中在運作中，該第一偏壓產生器使用該頻率選擇輸入信號及該控制輸入信號來產生該第一偏壓產生器的一第一輸出偏壓信號，其中該控制輸入信號係一差動電壓輸入信號，且該第一偏壓產生器包含經耦接以接收該控制輸入信號的一第一差動放大器，該第一差動放大器具有經耦接以接收該頻率選擇輸入信號的一第一增益輸入信號端子；及一第一波形產生器，其經耦接以接收來自該第一偏壓產生器之該第一輸出偏壓信號，其中該第一波形產生器在運作中產生一第一輸出波形，該第一輸出波形具有一取決於該第一輸出偏壓信號之頻率。
2. 如請求項1之VCO，其中該第一偏壓產生器使用頻率選擇輸入信號及該控制輸入信號以產生該第一偏壓產生器之該第一輸出偏壓信號之運作包含該第一偏壓產生器基於該頻率選擇輸入信號及該控制輸入信號調整該第一輸出偏壓信號之一電流位階。
3. 如請求項1之VCO，其中該第一偏壓產生器進一步包括一耦接至該第一差動放大器之第一參考電路，其中該第一參考電路具有一經耦接以接收該頻率選擇輸入信號之第二增益輸入信號端子，該第一參考電路產生該第一偏壓產生器之該第一輸出偏壓信號。
4. 如請求項3之VCO，其中該第一波形產生器包括經耦接以接收該第一偏壓產生器之該第一輸出偏壓信號之複數個延遲單元，該等延遲單元的一延遲時間取決於該第一輸出偏壓信號。
5. 如請求項1之VCO，其進一步包括：一第二偏壓產生器，其經耦接以接收該頻率選擇輸入信號及該控制輸入信號，其中在運作中，該第二偏壓產生器使用該頻率選擇輸入信號及該控制輸入信號來產生該第二偏壓產生器的一第二輸出偏壓信號；及一第二波形產生器，其經耦接以從該第二偏壓產生器接收該第二輸出偏壓信號，其中該第二波形產生器在運作中產生一第二輸出波形，該輸出波形具有一取決於該第二輸出偏壓信號之頻率；及一邏輯電路，其經耦接以接收該第一及該第二波形產生器之該第一及該第二輸出波形及該頻率選擇輸入信號，該頻率選擇輸入信號係用於自該第一及該第二波形產生器之該第一及該第二輸出波形中選擇該邏輯電路的一第三輸出波形。
6. 如請求項5之VCO，其中該頻率選擇輸入信號包括一多位元信號，該多位元信號之一第一部分傳送至該第一偏壓產生器，且該多位元信號之一第二部分傳送至該第二偏壓產生器。
7. 如請求項5之VCO，其進一步包括一耦接至該第一及該第二偏壓產生器之偏壓信號源，其中該偏壓信號源為該 第一偏壓產生器提供一第一參考偏壓信號並為該第二偏壓產生器提供一第二參考偏壓信號，其中該第一偏壓產生器使用該第一參考偏壓信號以偏壓該第一偏壓產生器之該第一差動放大器，及其中該第二偏壓產生器使用該第二參考偏壓信號以偏壓該第二偏壓產生器之一第二差動放大器。
8. 如請求項5之VCO，其中該第二偏壓產生器包括一經耦接以接收該控制輸入信號之第二差動放大器，該第二差動放大器具有一經耦接以接收該頻率選擇輸入信號之第三增益輸入信號端子。
9. 如請求項8之VCO，其中該第二偏壓產生器進一步包括一耦接至該第二差動放大器之第二參考電路，該第二參考電路包括一經耦接以接收該頻率選擇輸入信號之第四增益輸入信號端子，該第二參考電路產生該第二偏壓產生器之該第二輸出偏壓信號。