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TWI381645B - 延遲電路、多段延遲電路及使用該些電路的時間數位轉換器、半導體測試裝置、環形振盪器以及延遲鎖相迴路電路 - Google Patents

延遲電路、多段延遲電路及使用該些電路的時間數位轉換器、半導體測試裝置、環形振盪器以及延遲鎖相迴路電路 Download PDF

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TWI381645B
TWI381645B TW097147157A TW97147157A TWI381645B TW I381645 B TWI381645 B TW I381645B TW 097147157 A TW097147157 A TW 097147157A TW 97147157 A TW97147157 A TW 97147157A TW I381645 B TWI381645 B TW I381645B
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circuit
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山本和弘
岡安俊幸
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愛德萬測試股份有限公司
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Description

延遲電路、多段延遲電路及使用該些電路的時間數位轉換器、半導體測試裝置、環形振盪器以及延遲鎖相迴路電路
本發明是有關於一種延遲電路。
在電子電路中，利用了使信號延遲的延遲元件。已知有將反相器(inverter)(NOT閘極)用作延遲元件的電子電路，及將配線的傳輸延遲用作延遲元件的電子電路。
因反相器的延遲時間會受到製程不均的影響，故而難以按微微秒(picosecond)級(order)來高精度地實現所期望的延遲時間。又，當利用包含經多段連接的反相器的延遲電路時，若為了延長總(total)延遲時間而增加反相器的段數，則有電路的消耗電力增大的問題。
當使用配線來作為延遲電路時，若配線寬度或配線厚度不均，則延遲時間會產生變動。原因在於：若作為延遲對象的信號頻率變高，則當配線作為分佈常數線路而發揮功能時，配線的電阻值及寄生電容值會不均。
本發明是鑒於上述課題開發而成，其綜合目的在於提供一種能夠高精度地對延遲時間進行調節的延遲電路。
本發明的某形態的延遲電路，包括金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)、及將電壓施加至MOSFET的汲極(drain)源極(source)之間的電壓源。上述延遲電路的輸入端子配置在上述MOSFET的閘極的第一位置，輸出端 子配置在上述MOSFET的閘極的第二位置，上述第一位置與上述第二位置在閘極寬度方向上分開。輸入到上述輸入端子的延遲對象的信號，從上述輸入端子向上述輸出端子，在上述MOSFET的上述閘極上於上述閘極寬度方向傳輸。傳輸延遲是回應於上述汲極源極之間的電壓。
根據該形態，藉由閘極寬度方向的電阻成分、及MOSFET的閘極汲極間電容、閘極源極間電容來形成分佈常數線路。因此，適當地對閘極汲極間電容、閘極源極間電容、閘極寬度(通道寬度)及閘極長度(通道長度)進行設定，藉此可對分佈常數線路的電阻成分、電感(inductance)成分及電容成分進行調節，因此可獲得所期望的延遲時間。
電壓源亦可對MOSFET的汲極、源極及後閘極(back gate)中的至少一個的電壓進行調節。
閘極汲極間電容及閘極源極間電容，分別取決於閘極汲極間電壓及閘極源極間電壓。因此，即使在將延遲電路嵌入至半導體基板上之後，亦可藉由對汲極電壓及源極電壓進行調節來調節延遲時間。
在某形態中，設置著多個MOSFET，亦能夠以形成一個傳輸路徑的方式來將各MOSFET的閘電極串聯連接。於該情形時，可根據MOSFET的個數及各MOSFET的閘極寬度來設計延遲量。
多個MOSFET的汲電極彼此及源電極彼此分別共通地連接，且施加著共通的汲極電壓及源極電壓。
多個MOSFET的汲電極及源電極中的至少一方，是個別地設置於每個MOSFET中，亦可對各電極施加個別的偏壓電壓。
於該情形時，可獨立地對各MOSFET的汲極電壓或源極電壓進行控制，故而能夠更高精度地對延遲時間進行調節。
某形態的延遲電路亦可更包括金屬配線，該金屬配線以與MOSFET的閘極多晶矽(polysilicon)層重疊(overlap)的方式而鋪設在閘極寬度方向，且與多晶矽層電性連接。
當由多晶矽來形成閘電極時，因該閘電極的薄片電阻(sheet resistance)較高，故而難以使高速信號變得穩定(settling)，衰減量亦變大。因此，利用金屬配線來作為與多晶矽並排的傳輸線路，藉此可降低電阻值。
本發明的延遲電路亦可更包括位準轉換器(level shifter)，該位準轉換器設置於MOSFET的前段，且對作為延遲對象的信號的電壓位準(voltage level)進行調節。位準轉換器亦可減小作為延遲對象的信號的振幅。
閘極源極間電容及閘極汲極間電容，分別取決於閘極源極間電壓及閘極汲極間電壓。亦即，閘極源極間電容及閘極汲極間電容，取決於在閘極中傳輸的作為延遲對象的信號的電壓位準。因此，可藉由對作為延遲對象的信號的電壓位準進行調節來控制延遲時間。
本發明的其他形態是有關於一種多段延遲電路，輸出對延遲對象的信號賦予了不同的延遲時間的多個延遲信 號。該多段延遲電路包括上述任一形態的延遲電路、及自延遲電路的MOSFET的閘電極引出的多個分接頭(tap)，且自多個分接頭分別輸出多個延遲信號。
根據該形態，能夠高精度地對多個延遲信號的延遲時間進行設定。
對信號進行傳輸的線路的配線寬度，亦可在上述多個分接頭之間有所不同。各分接頭間的線路的配線長度亦可相等。有時由於受到配線延遲元件本身或連接於延遲電路的電路的影響，例如受到用於施加信號的電路、對信號進行檢測的電路的非線性特性的影響，即便配線長度相等，延遲量亦不相等。於該情形時，可藉由使配線寬度不同而使延遲時間均一化。
在各分接頭的前後，亦可使對信號進行傳輸的線路的配線寬度的總和守恆。於該情形時，可較好地抑制伴隨信號分叉而產生的反射。
本發明的其他形態是有關於一種時間數位轉換器。該時間數位轉換器包括：具有n個(n是自然數)輸出端子的第1多段延遲電路；設置於第1多段延遲電路的n個輸出端子的n個取樣(sampling)電路；及編碼器(encoder)。第1多段延遲電路對所輸入的觸發(trigger)信號賦予延遲，且自n個輸出端子分別輸出被賦予了不同的延遲時間的n個延遲觸發信號。n個取樣電路利用來自第1多段延遲電路上的相對應的輸出端子的延遲觸發信號，對被測定信號進行取樣。編碼器自n個取樣電路接收取樣信號，對 該取樣信號進行編碼，並以數位值來輸出觸發信號與被測定信號之間的延遲時間。使用上述形態的多段延遲電路來作為第1延遲電路，且使用多個分接頭來作為多個輸出端子。
因利用包含MOSFET的延遲電路，故而能夠高精度地設計對延遲觸發信號賦予的延遲時間。其結果，可提供一種高時間解析度(time resolution)或高精度的時間數位轉換器。
在某形態中，時間數位轉換器亦可更包括第2多段延遲電路，該第2多段延遲電路具有n個輸出端子，對所輸入的被測定信號賦予延遲，並自n個輸出端子分別輸出被賦予了不同的延遲時間的n個延遲被測定信號。n個取樣電路亦可分別利用來自第1多段延遲電路上的相對應的輸出端子的延遲觸發信號，對來自第2多段延遲電路上的相對應的輸出端子的延遲被測定信號進行取樣。亦可使用上述形態的多段延遲電路來作為第2多段延遲電路，且亦可使用多個分接頭來作為多個輸出端子。
於該情形時，第1多段延遲電路所賦予的單位延遲時間、與第2多段延遲電路所賦予的單位延遲時間的差分成為時間解析度，從而可進行高精度的時間測定。
本發明的某形態是有關於一種對被測試元件(device)進行檢查的測試裝置。該測試裝置包括：觸發信號生成部，產生在規定的時序(timing)發生位準轉變的觸發信號；以及如上述某形態的時間數位轉換器，接收來自觸發信號 生成部的觸發信號與來自被測試器件的被測定信號，並將兩個信號的延遲時間轉換為數位值。
本發明的又一形態是有關於一種環形振盪器。該環形振盪器包括m個(m是自然數)多段延遲電路與m個反相器。m個多段延遲電路具有n個(n是自然數)輸出端子，對輸入信號賦予延遲，並自n個輸出端子分別輸出被賦予了不同的延遲時間的n個延遲信號。將m個多段延遲電路與m個反相器交互地連接成環狀，並且使用上述延遲電路來作為m個多段延遲電路，使用多個分接頭來作為多個輸出端子。
根據該形態，當將週期時間設為Tp時，可產生具有τ=Tp/(m×n)間隔的延遲轉移的m×n個脈衝(pulse)信號。
本發明的又一形態是有關於一種延遲鎖相迴路(lock loop)電路。該延遲鎖相迴路電路包括：上述任一項的延遲電路，對輸入信號賦予延遲；相位比較器，接收延遲電路的輸出信號與基準信號，並輸出與兩個信號的相位差相對應的相位差信號；迴路濾波器(loop filter)，對來自相位比較器的相位差信號進行濾波(filtering)；以及控制部，根據迴路濾波器的輸出，來對延遲電路的MOSFET的汲極電壓、源極電壓及後閘極中的至少一個進行控制。
根據該形態，可對輸入信號與基準信號的延遲時間進行鎖相(lock)。
再者，對以上的構成要素的任意的組合、本發明的構 成要素及表現在方法、裝置等之間進行相互替換而成者，亦作為本發明的形態而有效。
根據本發明的延遲電路，能夠高精度地對延遲時間進行調節。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下，根據較佳實施形態，一邊參照圖式一邊對本發明進行說明。對於各圖式中所示的相同或同等的構成要素、構件、處理附上相同的符號，且適當地省略重複說明。又，實施形態為例示而並不對發明進行限定，實施形態中所揭示的所有的特徵及其組合未必表示發明的本質。
在本說明書中，所謂「構件A連接於構件B」的狀態，包含構件A與構件B物理性地直接連接的情形、及構件A與構件B經由不影響電性連接狀態的其他構件而間接連接的情形。同樣地，所謂「構件C設置於構件A與構件B之間的狀態」，除了包含構件A與構件C或者構件B與構件C直接連接的情形以外，還包含構件A與構件C或者構件B與構件C經由不影響電性連接狀態的其他構件而間接連接的情形。
又，為了便於理解，各圖式中的構件的大小及尺寸被適當放大及縮小，不同於實際的大小及尺寸。
首先，對實施形態的延遲電路進行說明。圖1表示實 施形態的延遲電路100的構成。延遲電路100包含MOSFET1及偏壓電壓源12a、12b(以下，根據需要而總稱作偏壓電壓源12)。偏壓電壓源12a、12b將電壓施加至MOSFET1的汲極源極之間。具體而言，偏壓電壓源12a將源極電壓Vss供給至MOSFET1的源電極106a，偏壓電壓源12b將汲極電壓Vdd供給至MOSFET1的汲電極106b。再者，亦可將偏壓電壓源12a或12b中的至少一個設為接地。MOSFET1可為N通道亦可為P通道。再者，在本說明書中，「偏壓電壓」用作MOSFET1的汲極電壓、源極電壓、後閘極電壓的總稱。
因MOSFET1的元件構造與普通的MOSFET並無不同，故而對該MOSFET1的元件構造進行簡單說明。亦即，MOSFET1具備形成於矽等的半導體基板2上的源極區域4、汲極區域6、及閘極絕緣膜8。在閘極絕緣膜8上形成著閘電極10。在本實施形態中，利用MOSFET1的閘電極10來作為輸送線路，在MOSFET1的閘極中，作為延遲對象的輸入信號IN沿著閘極寬度方向(y方向)進行傳輸。具體而言，在MOSFET1的閘電極10的一側設置輸入端子102，在另一側設置輸出端子104，將輸入信號IN供給至輸入端子102，藉此自輸出端子104獲得經延遲的輸出信號OUT。
圖2(a)、圖2(b)是表示圖1的延遲電路100的等效電路圖及電路符號(symbol)的圖。如圖2(a)所示，圖1的延遲電路100可由分佈常數電路來表示。亦即，對 於數百MHz~數GHz的頻率，在信號的傳輸方向上存在電阻成分R與電感成分L。電阻成分R及電感成分L中的任一者或兩者根據頻率而處於支配地位。又，在MOSFET1的閘極源極之間存在閘極源極間電容Cgs，且在閘極汲極之間存在閘極汲極間電容Cgd，因此在線路與接地之間存在電容器(capacitor)成分C。
當在圖2(a)所示的分佈常數電路中對高頻信號進行傳輸時，會產生與傳輸長度相對應的延遲。因此，圖1的延遲電路100可對輸入信號IN賦予所期望的延遲時間。在以下的說明中，使用圖2(b)的電路符號來表示圖1的延遲電路100。
返回至圖1。偏壓電壓源12可對MOSFET1的汲極電壓Vdd及源極電壓Vss中的至少一個進行調節。例如，可將偏壓電壓源12a作為可變電壓源，並對源極電壓Vss進行調節，亦可將偏壓電壓源12b作為可變電壓源，並對汲極電壓Vdd進行調節。或者，亦可對MOSFET1的後閘極電壓進行調節。MOSFET1的閘極源極間電容Cgs及閘極汲極間電容Cgd取決於閘極、源極、汲極及後閘極的偏壓狀態。因此，可藉由對源極電壓Vss或汲極電壓Vdd等進行調節，來對電容Cgs、Cgd、甚至圖2(b)的電容器C進行調節，從而可對賦予延遲電路100輸入信號IN的延遲量適當地進行控制。
圖3是表示圖1的延遲電路100的變形例的圖。一般而言，MOSFET的閘電極10由多晶矽所形成。多晶矽的 薄片電阻高於鋁配線的薄片電阻，且例如取10 Ω/□左右的值。在本實施形態的延遲電路100中，因在閘電極10上對輸入信號IN進行傳輸，故而若薄片電阻較高，則難以使高速信號變得穩定，或者會導致衰減增大。於該情形時，藉由增加閘極長度(通道長度)，亦能夠獲得較寬的有效的配線寬度，但由於電路面積會增加，故而不佳。
在圖3的變形例中，使閘電極10成為多層構造。亦即，使閘電極10成為包含多晶矽層10a及金屬配線層10b、10c的3層構造，使有效的電阻成分R降低。金屬配線層10b、10c以與MOSFET1的多晶矽層10a重疊的方式而鋪設在閘極寬度方向(圖3的與紙面垂直的方向)上，並經由通孔(via hole)而與多晶矽層10a電性連接。
金屬配線層10b、10c的層數為任意，以可獲得所期望電阻值的方式而經設計即可。進而，根據圖3的變形例，在多晶矽層10a與金屬配線層10b之間，或者在多晶矽層10a與金屬配線層10c之間亦會產生電容。因此，藉由對金屬配線的層數及線寬度W進行調節，除了能夠添加MOSFET1的閘極源極間電容Cgs及閘極汲極間電容Cgd以外，還能夠進一步添加電容成分。
當所需的延遲量較大時，需要閘極寬度較大的MOSFET1。若閘極寬度過大，則有時會受到製程規則(process rule)的制約而難以形成MOSFET1。於該情形時，亦可設多個MOSFET1多段地連接。圖4是表示包含多個MOSFET1的延遲電路100a的圖。多個MOSFET1的 閘電極以形成一個傳輸路徑的方式而被串聯連接。在圖4中，多個MOSFET1以在閘極寬度方向(y軸方向)上鄰接的方式而配置。再者，在圖4中表示了兩個MOSFET1，但經多段連接的MOSFET1的個數為任意。以下，將各種變形例的延遲電路僅總稱作延遲電路100。
相鄰接的MOSFET1的閘電極10經由金屬配線9而共通地連接，輸入信號IN在共通地連接的閘電極10中傳輸。另一方面，各MOSFET1的偏壓端子106a(汲電極)及偏壓端子106b(源電極)獨立設置於每個MOSFET1上，可分別被供給不同的偏壓電壓。根據圖4的延遲電路100a，針對每個MOSFET1獨立地調節偏壓電壓，藉此可細微地對延遲時間進行調節。再者，亦可將偏壓端子106a、106b中的任一個或兩個共通地加以連接，並賦予共通的偏壓電壓。又，圖4已說明了將延遲電路100鄰接地配置於閘極寬度方向上的情形，但亦可將該延遲電路100配置於閘極長度方向(x軸方向)上。於該情形時，亦可改變連接閘電極10之間的金屬配線9的鋪設形態。
以上的延遲電路100可利用於半導體積體電路內的需要延遲的任意部位。可根據MOSFET1的偏壓電壓(汲極電壓、源極電壓或後閘極電壓)來對延遲時間進行調節。
在圖1至圖4中，對接收輸入信號IN並輸出一個延遲信號OUT的延遲電路進行了說明。其次，對輸出多個延遲信號OUT1~OUTn的多段延遲電路進行說明，上述多個延遲信號OUT1~OUTn是對作為延遲對象的輸入信 號IN賦予不同的延遲時間τ1~τn而成的信號。
圖5是表示多段延遲電路200a的構成的圖。由於圖5的多段延遲電路200a利用了圖1至圖4的延遲電路的構成，因此主要對不同點進行說明。多段延遲電路200a包括多個MOSFET1_1~1_3(總稱為MOSFET1)。各MOSFET1的閘電極10經由金屬配線9而共通地連接。多個MOSFET1的源電極106a共通地連接，且被供給著共通的源極電壓Vss。同樣地，多個MOSFET1的汲電極106b共通地連接，且被供給著共通的汲極電壓Vdd。
用來連接相鄰接的MOSFET1的閘電極10之間的金屬配線9_1~9_3，作為自傳輸信號的閘電極抽出已延遲的信號的分接頭而發揮功能。亦即，金屬配線(以下，亦稱作分接頭)9_1~9_3配置於閘極寬度方向(y軸方向)上的不同位置。自多個分接頭9分別輸出被賦予了不同的延遲時間的多個延遲信號OUT1~OUTn。
根據圖5的多段延遲電路200a，輸入信號IN每當在一個MOSFET1中傳輸時，僅延遲規定的單位延遲時間τ。因此，能夠自第i號的分接頭9_i獲得將輸入信號IN僅延遲τi=τ×i而成的輸出信號OUTi。
在多段延遲電路200a中，亦可設為如下的構成：使汲電極與源電極不共通，以圖4的方式來個別地設置汲電極及源電極，可對上述汲電極及源電極施加不同的汲極電壓或源極電壓。於該情形時，可將MOSFET1_1~1_3各自的單位延遲時間τ設定為不同的值。
圖6是表示多段延遲電路200b的其他構成的圖。多段延遲電路200b是利用單一的MOSFET1而構成，在閘極寬度方向(y軸方向)上的不同位置設置著多個分接頭9_1~9_n。根據圖6的電路，可對各輸出信號OUT1~OUTn賦予與各分接頭9_1~9_n的間隔相對應的延遲時間。進而，可藉由源極電壓Vss或汲極電壓Vdd，來對各輸出信號OUT1~OUTn所接受的延遲時間進行細微調節。
在圖5或圖6的理想的多段延遲電路200a、200b中，若偏壓狀態相同，則各分接頭9間的延遲量與上述各分接頭間的配線長度(閘極寬度)成比例。然而，在實際的電路中，有時由於受到延遲電路100本身的影響、或受到用以施加信號的電路(延遲電路100的輸入側)、用以對信號進行檢測的電路(延遲電路100的輸出側)的非線性特性的影響，即使將分接頭9設為等間隔，延遲量亦會變得不均一。因此，亦可改變各分接頭間之配線寬度，即改變閘電極10的寬度。於該情形時，可藉由使配線寬度不同來使延遲時間均一化。
又，如圖5及圖6所示，若設置分接頭9來使信號分叉，則有時會產生由阻抗失配(impedance mismatch)引起的反射，反射信號與下一個脈衝信號重畳而使時序產生變動。為了解決該問題，以下的方法(approach)較為有效。
圖7是表示對作為延遲對象的信號進行傳輸的線路的圖案的變形例的圖。在圖7的線路的圖案中，在閘電極10(或者金屬配線9)分叉前後，配線寬度的總和守恆。亦 即， W0=W1+Wt1
W1=W2+Wt2
W2=W3+Wt3
成立。若利用上述配線的鋪設形態，則能夠對反射的影響進行補償，從而可抑制脈衝信號的時序的變動。
圖8是表示第3多段延遲電路200c的構成的圖。圖5的多段延遲電路200a構成為在信號的傳輸方向上串聯連接MOSFET1。相對於此，圖8的多段延遲電路200c具備使輸入端子共通且並聯設置的多個延遲電路100_1~100_n。藉由圖8的多段延遲電路200c，亦可與圖5及圖6的多段延遲電路200同樣地產生被賦予了不同的延遲時間的多個輸出信號OUT1~OUTn。
圖9是表示圖5至圖8的多段延遲電路200a~200c的電路符號的圖。偏壓端子206是為了對延遲時間進行細微調節而設置的端子，相當於圖5或圖6中的偏壓端子106a、106b。以下，將多段延遲電路200a~200c僅總稱為多段延遲電路200。
圖10是表示實施形態的時間數位轉換器300(TDC：Time to Digital Converter)的構成的電路圖。時間數位轉換器300與觸發信號生成部310一併搭載於半導體測試裝置400。在半導體測試裝置400上連接著被測試器件(Device Under Test，DUT)410。觸發信號生成部310產生位準會以規定的時序而發生轉變的觸發信號Strig。
時間數位轉換器300採用所謂的Vernier方式，接收來自DUT410的被測定信號Smeas與觸發信號Strig，將兩個信號的位準轉變時序的時間差△t轉換為數位值並加以輸出。半導體測試裝置400根據來自時間數位轉換器300的數位值來判定DUT410的好壞，或者對DUT410的特性進行評價。
時間數位轉換器300包括第1多段延遲電路200_1、第2多段延遲電路200_2、取樣電路SMP0~SMPn、及編碼器ENC1。
第1多段延遲電路200_1對所輸入的觸發信號Stig賦予延遲，並自n個輸出端子分別輸出被分別賦予了不同的延遲時間τa1~τan的n個延遲觸發信號SDT1~SDTn。來自第i號(i=1~n)輸出端子的延遲觸發信號SDTi是僅以延遲時間(i×τa)來對觸發信號Strig進行延遲而成的信號。τa是第1多段延遲電路200_1的單位延遲時間。
第2多段延遲電路200_2對所輸入的被測定信號Smeas賦予延遲，並自n個輸出端子分別輸出被分別賦予了不同的延遲時間τb1~τbn的n個延遲被測定信號SDM1~SDMn。來自第i號(i=1~n)輸出端子的延遲觸發信號SDMi是僅以延遲時間(i×τb)來對被測定信號Smeas進行延遲而成的信號。τb是第2多段延遲電路200_2的單位延遲時間。
取樣電路SMP0利用未受到延遲的觸發信號Strig，對未受到延遲的被測定信號Smeas進行取樣。取樣電路SMP1 ~SMPn設置於第1多段延遲電路200_1及第2多段延遲電路200_2的每個輸出端子。第i號的取樣電路SMPi利用來自相對應的輸出端子的延遲觸發信號SDTi，來對延遲被測定信號SDMi進行取樣。亦即，在延遲觸發信號SDTi的正邊緣(positive edge)的時序時，延遲被測定信號SDMi的位準成為取樣電路SMPi的輸出。
編碼器ENC1自取樣電路SMP0~SMPn接收取樣信號S0~Sn，並對取樣信號S0~Sn進行編碼。編碼結果是將觸發信號Strig與被測定信號Smeas間的延遲時間轉換為數位值而成的值。
第1多段延遲電路200_1或第2多段延遲電路200_2中的至少一個或兩個是利用實施形態的延遲電路100來構成。第1多段延遲電路200_1、第2多段延遲電路200_2更佳為上述圖5的多段延遲電路200a或圖6的多段延遲電路200b。於該情形時，將圖5及圖6的多個分接頭9設為第1多段延遲電路200_1、第2多段延遲電路200_2的輸出端子。
現對以上述方式構成的時間數位轉換器300的動作進行說明。
現在，設被測定信號Smeas與觸發信號Strig的邊緣的時間差為△t，並設定觸發信號Strig的邊緣在被測定信號Smeas的邊緣之前。
當τa>τb時，被測定信號Smeas與觸發信號Strig的邊緣的時間差每受到1段延遲便會縮短δτ(=τa-τb)。 亦即，隨著在第1多段延遲電路200_1及第2多段延遲電路200_2中傳輸，兩個信號的邊緣接近，在某一時刻，兩個信號的邊緣的位置關係相反。
現在，若設取樣信號在第j號的取樣電路SMPj的前後採到不同的值，則兩個邊緣間的初始時間差△t可藉由△t=j×δτ而求得。編碼器ENC1根據取樣信號S0~Sn來對值產生變化的位置j進行檢測，並輸出j的值作為數位值。
如上所述，根據以上的時間數位轉換器300，能夠以時間解析度δτ來使兩個信號的邊緣間的時間差△t量子化。將圖1的延遲電路100利用於第1多段延遲電路200_1、第2多段延遲電路200_2中，藉此能夠高精度地對時間解析度δτ進行設定。
若利用反相器(緩衝器(buffer))而非利用實施形態的延遲電路100來作為延遲元件時，因無法將緩衝器的偏移(offset)時間設定為30 ps以下，故而若欲以1 GS/s的取樣速度來實現1 ps的解析度及1 ns的測定範圍(range)，則在各路徑中需要1000個緩衝器，從而消耗電力變得龐大。又，亦不易對1000個緩衝器的延遲時間的不均進行修正。
相對於此，若利用實施形態的延遲電路100，則能夠高精度地產生ps級的延遲時間，因此可提高時間數位轉換器300的時間解析度及線性(linearity)。
再者，亦可將第1多段延遲電路200_1及第2多段延 遲電路200_2中的任一個(較佳為單位延遲時間較小的延遲電路)設為單純的線路。
圖11是利用了實施形態的延遲電路100的延遲鎖相迴路電路500的電路圖。延遲鎖相迴路電路500包括延遲電路100、相位比較器502、低通濾波器(LowPass Filter，LPF)504、及延遲時間控制部506。延遲電路100可利用上述任一個延遲電路，對輸入信號IN賦予某延遲τ。相位比較器502接收延遲電路100的輸出信號OUT與基準信號REF，並輸出與兩個信號的相位差相對應的相位差信號ERR。LPF504作為迴路濾波器而發揮功能，對來自相位比較器502的相位差信號ERR進行濾波。延遲時間控制部506根據LPF504的輸出，來對延遲電路100的MOSFET1的汲極電壓Vdd及源極電壓Vss中的至少一個進行控制。根據該形態，可對輸入信號IN附加所期望的相位延遲。
圖11的延遲鎖相迴路電路500亦可利用於圖10的第1多段延遲電路200_1及第2多段延遲電路200_2的內部。於該情形時，可使時間解析度與所期望的值相一致。
如上所述，實施形態的延遲電路100可根據偏壓電壓來對延遲時間進行調節。以下，對當以某兩個值來改變偏壓電壓時，對延遲時間的變動幅度進行調節的技術進行說明。
圖12是表示延遲電路100的變形例的電路圖。圖12的延遲電路100b除了具備延遲電路100以外，還具備設置於MOSFET的前段的位準轉換電路20。圖12的位準轉換 電路20是包含電晶體(transistor)M20、M21的互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)型反相器，電晶體M20的源極電壓(Vd)與電晶體M21的源極電壓(Vs)中的至少一個為可變。位準轉換電路20的輸出信號即延遲電路100的輸入信號，在電壓Vd與Vs之間擺動(swing)。然而，位準轉換電路20的構成並不限定於反相器，只要可對延遲電路100的輸入信號的電壓位準進行控制，則位準轉換電路20的形式不受限制。較好的是，位準轉換電路20以延遲電路100的輸入信號的振幅減小的方式來進行位準轉換。
圖13是表示MOSFET1的閘極源極間電容Cgs及閘極汲極間電容Cgd的圖。縱軸表示電容值，橫軸表示閘極源極間電壓Vgs。在截斷區域(Vgs<Vt)及飽和區域(Vt<Vgs<Vds+Vt，Vt為MOSFET的門限值電壓)中，電容Cgd為固定值，在線性區域(Vgs>Vds+Vt)中，上述電容Cgd的值增加。又，在截斷區域中，電容Cgs取固定值，在飽和區域中，上述電容Cgs的值取最大值，在線性區域中，上述電容Cgs取與Cgd相同程度的值。
對於延遲電路100的延遲時間有影響的電容Cgs、Cgd，取決於在閘電極10中傳輸的輸入信號Vin的位準。因此，如圖12所示，將位準轉換電路20設置於延遲電路100的前段，藉此可對延遲時間進行控制。
圖14(a)、圖14(b)是圖12的延遲電路100b的時序圖(time chart)。圖14(a)、圖14(b)分別自上而下 依序表示了輸入信號Vin及源極電壓Vss、閘極源極間電壓Vgs、以及閘極源極間電容Cgs。在圖14(a)與圖14(b)中，延遲電路100的輸入信號Vin的振幅有所不同。延遲電路100中，MOSFET1的源極電壓Vss在第1值Vss1與第2值Vss2此兩個值之間切換，汲極電壓Vdd及後閘極電壓為固定。圖14(a)的Vgs1、Cgs1及圖14(b)的Vgs1'、Cgs1'表示第1值Vss1的情形時的波形，圖14(a)的Vgs2、Cgs2及圖14(b)的Vgs2'、Cgs2'表示第2值Vss2的情形時的波形。
如圖14(a)所示，於輸入信號Vin的振幅較大的情形，當將源極電壓Vss在第1值Vss1與第2值Vss2之間切換時，閘極源極間電容Cgs1、Cgs2的差較小。相對於此，如圖14(b)所示，若改變輸入信號Vin的振幅及位準，則當將源極電壓Vss在第1值Vss1與第2值Vss2之間切換時，可增大閘極源極間電容Cgs1、Cgs2的電容差。關於閘極汲極間電容，根據相同的理由，可藉由輸入信號Vin的位準來對變化量進行控制。
如上所述，將位準轉換電路20設置於延遲電路100的前段，對在延遲電路100的閘電極10中傳輸的信號位準進行調節，藉此可對閘極源極間電容Cgs及閘極汲極間電容Cgd進行控制，並可對延遲電路100的延遲時間進行控制。
圖15是表示利用了實施形態的多段延遲電路200的多相時脈(clock)生成電路600的構成的電路圖。多相時 脈生成電路600具備相位比較器502及多段延遲電路200。多段延遲電路200亦可為圖5至圖8中的任一種多段延遲電路。
振盪器(oscillator)602產生週期Tp的時脈信號CK。較理想的是，在多段延遲電路200的單位延遲時間τ與時脈信號CK的週期Tp之間形成Tp=τ×(n+1)的關係。n是多段延遲電路200的段數。
圖16是圖15的多相時脈生成電路600的時序圖。圖16表示n=5的情形。根據該多相時脈生成電路600，能夠以時脈信號CK為基準而輸出n+1個時脈信號CK0~CKn，該n+1個時脈信號CK0~CKn的相位彼此以單位延遲時間τ發生了轉移。此處，因可高精度地對多段延遲電路200的單位延遲時間τ進行調節，故而亦可高精度地對各時脈CK0~CK5的相位差進行調節。
接著，對環形振盪器進行說明。圖17是表示實施形態的環形振盪器700的構成的電路圖。環形振盪器700包括m個(m是自然數)多段延遲電路MD1~MD5(m=5)、及m個NOR閘極NOR1~NOR5。因將0輸入至NOR閘極(NOR2、NOR4、NOR5)的其中一個輸入端子，故其實際性功能為NOT閘極。將停止信號S10經由NOT閘極N1而輸入至NOR閘極NOR3。亦可使用NOT閘極(反相器)來代替NOR閘極。
m個NOR閘極NOR1~NOR5與多段延遲電路MD1 ~MD5交替地連接成環狀。多段延遲電路MD1~MD5分別具有n個(n是自然數，圖17中n=4)輸出端子，對輸入信號賦予延遲，輸出被賦予了不同的延遲時間的n個延遲信號。可利用上述多段延遲電路200作為多段延遲電路MD1~MD5。然而，亦可使用其他構成的多段延遲電路。其他的多段延遲電路亦可為設置著分接頭的配線。於該情形時，亦可在各配線上使用圖7的圖案。
圖18是圖17的環形振盪器700的時序圖。自多段延遲電路MD1輸出脈衝信號OUT_A，該脈衝信號OUT_A的相位以單位延遲時間τ發生了轉移。同樣地，自多段延遲電路MD2~MD5輸出脈衝信號OUT_B~OUT_E。因所有的脈衝信號OUT_A~OUT_E的邊緣每隔單位延遲時間τ便會顯現，故而可產生連續的等間隔的時序信號。
在圖17的環形振盪器700中使用實施形態的多段延遲電路200，藉此能夠高精度地對時序信號的間隔進行控制。
本領域技術人員應當理解上述實施形態為例示，上述各構成要素及各處理製程的組合中可有各種變形例，又，此種變形例亦包含在本發明的範圍內。以下，對此種變形例進行說明。
例如，為了對延遲電路100及多段延遲電路200的延遲量進行控制，亦可使用以下的技術。
在與延遲對象的信號進行傳輸的閘電極10(或者，金屬配線9)接近的位置，亦可鋪設虛擬(dummy)的配線。 圖19(a)~圖19(c)是表示利用了鄰接配線的延遲電路100c的構成的圖。延遲電路100c除了具備上述延遲電路100以外，還具備鄰接配線110。鄰接配線110與作為信號配線的延遲電路100相鄰接，較佳是以平行的方式來鋪設該鄰接配線110。於該情形時，因在鄰接配線110與延遲電路100的閘電極10之間產生配線間電容(寄生電容)，故而可對延遲電路100的延遲量τ進行調節。配線間電容通常根據物理法則(介電常數、表面積、配線間隔、配線長度、及形狀)來決定。
亦可使信號在鄰接配線110中傳輸，藉此來對延遲量進行調節。圖19(b)表示使與作為延遲對象的輸入信號IN同相的信號Sip在鄰接配線110中傳輸的電路。所謂同相，是指當輸入信號IN上升時同時上升，且當該輸入信號IN下降時同時下降。藉由使同相信號Sip在鄰接配線110中傳輸，電力線彼此排斥，故而等同於擴大了配線間隔，從而可減少配線間電容。其結果，傳輸延遲時間τ2小於不傳輸同相信號Sip的圖19(a)的情形時的傳輸延遲時間τ1。
圖19(c)表示使與作為延遲對象的輸入信號IN逆相的信號Sop在鄰接配線110中傳輸的電路。所謂逆相，是指當輸入信號IN上升時同時下降，且當輸入信號IN下降時同時上升。藉由使逆相信號Sop在鄰接配線110中傳輸，電力線彼此吸引，故而等同於縮短了配線間隔，從而可增加配線間電容。其結果，傳輸延遲時間τ3大於不傳輸 逆相信號Sop的圖19(a)的情形時的傳輸延遲時間τ1。
如上所述，根據圖19(a)~圖19(c)的延遲電路100c，可藉由改變在鄰接配線110中傳輸的信號的相位，來對延遲電路100的傳輸延遲時間τ進行控制。
進而，亦可利用微機電系統(Micro Electro Mechanical Systems，MEMS)來對鄰接配線與閘電極10之間的距離進行調節之構成。圖20是表示利用了MEMS的延遲電路100d的構成的圖。延遲電路100d具備上述延遲電路100及鄰接配線120。鄰接配線120與作為信號配線的延遲電路100相鄰接，較佳是以平行的方式來鋪設該鄰接配線120。鄰接配線120可藉由利用MEMS技術，來對相對於延遲電路100的配線間隔d進行調節。若配線間隔d產生變化，則配線間電容亦會產生變化，因此可對延遲電路100的傳輸延遲時間τ進行控制。再者，如圖19(b)、圖19(c)所示，鄰接配線120亦可對信號進行傳輸。
圖19(a)~圖19(c)、圖20的延遲電路100c、100d使作為延遲對象的輸入信號IN在上述延遲電路100中傳輸，已對該情形進行了說明。然而，這些技術亦可利用於將主要的延遲電路100替換成其他延遲電路的情形。亦即，推導出以下的想法。即，某形態的延遲電路包括：延遲電路，對作為延遲對象的信號進行傳輸；以及鄰接配線，與上述延遲電路平行地設置於作為上述延遲對象的信號的傳輸方向上。亦可使與延遲對象的信號同相、逆相或具有這些中間相位的脈衝信號在鄰接配線中傳輸。又，亦可藉 由MEMS技術來可動地構成鄰接配線，以能夠對延遲電路與鄰接配線的配線間隔進行調節。
已根據實施形態對本發明進行了說明，但實施形態僅表示了本發明的原理及應用，在實施形態中，在不脫離申請專利範圍所規定的本發明的思想的範圍內，可有多個變形例或可對配置進行變更。
[產業上之可利用性]
本發明可利用於電子電路技術。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1、1_1~1_3‧‧‧MOSFET
2‧‧‧半導體基板
4‧‧‧源極區域
6‧‧‧汲極區域
8‧‧‧閘極絕緣膜
9、9_1~9_n‧‧‧金屬配線(分接頭)
10‧‧‧閘電極
10a‧‧‧多晶矽層
10b、10c‧‧‧金屬配線層
12、12a、12b‧‧‧偏壓電壓源
20‧‧‧位準轉換電路
100、100_1~100_n、100a、100b、100c、100‧‧‧d延 遲電路
102‧‧‧輸入端子
104‧‧‧輸出端子
106‧‧‧偏壓端子
106a‧‧‧源電極
106b‧‧‧汲電極
110、120‧‧‧鄰接配線
200、200a、200b、200c、MD1~MD5‧‧‧多段延遲電 路
206‧‧‧偏壓端子
300‧‧‧時間數位轉換器
310‧‧‧觸發信號生成部
200_1‧‧‧第1多段延遲電路
200_2‧‧‧第2多段延遲電路
400‧‧‧半導體測試裝置
410‧‧‧DUT(被測試器件)
500‧‧‧延遲鎖相迴路電路
502‧‧‧相位比較器
504‧‧‧LPF(低通濾波器)
506‧‧‧延遲時間控制部
600‧‧‧多相時脈生成電路
602‧‧‧振盪器
700‧‧‧環形振盪器
Cgs、Cgs1、Cgs2、Cgs1'、Cgs2'、Cgd‧‧‧電容
CK0~CKn‧‧‧時脈信號
ENC1‧‧‧編碼器
ERR‧‧‧相位差信號
IN‧‧‧輸入信號
L‧‧‧電感成分
M20、M21‧‧‧電晶體
OUT、OUT1~OUTn‧‧‧輸出信號
OUT_A~OUT_E‧‧‧脈衝信號
R‧‧‧電阻成分
REF‧‧‧基準信號
NOR1~NOR5‧‧‧NOR閘極
S0~Sn‧‧‧取樣信號
S10‧‧‧停止信號
SDT1~SDTn‧‧‧延遲觸發信號
Smeas‧‧‧被測定信號
SMP、SMP0~SMPn‧‧‧取樣電路
Strig‧‧‧觸發信號
Tp‧‧‧週期
Vt、Vgs、Vds+Vt‧‧‧電壓
Vss、Vss1、Vss2‧‧‧源極電壓
Vdd、Vdd1、Vdd2‧‧‧汲極電壓
τ1~τn‧‧‧延遲時間
圖1是表示實施形態的延遲電路的構成的圖。
圖2(a)、圖2(b)是表示圖1的延遲電路的等效電路圖及電路符號的圖。
圖3是表示圖1的延遲電路的變形例的圖。
圖4是表示包含多個MOSFET的延遲電路的圖。
圖5是表示多段延遲電路的構成的圖。
圖6是表示多段延遲電路的其他構成的圖。
圖7是表示對作為延遲對象的信號進行傳輸的線路的圖案的變形例的圖。
圖8是表示多段延遲電路的構成的圖。
圖9是表示圖5至圖8的多段延遲電路的電路符號的 圖。
圖10是表示實施形態的時間數位轉換器時間(TDC：Time to Digital Converter)的構成的電路圖。
圖11是利用了實施形態的延遲電路的延遲鎖相迴路電路的電路圖。
圖12是表示延遲電路的變形例的電路圖。
圖13是表示MOSFET的閘極源極間電容Cgs及閘極汲極間電容Cgd的圖。
圖14(a)、圖14(b)是圖12的延遲電路的時序圖。
圖15是表示利用了實施形態的多段延遲電路的多相時脈生成電路的構成的電路圖。
圖16是圖15的多相時脈生成電路的時序圖。
圖17是表示實施形態的環形振盪器的構成的電路圖。
圖18是圖17的環形振盪器的時序圖。
圖19(a)~圖19(c)是表示利用了鄰接配線的延遲電路的構成的圖。
圖20是表示利用了MEMS的延遲電路100d的構成的圖。
1‧‧‧MOSFET
2‧‧‧半導體基板
6‧‧‧汲極區域
8‧‧‧閘極絕緣膜
10‧‧‧閘電極
12a、12b‧‧‧偏壓電壓源
100‧‧‧延遲電路
104‧‧‧輸出端子
106a‧‧‧源電極
106b‧‧‧汲電極
IN‧‧‧輸入信號
OUT‧‧‧輸出信號
Vdd‧‧‧汲極電壓
Vss‧‧‧源極電壓

Claims (20)

  1. 一種延遲電路，其特徵在於包括：MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、以及將電壓施加至上述MOSFET的汲極源極間的電壓源，上述延遲電路的輸入端子配置在上述MOSFET的閘極的第一位置，輸出端子配置在上述MOSFET的閘極的第二位置，上述第一位置與上述第二位置在閘極寬度方向上分開，輸入到上述輸入端子的延遲對象的信號，從上述輸入端子向上述輸出端子，在上述MOSFET的上述閘極上於上述閘極寬度方向傳輸，傳輸延遲是回應於上述汲極源極之間的電壓。
  2. 如申請專利範圍第1項所述之延遲電路，其中上述電壓源可調節上述MOSFET的汲極、源極及後閘極中的至少一個的電壓。
  3. 如申請專利範圍第1項所述之延遲電路，其中設置著多個上述MOSFET，將各MOSFET的閘電極串聯連接以形成一個傳輸路徑。
  4. 如申請專利範圍第3項所述之延遲電路，其中多個MOSFET的汲電極彼此及源電極彼此分別共同地連接，且施加著共同的汲極電壓及源極電壓。
  5. 如申請專利範圍第3項所述之延遲電路，其中多個MOSFET的汲電極及源電極中的至少一方，是每 個MOSFET各別設置，且可對各電極施加個別的偏壓電壓。
  6. 如申請專利範圍第1項所述之延遲電路，更包括金屬配線，該金屬配線以與上述MOSFET的閘極多晶矽層重疊的方式而鋪設在閘極寬度方向上，並與上述多晶矽層電性連接。
  7. 如申請專利範圍第1項所述之延遲電路，更包括位準轉換器，該位準轉換器設置於上述MOSFET的前段，並對上述延遲對象的信號的電壓位準進行調節。
  8. 如申請專利範圍第7項所述之延遲電路，其中，上述位準轉換器，可減小上述延遲對象的信號的振幅。
  9. 如申請專利範圍第1項所述之延遲電路，更包括鄰接配線，該鄰接配線與上述MOSFET平行地鋪設在上述閘極寬度方向上。
  10. 如申請專利範圍第9項所述之延遲電路，其中，使脈衝信號在上述鄰接配線中傳輸，以對上述脈衝信號與上述延遲對象的信號的相位差進行控制。
  11. 如申請專利範圍第9項所述之延遲電路，其中，利用MEMS(Micro Electro Mechanical Systems)技術來將上述鄰接配線設為物理性地可動，以使該隣接配線與上述MOSFET的間隔能夠進行調節。
  12. 一種多段延遲電路，其特徵在於包括：如申請專利範圍第1項至第11項中任一項所述的延遲電路、以及 自上述延遲電路的MOSFET的閘電極引出的多個分接頭，自上述多個分接頭，分別輸出對上述延遲對象的信號賦予不同的延遲時間的多個延遲信號。
  13. 如申請專利範圍第12項所述之多段延遲電路，其中，對信號進行傳輸的線路的配線寬度，在上述多個分接頭之間不同。
  14. 如申請專利範圍第12項所述之多段延遲電路，其中，在各分接頭的前後，對信號進行傳輸的線路的配線寬度的總和相同。
  15. 一種時間數位轉換器，其特徵在於包括：第1多段延遲電路，具有n個(n是自然數)輸出端子，對所輸入的觸發信號賦予延遲，並自上述n個輸出端子分別輸出被賦予了不同的延遲時間的n個延遲觸發信號；以及n個取樣電路，各別設置於上述n個輸出端子，利用來自相對應的輸出端子的延遲觸發信號，來對被測定信號進行取樣；使用如申請專利範圍第12項所述的多段延遲電路來作為上述第1多段延遲電路，並使用上述多個分接頭來作為n個輸出端子。
  16. 如申請專利範圍第15項所述之時間數位轉換器，更包括編碼器，該編碼器自上述n個取樣電路接收取樣信號，對該取樣信號進行編碼，並以數位值來輸出上述觸發 信號與上述被測定信號之間的延遲時間。
  17. 如申請專利範圍第15項所述之時間數位轉換器，更包括第2多段延遲電路，該第2多段延遲電路具有n個輸出端子，對所輸入的上述被測定信號賦予延遲，並自上述n個輸出端子分別輸出被賦予了不同的延遲時間的n個延遲被測定信號，上述n個取樣電路，分別利用來自上述第1多段延遲電路上的相對應的輸出端子的延遲觸發信號，對來自上述第2多段延遲電路上的相對應的輸出端子的延遲被測定信號進行取樣，使用如申請專利範圍第12項所述的多段延遲電路來作為上述第2多段延遲電路，並使用上述多個分接頭來作為上述n個輸出端子。
  18. 一種測試裝置，其特徵在於包括：觸發信號生成部，產生會在規定的時序而發生位準轉變的觸發信號；以及如申請專利範圍第15項至第17項中任一項所述的時間數位轉換器，接收來自上述觸發信號生成部的上述觸發信號、及來自被測試器件的被測定信號，並將上述兩個信號的延遲時間轉換為數位值。
  19. 一種延遲鎖相迴路電路，其特徵在於包括：如申請專利範圍第1項至第11項中任一項所述的延遲電路，對輸入信號賦予延遲；相位比較器，接收上述延遲電路的輸出信號與基準信 號，並輸出與上述兩個信號的相位差相對應的相位差信號；迴路濾波器，對來自上述相位比較器的相位差信號進行濾波；以及控制部，根據上述迴路濾波器的輸出，來對上述延遲電路的MOSFET的汲極電壓、源極電壓及後閘極電壓中的至少一方進行控制。
  20. 一種環形振盪器，其特徵在於包括：m個(m是自然數)多段延遲電路，具有n個(n是自然數)輸出端子，對輸入信號賦予延遲，並自上述n個輸出端子分別輸出被賦予了不同的延遲時間的n個延遲信號；以及m個反相器；將上述m個多段延遲電路與上述m個反相器交替地連接成環狀，並且使用如申請專利範圍第12項所述的多段延遲電路來作為上述m個多段延遲電路，使用上述多個分接頭來作為上述n個輸出端子。
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