TWI380375B - Method for fabricating semiconductor device with vertical channel - Google Patents

Description

1380375 九、發明說明： 本發明主張2007年6月26曰申請之韓國專利申請案 第2007-0062782號之優先權’在此倂入其全文供參照。 【發明所屬之技術領域】 本發明係關於一種製造半導體元件之方法，且更特別 地，關於一種製造具有垂直通道之半導體元件之方法。 【先前技術】 電晶體之通道長度隨著半導體元件之積體化增加而減 少。然而，該減少的電晶體通道長度導致短通道效應，諸 如汲極感應障壁下降（DIB L)現象、熱載體效應、及穿透效 應。爲排除該短通道效應，已提出各種方法，諸如藉由於 電晶體之通道區域中形成凹槽，以減少接面區域之深度及 增加相對通道長度。 然而，當半導體記憶元件特別是動態隨機存取記憶體 (DRAM)接近十億位元之積體化密度時，需要製造較小的電 晶體。換言之，十億位元規模之DRAM電晶體要求在8F2(其 中F爲最小特徵尺寸）以下的元件尺寸，並更甚者，要求在 約4F2之元件尺寸大小。因此，即使通道長度被按比例規 劃’在基板上方具有閘極及該閘極兩側上具有接面區域之 現存平面電晶體結構，仍無法滿足所需之元件尺寸。 爲克服上述限制，垂直通道電晶體已被採用。垂直通 道電晶體之典型結構係揭露於美國專利公開號第 2006-0097304號與韓國專利第072 3 5 27號。 第1圖爲應用傳統垂直通道電晶體之半導體元件之剖 面圖’且第2圖爲第1圖之半導體元件之頂部視圖。 1380375 參照第1與2圖，複數個柱P係形成於基板loo上方。 該等柱包含基板材料且在第一方向x-x，及與該第一方向相 交之第二方向y-y’配置。該等柱係藉由使用硬遮罩圖案（沒 有顯示）蝕刻基板1〇〇而形成。 單元胞元區 C之一側具有2F之特徵尺寸（feature size)’亦即’在硬遮罩圖案的第一方向中之節距，其中ρ 爲最小特徵尺寸。該單元胞元區C之另一側具有2F之特徵 尺寸’亦即，在硬遮罩圖案之第二方向中之節距。因此， 該單元胞元區C之正方形特徵尺寸變爲4F2。即使硬遮罩 圖案具有正方形形式，在進行蝕刻製程時，柱P被形成具 有一圓柱結構。 位元線101圍繞對應該等柱時以第一方向延伸，其在 以第一方向配置之每對相鄰柱之間形成在基板100。該位元 線1 0 1被元件隔離溝渠T分開。 針對每一柱P，形成閘極（沒有顯示）於柱P之周圍表面 上，以圍繞該P。形成字元線102，其與該圍繞之閘極電性 連接並以第二方向延伸。 形成儲存電極104於該柱P上方。接觸栓1〇3係插入 該柱P與該儲存電極104之間。 當製造此半導體元件時，由於形成的通道與基板表面 垂直，故其可不管元件尺寸而增加通道長度，因此可防止 短通道效應。同樣地，由於形成的閘極係圍繞該柱p之周 圍表面，故增加電晶體之通道寬度，並因而改善電晶體之 操作電流。 然而，形成接觸栓103與儲存電極104於該柱P上方 1380375 之製程中，會在製程中產生限制並導致元件故障。此限制 此後參照第3A到3D圖做詳細解釋。 第3A到3D圖爲剖面圖，其係應用傳統垂直通道電晶 體而製造半導體元件之方法。特別地|第3A到3D圖係由 第1與2圖於第二方向所獲得之剖面圖。該等圖式係說明 形成接觸栓與儲存電極於柱上方之製程中的限制，並因此 省略不相關部分的詳細說明。 第3A圖顯示基板結構，其包含具有複數個柱之基板 3 00，而該等柱係在第一與第二方向配置。形成硬遮罩圖案 305於每一柱P上方。位元線301在第一方向延伸，同時於 —對在第一方向配置之相鄰柱之間圍繞在基板中之柱P， 並且被元件隔離溝渠T分開。第一絕緣層303塡充該溝渠 T之一部分。閘極304圍繞該柱P之下部的周圍表面。字 元線302以第二方向延伸並連接至該圍繞之閘極304。 參照第3B圖，形成第二絕緣層306於第3A圖之合成 結構上方，並例如藉由化學機械硏磨（CMP)製程完成平坦 化，直到曝露該硬遮罩圖案305。 參照第3C圖，開口單元307係藉由選擇性移除該已曝 露之硬遮罩圖案3 05而形成，以曝霄該柱P之表面。由於 硬遮罩圖案30 5 —般包含氮化物層，故該硬遮罩圖案305 的移除藉由利用例如磷酸之濕式蝕刻方式執行。 雖然沒有顯示，但間隔與包含氧化物層之墊層係分別 形成於該硬遮罩圖案3 05之側壁與下部上。因此，在移除 該硬遮罩圖案305後，執行移除該間隔與該墊層之製程， 以曝露該柱P之表面。 1380375 參照第3D圖，於開口單元3 07中塡充栓材料以形成與 該柱P電性連接之接觸栓3 08。 接著，形成儲存電極（沒有顯示）於該接觸栓308上方》 在上述製程中，當利用磷酸執行該濕式蝕刻製程時， 增加損壞由側壁上之氧化物層所構成之間隔的可能性。當 該間隔被損壞時，在接下來移除間隔與墊層的製程中，第 二絕緣層306也會被損壞。之後，會在該接觸栓308與該 字元線302或者圍繞之閘極304之間發生電氣短路，並導 致元件故障。 此外，在移除該硬遮罩圖案3 05之後，於殘餘空間中 形成接觸栓308與儲存電極會使製造半導體元件之方法複 雜化。 【發明內容】 本發明之實施例係提供一種製造具有垂直通道之半導 體元件之方法。當形成儲存電極於該垂直通道之柱上方 時’該方法可防止元件故障並簡化相關之製造程序。 依據本發明之觀點，提供一種製造具有垂直通道之半 導體元件之方法。該方法包含配置一基板，於其上形成硬 遮罩圖案；使用該硬遮罩圖案於該基板上形成複數柱，藉 以形成一合成結構；於該合成結構上方形成絕緣層：平坦 化該硬遮罩圖案與該絕緣層，直到曝露該等柱；及於該等 已曝露之柱上方形成儲存電極。 依據本發明之另一個觀點，提供一種製造具有垂直通 道之半導體元件之方法。該方法包含配置一基板，其具有 複數硬遮罩圖案，在第一方向及與該第一方向相交之第二 1380375 方向配置；使用一硬遮罩圖案作爲蝕刻圖案來蝕刻該基 板，以形成上柱部；於該上柱部之側壁上形成間隔；使用 一個硬遮罩圖案與該間隔作爲蝕刻遮罩來蝕刻基板，以形 成與該上柱部連接的下柱部，其中該上柱部與該下柱部構 成一柱，在第一與第二方向配置複數柱；利用該間隔作爲 蝕刻障壁，使該下柱部之側壁形成凹部；形成閘極，其圍 繞該形成凹部之下柱部之周圍表面；於一對相鄰柱線之 間，在基板中形成位元雜質區，每一柱線包含複數在第一 方向配置之柱；形成一溝渠，其穿入該對相鄰柱線之間在 基板中的位元線雜質區域，以界定埋藏位元線，其在第一 方向延伸並圍繞該對相鄰柱線之複數柱，其中形成第一合 成結構：形成字元線，其在第二方向延伸並連接至該閘極， 其中形成第二合成結構；形成第四絕緣層於該第二合成結 構上方；平坦化該第四絕緣層直到曝露上柱部；及形成儲 存電極於該已曝露之上柱部上方。 依據本發明之另一個觀點，提供一種製造具有垂直通 道電晶體之半導體元件之方法。該方法包含提供一具有硬 遮罩圖案之基板；使用該硬遮罩圖案作爲鈾刻遮罩，以形 成上柱部；於該上柱部之側壁上形成間隔；使用該硬遮罩 圖案與該間隔作爲蝕刻遮罩，以形成與該上柱部連接之下 柱部’其中該上柱部與該下柱部構成柱；使用該間隔作爲 餓刻障壁使該下柱部之側壁形成凹部；形成閘極，其圍繞 該已形成凹部之下柱部之周圍表面；於一對相鄰柱線之 間’在基板中形成位元線雜質區域，每一柱線包含在第一 方向配置之複數柱；形成一溝渠，其穿入該對相鄰柱線之 1380375 間在基板中的位元線雜質區域，以界定埋藏 第一方向延伸並圍繞該對相鄰柱線之複數柱 一合成結構；形成字元線，其在第二方向延 接’其中形成第二合成結構；形成第四絕緣 成結構上方：平坦化該第四絕緣層直到曝露 形成儲存電極於該已曝露之上柱部上方。 【實施方式】 本發明之實施例係提供一種製造具有垂 體元件之方法。當形成儲存電極於垂直通道 該方法可防止元件故障並簡化相關之製造程 第4A到41圖爲剖面圖，用以顯示依據 例製造包含垂直通道之半導體元件之方法。 係藉由從例如第1與2圖中所示之Y-Y，軸之 半導體元件所獲得之剖面圖。 參照第4A圖，硬遮罩圖案402係形成 方’其中該硬遮罩圖案係在第一方向及與該 之第二方向配置。形成墊氧化物層4〇1於該碌 下方。該硬遮罩圖案402可包含氮化物層。 402係被形成具有約2000A的厚度。 使用該硬遮罩圖案402作爲蝕刻遮罩，動 至一預定深度’以形成柱的上部，亦即，上 上柱部400A藉由隨後之雜質佈植製程可成 此’該上柱部400A可被連接至其後形成的儒 該上柱部400A在隨後之平坦化製程中被部, 41圖）’故該上柱部400A的高度係形成具有 位元線，其在 ，其中形成第 伸並與閘極連 層於該第二合 該上柱部；及 直通道之半導 之柱上方時， 序。 本發明之實施 第4A到41圖 第二方向切下 於基板400上 第一方向相交 !遮罩圖案402 該硬遮罩圖案 &刻該基板400 柱部400A »該 爲源區域。因 存電極。由於 &移除（參照第 大於期望合成 -10- 1380375 高度。在一實施例中，該上柱部400A係初始具有約 的高度。 參照第4B圖，形成作爲間隔之材料層於第4A 成結構上方。對該材料層執行回蝕刻製程，以於硬 案4 02與該上柱部400A之側壁上形成間隔403。 利用該硬遮罩圖案402與該間隔403作爲蝕刻 蝕刻該基板400至特定深度，以形成柱之下部，亦 柱部400B。該下柱部400B係與該上柱部4 00A連接 柱部400B可爲通道區域。 完成上述製程後，於主動區中形成柱P，包含 部4 00B與該上柱部400A。在第一方向及與該第一 乎垂直而相交之第二方向配置複數柱。雖然該硬遮 40 2具有正方肜形式，但該柱P由於隨後之蝕刻製 可具有圓柱形式。 參照第4C圖，使用該硬遮罩圖案402與該間隔 爲蝕刻障壁，將該下柱400B之側壁等向蝕刻並以凹 度A。該已凹入之下柱部400B之寬度A與隨後形成 之預期厚度相當。 參照第4D圖，第一絕緣層4.04係形成於已曝露 400上方。在一實施例中_，該第一絕緣層404爲閘極箱 作爲閘極之傳導層 > 例如，多晶矽層，係形成 結構上方，接著被蝕刻直到曝露該第一絕緣層404。 形成閘極405以圍繞該下柱部400B之周圍表面。 參照第4E圖，藉由佈植位元線雜質於一對相鄰 間的基板400內，形成位元線雜質區域406。該位元 1 100A 圖之合 遮罩圖 遮罩， 即，下 。該下 該下柱 方向幾 罩圖案 程，其 403作 入一寬 之閘極 之基板 §緣層。 於合成 因此， 柱P之 線雜質 -11 - 1380375 可爲η型雜質。 參照第4F圖’形成第二絕緣層407於第4Ε之合成結 構上方並將其平坦化。 光阻圖案（沒有顯示）係形成於該已平坦化之第二絕緣 層4 07上方。該已平坦化之第二絕緣層4〇7係使用該光阻 圖案作爲蝕刻遮罩來蝕刻，直到曝露該基板4〇〇。該已曝露 之基板400係被蝕刻特定深度。因此，在第—方向延伸的 兀件隔離溝渠Τ，以第一方向配置在複數柱線間之基板400 中。該溝渠Τ係形成.一深度，使得該位元線雜質區域4〇6 被穿入。因此’已埋藏之位元線40 6Α在第一方向延伸並圍 繞該柱Ρ。該溝渠Τ之寬度係小於在第一方向配置之複數 柱的線間距離》 參照第4G圖’用以塡充該溝渠τ之第三絕緣層408 开夕成於桌4F之合成結構上方。該第三絕緣層408與該第二 絕緣層407藉由蝕刻製程移除，直到該圍繞閘極405之上 部被曝露。在此實施例中，該第三絕緣層408被形成而該 第二絕緣層407保留著。依據另一個實施例，該第二絕緣 層407係在形成該第三絕緣層408之前被移除》 作爲字元線之傳導層形成於合成結橡上方，並從該上 柱部400Α之頂部表面蝕刻特定程度，舊以形成字元線 409。該字元線409以第二方向延伸並與該閘極405電性連 接。 參照第4Η圖’第四絕緣層410形成於第4G圖之合成 結構上方，以隔離該等柱。較佳的是》該第四絕緣層410 包含氧化物層。另一較佳的是，該第四絕緣層410可包含 -12- 1380375 介電質旋轉塗佈（SOD)層、硼磷矽酸鹽玻璃（BPSG)層、或者 具有良好塡充特性之高密度電漿（HDP)層》 如圖式中所示，形成於該上柱部400A上方之該等層， 亦即，該墊氧化物層401、該硬遮罩圖案402、該間隔403、 及該第四絕緣層410,係由諸如氮化物層、氧化物層等絕緣 層製成。 參照第41圖，執行平坦化製程直到曝露該上柱部 400A。該平坦化製程係透過CMP製程而完成。在該CMP 製程中，氧化物層之蝕刻率與氮化物層之蝕刻之間不存有 差異，且對基板之絕緣層的高蝕刻選擇率是高的。特別地， 當執行該CMP製程時，期望使用過硏磨以完全曝露該上柱 部400A之上表面。 依據另一個實施例，當氧化物層對氮化物層之蝕刻比 例大致爲1 : 1，且對基板400之絕緣層的鈾刻選擇率是高 的時，平坦化製程可透過蝕刻製程來執行。特別地，較佳 地是，在該蝕刻製程期間，執行過蝕刻製程以完全曝露該 上柱部400A之上表面。 雖然沒有顯示，但直接形成與該已曝露之上柱部4 00 A 連接之儲存電極。該上柱部400 A作爲該儲存電極之接觸 栓。在形成該儲存電極前，可更於該上柱部400A上執行雜 質佈植製程，以降低接觸電阻。 依據本發明之此實施例，藉由形成該儲存電壓於該柱 上方，而不用形成接觸栓，可簡化製程程序。因此，其可 防止由於移除硬遮罩圖案、墊氧化物層等層時所導.致之絕 緣層的損失而於字元線與儲存電極之間產生的電氣短路。 -13- 1380375 因此，降低元件故障之可能性。 用以製造具有垂直通道電晶體之半導體元件之方法可 簡化製造程序，同時避免形成儲存電極於上柱部上方時造 成元件故障。 雖然本發明已針對特定實施例敘述，但對於熟悉該項 技術者释顯而易見的是，本發明可作成各種改變與修改而 仍不脫離如下述申請專利範圍中所界定之本發明之精神與 範圍。 【圖式簡單說明】 第1圖爲包含傳統垂直通道電晶體之半導體元件之剖 面圖。 第2圖爲第1圖之半導體元件之頂部視圖。 第3A到3D圖爲剖面圖，依據製造包含傳統垂直通道 電晶體之半導體元件之方法。 第4 A到41圖爲剖面圖’依據本發明之實施例製造包 含垂直通道電晶體之半導體元件之方法。 【主要元件符號說明】 100、 300 ' 400 基 板 101、 301 位 元 線 102、 302 、 409 字 元 線 103、 308 接 觸 栓 104 儲 存 電 極 C 單 元 胞 元 區 T 元 件 隔 離 溝渠 P 柱 303 第 一 絕 緣 層 304 圍 繞 閘 極 -14- 1380375

305 、 402 硬 遮 罩 圖 案 306 第 二 絕 緣 層 307 開 □ 單 元 401 墊 氧 化 物 層 400A 上 柱 部 400B 下 柱 部 403 間 隔 404 第 一 絕 緣 層 405 閘 極 406 位 元 線 雜 質區 406A 埋 藏 位 元 線 407 第 二 絕 緣 層 408 第 二 絕 緣 層 4 10 第 四 絕 緣 層

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Claims (1)

1380375 日修正本 修正本 第09 6141333號「製造具有垂直通道之半導體元件之方法」 專利案 (2012年5月1 1日修正） 十、申請專利範圍： 1. 一種製造具有垂直通道半導體元件之方法，該方法包 含： 提供基板，於其上形成硬遮罩圖案； 使用該硬遮罩圖案於該基板上形成複數柱，藉以形成 合成結構； 於該合成結構上方形成絕緣層； 平坦化該硬遮罩圖案與該絕緣層，直到曝露該等柱； 及 於該等已曝露之柱上方形成儲存電極，使得該儲存電 極直接接觸該等已曝露之柱。 2. 如申請專利範圍第1項之方法，其中又包含在形成該等 柱後形成閘極，以圍繞該等柱之下周圍表面。 3. 如申請專利範圍第2項之方法，其中該等柱之下周圍表 面形成凹部有一寬度，其對應該閘極之厚度。 4. 如申請專利範圍第2項之方法，其中又包含： 於一對相鄰柱線之間在基板中形成位元線雜質區域， 其中該對相鄰柱線包含在第一方向配置之複數柱；及 形成一溝渠，其穿入該對相鄰柱線之間在基板中的位 元線雜質區域，以界定埋藏位元線，其在第一方向延伸 並圍繞該對柱線之複數柱。 5.如申請專利範圍第4項之方法，其中又包含在形成該溝 1380375 .1 修正本 渠之後形成字元線，其以與第一方向相交之第二方向延 伸，其中該字元線連接至該閘極。 6. 如申請專利範圍第1項之方法，其中該硬遮罩圖案包含 氮化物層且該絕緣層包含氧化物層。 7. 如申請專利範圍第1項之方法，其中該平坦化爲化學機 械硏磨（CMP)製程或者蝕刻製程。 8. 如申請專利範圍第7項之方法，其中當執行該CMP製程 時，在絕緣層之蝕刻率與硬遮罩圖案之蝕刻率之間不存 有差異，且絕緣層對該等柱的蝕刻選擇率是高的。 9. 如申請專利範圍第7項之方法，其中執行該平坦直到曝 露該等柱之上表面。 10. 如申請專利範圍第7項之方法，其中當執行該蝕刻製程 時，絕緣層對該硬遮罩圖案之蝕刻率大體上爲1:1且絕 緣層對該等柱之蝕刻。選擇率是高的》 11. 如申請專利範圍第1項之方法，其中更包含在形成儲存 電極前佈植雜質入已曝露之柱的上部。 12. —種製造具有垂直通道半導體元件之方法，該方法包 含： 提供基板，其具有複數硬遮罩圖案配置在第一方向及 與該第一方向相交之第二方向； 使用硬遮罩圖案作爲蝕刻圖案來飩刻該基板，以形成 上柱部； 於該上柱部之側壁上形成間隔： 使用硬遮罩圖案與該間隔作爲蝕刻遮罩來鈾刻基 板，以形成與該上柱部連接的下柱部，其中該上柱部與 1380375 修正本 該下柱部構成一柱，在第一與第二方向配置複數柱： 使用該間隔作爲蝕刻障壁，使該下柱部之側壁形成凹 部； 形成閘極，其圍繞該已成凹部之下柱部之周圍表面； 於一對相鄰柱線之間在基板中形成位元雜質區，每一 柱線包含複數在第一方向配置之柱； 形成溝渠，其穿入該對相鄰柱線之間在基板中的位元 線雜質區域，以界定埋藏位元線，在第一方向延伸並圍 繞該對相鄰柱線之複數柱，其中形成第一合成結構； 形成字元線，其在第二方向延伸並連接至該閘極，其 中形成第二合成結構； 形成第四絕緣層於該第二合成結構上方； 平坦化該第四絕緣層直到曝露上柱部；及 形成儲存電極於該已曝露之上柱部上方。 13. 如申請專利範圍第12項之方法，其中使墊氧化物層插 置於該硬遮罩圖案與該上柱部之間。 14. 如申請專利範圍第12項之方法，其中該硬遮罩圖案之 高度爲約200 0A且該上柱部之高度爲約1100A。 1 5 ·如申請專利範圍第1 2項之方法，其中形成該閘極包含： 形成第一絕緣層於作成凹部之步驟後所曝露之基板 上方，其中形成第三合成結構； 形成作爲閘極之傳導層於該第三合成結構上方；及 蝕刻該傳導層直到曝露該第一絕緣層。 16.如申請專利範圍第12項之方法，其中形成該字元包含： 形成第三絕緣層於該第一合成結構上方並塡充該溝 1380375 修正本 渠； 蝕刻該第三絕緣層直到曝露部分閘極，其中形成第四 合成結構； 形成作爲字元線之傳導層於該第四合成結構上方；及 自該柱之上表面蝕刻該傳導層至特定程度。 17. 如申請專利範圍第12項之方法，其中每一蝕刻硬遮罩 圖案包含氮化物層；該間隔包含氧化物層及氮化物層； 及該第四絕緣層包含氧化物層。 18. 如申請專利範圍第17項之方法，其中該第四絕緣層包 含介電質旋轉塗佈（SOD)層、硼磷矽酸鹽玻璃（BPSG)層、 及高密度電漿（HDP)層之一。 19. 如申請專利範圍第12項之方法，其中該平坦化係藉由 CM P製程或者蝕刻製程來執行。 20. 如申請專利範圍第19項之方法，其中當執行該CMP製 程時，在該第四絕緣層之蝕刻率與該硬遮罩圖案之蝕刻 率之間不存有差異，且第四絕緣層對該柱之蝕刻選擇率 是高的。 21. 如申請專利範圍第19項之方法，其中執行該CMP製程 直到曝露該柱之上表面。 22·如申請專利範圍第19項之方法，其中當執行該蝕刻製 程時，第四絕緣層對該硬遮罩圖案之蝕刻率大致爲1: 且第四絕緣層對該柱之蝕刻選擇率是高的。 23·如申請專利範圍第19項之方法，其中執行該蝕刻製程 直到曝露該柱之上表面。 24·如申請專利範圍第12項之方法，其中更包含在形成該 1380375 • 修正本 儲存電極前佈植雜質入該已曝露之上柱部。 25. —種製造具有垂直通道之半導體元件之方法，該方法包 含： 提供具有硬遮罩圖案之基板； 使用該硬遮罩圖案作爲蝕刻遮罩，蝕刻該基板以形成 上柱部： 於該上柱部之側壁上形成間隔； 使用該硬遮罩圖案與該間隔作爲蝕刻遮罩，蝕刻基板 以形成與該上柱部連接之下柱部，其中該上柱部與該下 柱部構成柱： 使用該間隔作爲蝕刻障壁將該下柱部之側壁形成凹 部： 形成閘極，其圍繞該已成凹部之下柱部之周圍表面： 於一對相鄰柱線之間在基板中形成位元線雜質區 域，每一柱線包含在第一方向配置之複數柱； 形成一溝渠，其穿入該對相鄰柱線之間基板中在位元 線雜質區域，以界定埋藏位元線，其在第一方向延伸並 圍繞該對相鄰柱線之複數柱，其中形成第一合成結構； 形成字元線，其在第二方向延伸並與閘極連接，其中 形成第二合成結構； 形成第四絕緣層於該第二合成結構上方； 平坦化該第四絕緣層直到曝露該上柱部；及 形成儲存電極於該已曝露之上柱部上方。