TWI380081B - Thin film transistor array substrate and method of fabricating the same - Google Patents

Description

0710128ITW 25496twf.doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種薄膜電晶體陣列基板及其製作 方法’且特別是有關於一種形成有切裂標記以提高切裂製 程的準確率的薄膜電晶體陣列基板及其製造方法。 【先前技術】 /專膜電晶體液晶顯示器（thin film transistor liquid crystal display, TFT-LCD)的製造程序主要可分成三大階 ’又其刀別為.薄膜電晶體陣列製程(丁FT Array Process)、 液晶胞製程(LC Cell Process)、模組組裝製程（M〇dule Assembly Process) ^其中，薄膜電晶體陣列基板製程是將 玻璃基板透過鍵膜、曝光 '顯影、钱刻等處理，製作成薄 臈電晶體的陣列基板的製程。液晶胞製程主要是將陣列製 程完成的TFT基板與彩找光4相做配向處理，並進^ =位，合、切割面板、注入液晶、偏光版貼附及檢測等工 作。模組組裝製程則是主要是將切割完成的tft lcd面 ^驅=IC、_板、t光版科部零崎進行組裝 衣矛王’在進行最終成品檢測。 «月1』 曰 电丁厘果装恁衩術已經相當純熟，薄膜電 I二列^與模組組裝製程的良率通常都保持在95%以 這也^ ^胞製程的階段則存在_度較高的問題， =見订TFT-LCD面板製程的良率最低的部份。 重要製財的「城」轉是影響良率的 要關鍵之-。由於’電子產㈣產能被絲要不斷地提 1380081 0710128ITW 25496twf.doc/n 升’以及基本使用率的提高，緊密排版的設計也有增加的 '趨勢。因此，對於面板的切裂製程的精確度要求也就更為 提高。 另外’在一些專利資料中有揭露關於在面板切裂製程 的七1 裂標記的製作與設計的相關技術，例如US 6,717,629; TW 200702863; TW 554196。以上文獻皆為本案之參考資料。 【發明内容】 有鑑於比，本發明的目的就是在提供一種薄膜電晶體 陣列基板，具有可判斷實際切裂位置與預切裂位置的偏移 程度的切裂標記，以進一步提高切裂的精確度。 本發明的另一目的是提供一種薄膜電晶體陣列基板 的製造方法，能夠以簡易的方法形成切裂標記，並藉由切 裂標記以顯示出實際切裂位置與預切裂位置的偏移程度， 進而可提高製程良率。’ 為達上述或是其他目的，本發明提出一種薄膜電晶體 陣歹〗基板，其包括·基板、多個畫素結構以及多個切裂標 記。其中，基板具有一元件區與一切裂標記區。這些晝素 結構配置於元件區中，每一晝素結構包括—薄膜電晶^、 /晝素電極以及覆蓋該薄膜電晶體的一保護層。這些切裂 梯記配置於切裂標記區中，且位於一預切裂位置的兩側， ϋ沿垂直預切裂方向緊密地排列成行。而且，這些切裂標 記是由至少兩種以上的顏色、至少兩種以上的形狀至少 /種顏色與至少一種形狀搭配組合或是上述兩者搭配組= 而成。 6 0710128ITW 25496twf.doc/n 在本發明之一實施例中，第一、第二、第三、第四、 第五切裂標記的形狀為完全相同的形狀，但顏色不完全相 同。 在本發明之一實施例中，第一、第二、第三、第四、 弟五切裂標記的形狀為完全不同的形狀。 在本發明之一實施例中，第一、第二、第三、第四、 第五切裂標記的形狀為部分相同、部分不同的形狀。 在本發明之一實施例中，每一個切裂標記與預切裂位 置的距離為一固定值的倍數。 在本發明之一實施例中，第一、第二、第三、第四、 第五切裂標記是依標記的材質不同來交錯排列。 在本發明之一實施例中，第一、第一、第二、第四、 第五切裂標記是依標記的形狀不同來交錯排列。 在本發明之一實施例中，這些切裂標記中的一部份與 薄膜電晶體的閘極的材質相同。 在本發明之一實施例中這些切裂標記中的一部份與 薄膜電晶體的半導體層的材質相同。 在本發明之一實施例十，這些切裂標記中的一部份與 薄膜電晶體的源極與汲極的材質相同。 μ 在本發明之一實施例中，這些切裂標記中的—部份與 保護層的材質相同。 、 在本發明之一實施例中，這些切裂標記中的—部份與 晝素電極的材質相同。 為達上述或是其他目的，本發明另提出一種薄膜電晶 1380081

0710128ITW 25496twf.doc/Q ，車列基板的製造方法，包括下列步驟。首先，提供一基 此基，具有―元件區與—切裂標記區。然後，在基板 導電層’之後圖案化該第一導電層，以於元 品的土板上形成多個—閘極，以及同時於域標記區的 形成至少-第-切裂標記。接著，在基板上依序形 ’I電層與-半導體材料層’以覆蓋這些與第一切 :標記嘴後’圖案化半導體材料層，以於每-個閘極上 八^該介電層上形成-通道層，以及同時於切裂標記區的 二層t形成至少—第二切裂標記。繼之，在基te上形成 —寺电層。然後，圖案化第二導電層，以於每一個閘 2方形成-源極與H以及同時於切裂標記區的介 伴成至> —第三切裂標記。之後’在基板上形成一 1層。隨後，_化倾層，以於元件區形成曝露出每 声上接觸窗開口，以及同時於切裂標記區的介電 裂標記。接著，在基板上形成一透 個查辛電極Ί，圖案化透明導電材料層，以形成多 極電性連接，以及同;以f”開口與對細 一第。# A、裂軚區的介電層上形成至少 向緊# +二二二，/、，运些切裂標記為沿垂直預切裂方 1這些切裂標記形成於—預切裂位置 —在本發明之一實施例中，第—、、、 第五切裂標記的形狀為完全相 一 同。 巧相冋的形狀，但顏色不完全相 8 0710128ITW 25496twf.doc/n 在本發明之一實施例中，第一、第二、第三、第四、 第五切裂標記的形狀為完全不同的形狀。 在本發明之一實施例中，第一、第二、第三、第四、 第五切裂標記的形狀為部分相同、部分不同的形狀。 在本發明之一實施例中，每一個切裂標記與預切裂位 置的距離為一固定值的倍數。 ^ 在本發明之一實施例中，第一、第二、第三、第四、 第五切裂標記是依標記的材質不同來交錯排列。 在本發明之一實施例中，第一、第二、第三、第四、 第五切裂標記是依標記的形狀不同來交錯排列。 由於，本發明的薄膜電晶體陣列基板具有多個以形狀 及/或顏色搭配而成的切裂標記以作為刻度記號，因此可藉 以比較出實際切裂位置與預切裂位置是否產生偏移及偏移 私度，進而可對切裂製程做精確地調整，以提高製程良率。 另外，本發明的切裂標記是在薄膜電晶體陣列基板的製 私中’於進行每一次的圖案化步驟時而同時形成，因此製 作?法簡易，且可節省製程成本。此外，本發明的切裂標 記還可進-步作為層與層之_準的標記，以可提高層間 對準的準確率。 ▲為讓本發0狀上述和其他目的、特徵和優點能更明顯 易懂’下文特舉較佳實施例，並自&合所關式，作詳細說 明如下。 【實施方式】 圖1為根據本發明的一實施例所繪示的薄膜電晶體陣 1380081 0710128ITW 25496twf.doc/n 列基板的上視示意圖。 請參照圖1，本實施例的薄膜電晶體陣列基板1〇〇的 基板110具有-兀件區112與—切裂標記區114。此基板 .11G可為—玻璃基板或其他材Ϊ之透明基板。在基板110 . 的元件區112中配置有多個晝素結構116。每一個晝素結 包括有-薄膜電晶體118、—晝素電極120以及覆 蓋薄膜電晶體118的-保護層（未繪示）。其中，薄膜電晶 體118主要疋由閘極124、源極126以及j：及極128所構成， 而閘極124與源極126、錄128之間還包括配置有半導 體層（未綠示）。另夕卜，保護層中具有曝露出沒極128的接 觸囱開σ 122 ’而晝素電極12〇經由接觸窗開〇 122與對 應的，極128電性連接。當然，在元件區112 ’的基板η〇 上’還可包括與閘;^ 124電性連接的掃描配線13〇、共用 配線132以及與源極126電性連接的資料配線134。 另外，在基板110的切裂標記區114中則是配置有多 個切裂標記M1、Μ2、紙.她_卜 (η是正整數）。這 • 些切裂標記Μ1〜Μη是位於一預切裂位置136 #兩侧，而 且預切裂方向例如為ζ方向，切裂標記M1〜·則為沿垂 直預切裂方向（即X方向）緊密地排列成行。 • 另一方面’這些切裂標記Ml、M2、Μ3·..Μη-卜Μη +的每—_裂標記與預切裂位置ΐ36的距離可為一固定 值的倍數，而每-個切裂標記則可代表一特定的刻度值。 如t來’由比較貫際切裂位置與這些作為刻度記號的切 裂‘。己的相對位置關係，即可清楚辨別出實際切裂位置與 1380081 07101281TW 25496twf.doc/n 預切敁位置136是否產生偏移及偏移程度 切裂製程做精確地調整。

此外，在本實施例中，是以切裂標記Ml、、 M3…Μη-卜Μη的形狀皆為梯形來做說明，但本發明 於此’其還可以是其他種雜。在—實關巾本發^ 切裂標記可為完全相同的雜’但顏色不完全相同如 每「切列標記的形狀可以是菱形、正方形、三角形等其= 多邊形，但顏色不完全相同。另外，如圖2Α所示， 明的切裂標記的形狀也可以是完全不同的形狀。或者是， 如圖2Β所示’本發明的切裂標記的形狀為部分相同疋 ^不同的職。又或者是，如圖2C所示，本發明的切= 標圮是依標記的形狀不同來交錯排列。 又

而可進 步對 特別要說明的是，在本發明中，不僅可利用切裂桿圮 的形=來代表特定的刻度值，還可以應用每一個切裂^記 的材質=同而所顯現出的顏色不同的特性，以更加清&地 表示出實際切裂位置與預切裂位置的偏移程度。詳言之， 本發明的城標記可例如是在製造晝素結構的時候而同時 =成。因此，本發明的切裂標記中的一部份，可與薄膜電 曰曰，的閘極、半導體層 '源極、没極的材質相同，亦可與 保濩層、晝紊電極的材質相同。 承上述，本發明的切裂標記可依切裂標記的材質不同 〃排列(如圖2D所示），而由切裂標記所顯現出的顏色 更可清楚判斷實際切裂位置與預切裂位置是否產生偏移及 偏移程度。 1380081 0710I28ITW 25496twf.doc/n 在其他實施例中，本發明的切裂標記還可是由應用切 裂標記的形狀與顏色的搭配組合而成，並可依實際需要做 設計與調整。 ' . 接下來，特舉一實施例以詳細地說明本發明的薄膜電 . 晶體陣列基板的製造方法。 ' 圖3A至圖3J為根據本發明之實施例所綠示的一種薄 膜電晶體陣列基板的製作流程剖面示意圖。 首先，請參照圖3A，提供一基板300,此基板300具 有元件區301a與切裂標記區3〇lb。此基板300可例如是 玻璃基板或其他材質的透明基板。接著，於基板3〇〇上形 成第一導電層302。此第一導電層3〇2的材質例如是鉻 (Cr)、鎮(W)、叙(Ta)、鈦(Ti)、鉬(Mo)、！呂(A1)及其合金或 是其他適合的導電材料。 然後，請參照圖3B，對第一導電層3〇2進行圖案化， 以於元件區301a形成閘極303a，以及同時於切裂標記區 301b形成至少一個第一切裂標記303b。要說明的是，第一 鲁 切裂標^己3〇3b與間極303a皆是由圖案化第一導電層3〇2 而形成。 之後，請參照圖3C，在基板300上依序形成介電層 . 304與半導體材料層306以覆蓋閘極303a與第一切裂標記 303b。其中，介電層304是作為閘絕緣層，其材質例如是 氮化矽、氧化矽、氮氧化矽或是其它合適的介電材料。半 導體材料層306的材質可為非晶石夕(amorph〇us sjiicon)。另 外’在一實施例中，在半導體材料層306上還可更另外形 12 1380081 07101281TW 25496twf.doc/n 成有歐姆接觸材料層3〇8，其材質可為經掺雜的非晶矽。 接著，謗參照圖3D，對歐姆接觸材料層308與半導 體材料層306進行圖案化，以於閘極3〇3a上方的介電層 3〇4上形成通道層306a與歐姆接觸層3〇如，以及同時於切 裂標記區301b的介電層304上形成至少一個第二切裂標記 309。第二切裂標記3〇9是由切裂標記區3〇lb的半導體層 306b與歐姆接觸層308b所構成。在本實施例中，第二切 裂才示圮309是形成於鄰接第一切裂標記3〇3b的一側。 隨後，請參照圖3E，在基板300上順應性地形成第二 導電層310。此第二導電層31〇的材質例如是鉻、鎢、鈕、 鈦、鉬、鋁或及其合金或是其他適合的導電材料。 繼之，請參照圖3F，對第二導電層310與元件區3〇la 的歐姆接觸層308a進行圖案化，使歐姆接觸層3〇8a曝露 出閘極303a上方的部分通道層306a表面，以於閘極3〇3& 上方的歐姆接觸層308a兩側形成一源極3lia與一汲極 311b。而且，在圖案化第二導電層31〇的同時，於切裂標 記區301b的介電層304上形成至少一第三切裂標記 3Uc。亦即是，第三切裂標記311c與源極3Ua、汲極3Ub. 白疋由圖案化弟二導電層310而形成。在本實施例中，第 二切裂標記311c是形成於鄰接第二切裂標記3〇9的一侧。 然後’請參照圖3G，在基板300上順應性地形成一 保護層312。此保護層312的材質例如是氮化矽、氧化矽 或是其它合適的介電材料 接著，請參照圖3H ’對保護層312進行圖案化，以 13 1380081 0710128ITW 25496twf.doc/n 於元件區301a形成保護層313a，而保護層313a具有曝露 出部分汲極31 lb的一接觸窗開口 314。而且，圖案化保護 層312的同時，於切裂標記區301b的介電層304上形成至 少一弟四切裂標記313b。亦即是，第四切裂標記313b與 保濩層313a皆是由圖案化保護層312而形成。在本實施例 中，第四切裂標記313b是形成於鄰接第三切裂標記31〇c 的一側。 之後’請參照圖31 ’在基板300上順應性地形成一透 明導電材料層316，此透明導電材料層316的材質例如是 銦錫氧化物(Indium tin oxide，ITO)或其他合適的透明導電 材料。 繼之，請參照圖3J，對透明導電材料層316進行圖案 化’以形成經由接觸窗開口 314與汲_極311b電性連接的一 晝素電極317a。而且，在圖案化透明導電材料層316的同 日守，於切裂標§己區301b的介電層304上形成至少一第五切 裂才示§己317b。亦即疋’苐五切裂標記317b與晝素電極317a 皆是由圖案化透明導電材料層316而形成。在本實施例 中’第五切裂標έ己317b是形成於鄰接第四切裂標記 的一側。至此，即完成薄膜電晶體陣列基板的製作流程。 在本實施例中’如圖3J所示，標號320是表示預切 裂位置，其例如是位在第二切裂標記3〇9與第三切裂標記 311c的鄰接處’而預切裂方向為z方向。而且，第一切裂 標記303b、第二切裂標記309、第三切裂標記3Uc、第四 切裂標記313b與第五切裂標記317b為沿垂直預切裂方向 1380081 0710128ITW 25496twf.doc/n (即χ方向）緊密地排列成行。這些切裂標記3〇处、3⑽、 3Hc、313b與317b是形成於預切裂位置32〇的兩側，用 以顯示出實際切裂位置與預切裂位置32〇的偏移程度以 使切裂製程的精確度可更為提高。 又 另外’在本實施例中，這些切裂標記3〇3b、3〇9、3Uc、 313b與317b是以依序相鄰排列的方式而形成。然而 實施例的製造方法僅是作為說日㈣其巾―例並非用以限 定本發明’树明並謂㈣標㈣湖财做特別的限 定。在其他實施射，亦可例如為：先形成第— 303b ’第二切裂標記309是相隔第—切裂標記3〇% ;定 距離而形成，第三切裂標記3llc是相隔第二切裂標記= -特定距離而形成，第四切裂標記迎形成於第一 記303b與第二切裂標記309之間，而第五 ^ 形成於第二切裂標記309與第三切裂標記3Ue 排列順序未緣示於圖式中）。當然，在每-次的 所形成的《標記的卿可舰實際需求_执 計，且熟知本賴的雜W射錄上 教= 的方法而能據以實施。 別^所敎不 此外，在本實施例中’於 a 時，皆是讀示出-個㈣棹1 =、圖案化步驟 双知记來說明。然而，太癸 不對這些切裂標記的數量做特別的限定，其可視 需要做調整。亦即是，在進行每—次的 標記的數量亦可不相同。的圖案化^驟所形成的切裂 15 0710128ITW 25496twf.doc/n 另一方面，由於在進行每—次 同時於切裂標記區軸切裂標記化步驟時’皆會 , m “ 而這些切裂標記為緊密 地排列如了目此母-次關魏步 亦可作為母-個膜層與膜層之間 = 層間對準的準確率。 铩。己之用，以k冋 綜上所述，本發明是利用在薄膜 配置多個以形狀或/及顏色搭配的切二匕:二 號?比較出實際切裂位置與預切#二 偏移程度，進而可對切裂製程做精確 ^ 良率。而且，由於样明是㈣整，以提高製程 明疋在溥胰電晶體陣列基板的剪 at 標5己’因此a作方法簡易，且可節省製程成本。此外 發明的切裂標記還可進—步作為層與層之間對 如此可提高層間對準的準確率。 ， 雖然本發明已以較佳實施例揭露如上，然其 限定本發明’任何熟習此技藝者，在不脫離本發 和範圍内，當可作些許之更動與潤飾，因此本發明^ 範圍當視後附之申請專利範圍所界定者為準。 ，'° 【圖式簡單說明] 圖1為板據本發明的一實施例所繪示的薄膜 列基板的上視示意圖。 、日日體陣 —圖2八，、2(：、20為根據本發明的多個實施 示的切裂標記的示意圖。 曰 圖3A至圖3J為根據本發明之實施例所繪示的一種薄 1380081 07101281TW 25496twf.doc/n 膜電晶體陣列基板的製作流程剖面示意圖。 【主要元件符號說明】 100 :薄膜電晶體陣列基板 116 :晝素結構 118 :薄膜電晶體 130 :掃描配線 132 :共用配線 134 :資料配線. 110、300 :基板 112、301a :元件區 114、301b :切裂標記區 302 :第一導電層 124、303a :閘極 303b :第一切裂標記 304 :介電層 306 :半導體材料層 306a :通道層 306b :半導體層 308 :歐姆接觸材料層 308a、308b :歐姆接觸層 309 :第二切裂標記 310 :第二導電層 126、311a :源極 128、311b :汲極 17 1380081 0710128ITW 25496twf.doc/n 311c :第三切裂標記 312、313a :保護層 313b :第四切裂標記 122、314 :接滷窗開口 316 :透明導電材料層 120、317a :晝素電極 317b :第五切裂標記 136、320 :預切裂位置 Ml〜Μη :切裂標記

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Claims (1)

101-6-14 十、申請專利範圍： 卜,年1州 ^一種薄膜電晶體陣列基板，包括·· 二基极，該基板具有—元件區與—㈣標記區； 包括:薄以構’於該元件區卜每-晝素結構 一保護層；\= 電極以及覆蓋該薄膜電晶體的 hi裂標記’配置於該切裂標記區中，該些切裂 切裂方向緊密地排列成行，且該些切裂標 1磁；—預切裂位置的兩側，其中該些切裂標記是由至^ 的顏色、至少兩種以上的形狀、至少一種顏色與 夕1形狀搭配組合或是上述兩者搭配組合而成， 1 α中在邊薄膜電晶體的一閘極、一半導體層、—源 沒極的圖案化製程、在該保護層的圖案化製程及在 電極的圖案化製程中’同時形成該些切裂標記，且 使相鄰的該㈣裂標記彼此相連。 =如申明專利範圍第i項所述之薄膜電晶體陣列基 ，/、中該些切裂標記的形狀為完全相同的形狀，但顏 不完全相同。 板 =如申請專纖圍第1項所述之薄膜電晶體陣列基 /、中該些切裂標記的形狀為完全不同的形狀。 板 狀 .如申，專利範圍第1項所述之薄膜電晶體陣列基 其中該些切裂標記的形狀為部分相同、部分不同的形 5.如申凊專利範圍第1項所述之薄膜電晶體陣列基 19 101-6-14 該些切裂標記與該預切裂位置的距離為-固 板，其中该些切裂標記是依標記的材質/基 板r中u專利範圍第1項所述之薄膜電1 體陣基 航⑽料料_列: 杯盆Φ-Γβ:ι&圍第1項所述之薄膜電晶體陣列基 材質相ιί 些切裂標記與該薄膜電晶體的閘極的 9·^請翻範圍第i項所述之_電晶體陣列基 層的材的該些㈣標記與該薄膜電晶體的半導趙 ι〇·如申請專利範圍第1項所述之薄膜電晶體陣列基 板’其中—部份的該些切裂標記與該薄膜電晶體的源極ς 沒極的材質相同。 ’、 η.如申請專利範圍第1項所述之薄膜電晶體陣列基 板’其巾-雜的該些城標記無倾層的材質相同1 12.如申吻專利範圍第1項所述之薄膜電晶體陣列基 板H部份的該些切裂標記與該晝素電極的材質相 同。 、 H一種薄膜電晶體陣列基板的製造方法，包括： fc供一基板’該基板具有一元件區與一切裂標記區； 在該基板上形成一第一導電層； 圖案化該第一導電層，以於該元件區的該基板上形成 1380081 101-6-14 裂該切裂標記區的該基板上形成至 覆蓋該娜Ϊ與層、—半導體材料層，以 介電每-該糾極上方的該 電層上形成至少-=“:時於該切裂標記區的該介 在該基板上形成一第二導電層； '祕=案化該第二導電層’以於每—該些閘極上方形成- ’以及㈣於該㈣標記㈣該介電層上形 成至少一第三切裂標記； t 在該基板上形成一保護層； 案ΐϊΐ護層，以於該元件區形成曝露出每一該此 =極的:接觸窗開口，以及同時於該切裂標記區的該介電 層上形成至少一第四切裂標記； 在該基板上形成一透明導電材料層；以及 圖案化該透明導電材料層，以形成多數個晝素電極， 每-晝素電極經由該接觸窗開σ與對應的該錄電性連 接’以及同時於該切裂標記區的齡電層上至 五切裂標記， . 、其中該些切裂標記為沿垂直預切裂方向緊密地排列 成行，且該些切裂標記形成於一預切裂位置的兩侧。 14.如申請專利範圍帛13項所述之薄膜電晶體陣列基 板的製造方法，其中該些切裂標記的形狀為完全相同的形 21 1380081 101-6-14 狀，但顏色不完全相同。 15. 如申請專利範圍第13項所述之薄膜電晶體陣列基 板的製造方法，其中該些切裂標記的形狀為完全不同的形 狀。 16. 如申請專利範圍第13項所述之薄膜電晶體陣列基 板的製造方法，其中該些切裂標記的形狀為部分相同、部 分不同的形狀。 17. 如申請專利範圍第13項所述之薄膜電晶體陣列基 板的製造方法，其中每一該些切裂標記與該預切裂位置的 距離為一固定值的倍數。 18. 如申請專利範圍第13項所述之薄膜電晶體陣列基 板的製造方法，其中該些切裂標記是依標記的材質不同來 交錯排列。 19. 如申請專利範圍第13項所述之薄膜電晶體陣列基 板的製造方法，其中該些切裂標記是依標記的形狀不同來 交錯排列。 22