TWI380040B - Semiconductor integrated circuit - Google Patents

Description

九、發明說明： t發明所屬之技術領域】 本發明係有關-種具備有使測試 功能之半導體積體電路。. 【先前技術】 s G般而言’在大型積體電路（以下’稱為LSI(Large Γ grated circuit))的出貨時係進行利用⑶測試哭 可此地在構成LSI的複數個邏輯電路中找出許多的 處。 * . /然而，隨著LSI的大型化，若欲對全部的邏輯電路進 仃測式，則測試向量（test vector)與測試時間將會增大。因 =’ =了解決此問題，而有所謂的可测性設計（DesignF〇r

Testability)。 可測性設計係為在LSI設計階段確定LSI的測試方針 >=測試電路組人至LSI中的設計手法。作為是否能夠容 、订LSI的測試的基本指標，係有可觀測性⑽隨咖办) 控制性（e_rGUability)之概念。「可觀測性佳」電路係 ..、曰=對電路内的某節點（n〇de) ’能夠容易地從外部觀.測其 ^輯值之電路’ ’而所謂「可控制.性佳」電路·容易藉由. '自卜。卩的Ϊ訊輸入來設定電路内的某節點的邏輯值之電 路。電路的可觀測性與可控制性愈佳，愈能容易製作有效 ^測式模型，結果，亦能提升構成LSI的4輯電路的故障 仏測率。能提高上述的可觀測性與可控制性的電路中，有 320532 5 —種掃描測試電路。 掃描測試電路係指以對 正反、 十應LSI内的各邏輯電路來配置 夂态（flip-flop)之電路，苴徊 (chain)狀來形成移位暫’ S連接成鏈 至久m〜 存（glSter)’進行將被取進 ^正反㈣賢料依序予以移位的移位動作、 輯電路的輸出取進至各正反器的擷取（capt㈣)動作。、.i 測二賦初的移位動作，將各正反器的資訊作為 電路的路，接著藉㈣取動作將各邏輯 的輸取進·至各正反器。接著，藉 動作，以時間序列的方腎位 ....^, 從取後段的正反器取得被取進至 β $的各邏輯電路的輸出資訊。接著，將以上方式取. I的各邏輯電路的輸出資料與其期待值進行比較，藉1而 = 電路的好壞判定。另外，關於掃描測試電路有 如3己載於專利文獻1者。. 有 專利文獻1:日本特開2001_59856號公報 【發明内容】 (發.明所欲解決之課題） 路中而== 荅載有數位電路與類比電路的半導體積體電 也、、且入有上边的掃描測試電路。鈇 測試時，移位暫在哭沾Α …、.在進仃掃插 許動作頻率多比類比電路的容’ 正反哭^ ^ 此，在進行择描測試時，一旦高頻率的 朴號傳播至類比電路’會超過類比電路的容 (解決課題的=) 導致類比電路遭受破壞的危險性。 320532 6 本發明的半導體積體電路 個正反器，對肩於m 1 f 電;複數 在播〜士 電路而設置；複數個選擇哭， 暫存複數個正反器連接成鏈狀而形成;“ =知弟2電路’具有比掃描測試時的前述移位 、二作頻率低的容許動作頻率；以及閘電路，接受： .二=輸出信號之輸入’且以在通'常動作時使前述正 二、、”出仏唬能傳播至前述第2電路，而在掃描 反器的輸出信號不能傳播至前述第2電路之方式 (發明約效臬） 反哭發明的半導體積體電路，在婦描測試時係使正 如:類比電路Λ不Γ傳播至容許動作㈣^ 遭受=)，因此’能防止該種容許動作頻率低的電路 •【實施方式】 匕二：二t對本發明實施形態的半導體積體電路，-邊. 行說明。第1圖係顯示半導體積體電路的 導數位電路ig與類比電路2g係設置在相同的半 ^日 數位電路10中，設置有第1正反器阳 第6。,反器咖共6個，並對應於各個正反器設置有第 選擇益（Selector)SEU至第6選擇器SEL6。 ^ i正反器FF1至第祕係為D型正反器（延遲正反. 益電路），且從⑽輸人料江⑽輸人㈣脈㈣係共 问地輸入至各正反器的時脈端子。藉此，帛1正反器FF1 320532 7 丄 料第係構成為相應於時脈CLK❾上昇而取進資 枓，並相應於下—個拄 汁向取進貝 輸出。在實Μ柯〆 上昇^將取㈣資料予以 ||，例如,+ ，+導積體電路中係設置有更多的正反 .盗，例如在電晶體個數為2萬個 反 路中三正反器的個數為300個至500個。-積體電 子0:丄::：SEL1至第6選擇器SEL6係具備有輸入端 子ENBlH/ ’且相應於輪入至掃描致能信:號輸入端 p、致能(scan enable)信號來控制選擇狀態。 :係構成為當掃描致能信號為「i」時選擇輸入端子 ’“描致能信號為「〇」時選擇輪入端子〇。 此外’組合邏輯電路14係為成為掃描測試的對象之電 構成為含有AND電路、NAND電路、反相器⑽ 電路等。 ·. ....

以下針對各正反·器、各選擇器、組合邏輯電路H 的連接關係進行說明。於第i選擇器SEL1的輸入端子〇 連接有第1輸入端手.IN1，.於輸入端子」係連接有輸入

:掃描測試信號的輸入端子SCANIN。並且，第！選擇器SEU :的輸出信號係輸入至第i正反器FF1。第i正反器ffi的 輪出信號係施加至組合邏輯電路14與第2選擇器sEL2的 輸入端子1。 此外，於第2選擇器SEL2的輸入端子〇係連接有第2 輸入端子IN2 ,第2選擇器SEL2的輸出信號係輸入至第2 正反器FF2。第2正反器FF2的輸出信號係施加至组合邏 輯電路14與第3選擇器SEL3的輪入端子1。 320532 8 1380040 此外，同樣地，於第3選擇H SEL3的輸入端子〇係 -連接有第3輸入端子IN3，第3選擇器SEL3的輸出信號 '係輸入至第3正反器FF3。第3正反器m的輸出信號： 施加至組合邏輯電路14與第4選擇器SEL的輸入端子1 • ‘ 、此外4選擇器SEL4的輸入端子〇係施加有組 • ^邏輯電路14的第1輸出信號，第4選擇器SEL4的輸出 ^號係輸入至第4正反器FF4。第4正反器FF4的輪出信 號係施加至第5選擇器SEL5的輸人端子丨，並且還輸入^ 第1 AND電路11 (本發明的間(gate)電路的一例）。 此外’於第5選擇器SEL5的輸入端子.〇係施加有组 合邏輯電路14的第2輸出信號，第5選擇器如的輪出 ，號係輸入至第5正反器FF5。第5正反器卯5的 =係施加至第6選擇器SEL6的輸人端子1，並且還輸入至 2AND電路12(本發明的閘電路的一例）。 人、rH’於第6選擇器SEL6的輸入端子0係施加有组 :讀電路14的第3輪出信號，第6選擇器SEL6的輸出 係輸人至第6正反器FF6。第6正反㈣㈣輸^ 描信號輸出端子SCAN_輸出，並且還輸入^ 第and電路n(本發明的閑電路的一例）。 於第1AND電路U與第2AND電路12輪 13信：的反相信號，於0 R電路13係輪入掃描測:模 態卢式信號係表示掃描測試的有效/無效狀 :描即:掃Γ.試模式信號為「]」時表示 亦即表不在進行掃描測試，當掃描測試 320532 9 1380040 •，式信號為「G」時表示掃_試為無效，亦即 卜 進订掃描測試（半導體積體電路在進 、、並非在 第IAND電路u的铨中於 承動作）。 2卜第·電路J號係輸入至第1類比電路 且構成為，第1:電至第3類比電路23。並 輸出，第===信號係從第1輸出端子 子_輸出，第號係從第2輸出端 •端子咖輸出。第!.至第3 ::出信號係從第3輪出. 率係作成比數位電路10(包括由第〗正反器的:許動 第：:測試模式信號為「]」時，第⑽^二

電路130的二11的輸出信號係固定為Low(低)位準，〇R M 、&出號係固定為(高）位準。因此，在進.. 仃掃描測試時，第4正至 ^ 口此在進 信號並不會.傳插m 弟6正反器FF6的輸出 咖的幹出^ 時，第4正反器例至第6正反器 ' ^輸出㈣則會傳播至第i至第3類比電路21至23/ 進行說ί: 半導體積體電路的動作，參照第2圖 現在第丨巴中/頁不第iand電路u的輸出信號（出 數位電路信號）°在此’就—例而言’設定 第3類比電路2Γ 頻率為1〇MHZ以上，設定第1至 在、/ 至23的容許動作頻率為100kHz。 進行通常動作時，係將掃描測試模式信號設定為 320532 10 1380040 「〇」、將掃描致能信號設定為「〇」。如此一來，由於第j 至第6選擇器SEL1至SEL6係選擇輸入端子〇，因此，例 如’輸入至第1輸入端子IN1的輸入信號係通過第！選擇 态SEL1而被取進至第1正反器。 接著第1正反器FF1的輸出信號係輸入至组合邏輯 電路.14。在組合邏輯電路14根據該輸人的信號進行邏輯 演算，而屬於演算結果的輸出信號係通過第4選 而被取進至第4正反器FF4。接著，第4正及„ 使有弟4正反态FF4的輸 出信號係通過第1AND電路而輸入至第！類比電路21。 H第5/反器阳的輸出信號係通過第Μ助電路

而輸入至第2類比電路22，第6正及51 A 轳在、s而 ..弟6正反杰FF6的輸出信 #u係通過OR電路而輸入至 數位電路Π),將第1AND電路= 出時’藉由 雷踗电塔11的輪出化號與第2AND 電路12的輪出信號與〇R路 100KH7 L7 -ΤΓ 给13的輪出仏唬控制在 ΗΖ μ下而輪出.，因此，類比電路 電路21至23)係正常動作。 （弟.至弟3類比 為 f著’在進行掃㈣試時’將掃描測簡式^讯定 1」、將掃描測試致能信 為 。儿。又疋 1至第6選摆哭ς^τι 疋為〗」。如此一來，第 t擇益SEL1至SEL6係選擇輸入媳早〗m 第1至第6立只， 疋伴叛入化子1，因此， 以 移位暫存器。:==6^接成鍵狀而形成6段的 信號係與時脈CLK同步;^由二:輸入的婦描測試 後從掃插信號輪出端子SCA_；T n而轉送，而於最 10MHz的高頻率進行。 翰出。該移位動作係 320532 11 1380040 因此’-旦使第4至第6正反器 第1至第3類比電路…，會超 路21至23的容許動作頻率(容許輸入頻率)，而有 導致第I至第3類比雷故s 千）而有 此，依據本發明.，設置有第AND，破壞的危險性。因 ,,^ 置有苐1AND電路11、第2AND雷踗 .路13，在進行掃描測試時係固定這此電路 出信號，因此能防止第疋、二電路的輸 壞。 * 1至弟3類比電路21至23遭受破 擇哭=^將掃描致能信號W「G」，第1至第6選 擇-seu至SEL6係選擇輪入端子〇，因此 6. 正反器FF1至FF6係從位 “ 反器。並且，第暫存㈣復成為—個—個的正 弟至弟6正反器FF4至JFF6择將屬认4日4占 掃描測試錢騎演算得 纟 Μ : 乂虞 至第？：’當將掃描致能信號再次敦定為、」時，第1 1至第6HF^FF6係形成移位暫存器，將取進至第 列的方F1至FF6的資料進行轉送’而以時間序 行該移二==:::cruT•，於在進 弟AND電路u、第2AND電路 第3心發 的輪出信號予以固定，因此能防止第1至-弟3類比電路21至 信號輸出端子SCANm叉破壞。接者，藉由比較從掃描 合邏輯電路14 Μ τ輸出的資料與期待值，而進行組 科冤路14的好壞判定。 類比電路2至23之例係為轉換輸入信號的 320532 12 1380040 ，準之位準移位（level shift)電路。於第3圖顯示構成前述 第1類比電路21的位準移位電路的構成。於接地的1^通 道型MOS電晶體T1的閘極施加有輸入電壓Vin，於接地 的N通道型MOS電晶體T2的閘極施加有藉由反相器INV 反，該輸入電遷Vin而得的電壓。在此，輸入電壓心係 與第1AND電路η、第2AND電路12、〇R電路的輸 出信號的電壓相對應。 曰此外，設置有閘極與汲極交叉連接的p通道型m〇s 電曰曰體13、T.4，並於該些的源極施加有電源電壓Vcc(s v)。 T3與T!係串連連接，T4與T2係串連.連接。並且，從η 的汲極取出有輸出端子。UT1。依據此位準移位電路，能 夠將輸人信朗位準〇至3¥轉換為0至5v，而其容許動 作頻率為1〇〇KHz左右。當輸入電壓Vin的變化超過容許 動作頻率’貫通電流係從電源電壓Vcc往接地方向流通於 或者T4、T2，而有破壞電晶體的危險性。 处^外’不用說本發明當然不受上述實施形態所限定， 能夠在不脫離e闻〜 •形態中係兴屮Ϊ楚曰行變更。.例如，雖然在實 _ ^ + 了第1至第3電路21至23作為本發明的「具

電：和：：存器的容許動作頻率低的容許動作頻率的第Q 動作頻率，:二於此，只要具有相對低的容許 為數位電路。這是因為此時亦會有遭a& 壞的危險性的緣故。 、 θ 此外，雖然舉出了第1ΑΝ 12、第3雷狄m 电崎u 乐ZAJNU電路 13作為本發明的「閘電路」之例，但不限定 32〇532 13 1380040 在進'行掃描測試時不會將正反器 =播至第2電路的方式進行㈣之電路，亦可為其^ 【圖式簡單說明】 成之I。1圖係顯示本發明實施形態的半導體積體電路的構 弟2圖係用以說明本發明實施形態的半導 的動作之波形圖。 谓體電路 第3圖係顯示位準移位電路的構成之圖。 【主要元件符號說明】 10 數位電路 第 1AND 12 第2AND電路 13 OR電路 14 組合邏輯電路 20 類比電路 21 至 23 第1至第3類比電路 FF1至FF6第〗至第6正反器 丨1NV 反相器 SEL1至SEL6第1至第6選擇器 T1 至 T4 Mos電晶體CLKIN 時脈輪入j ENBIN 掃描致能信號輸入端子 IN1至IN3第1至第.3輸入端子 OUT1 至 OUT3第1至第3輸出端子 SCANIN (掃描測試信號的）輸入端 子 SCANOUT掃描信號輸出端子 Yin 輸入電壓 320532 14

Claims (1)

1380040 第97131680號專利申請案 101年5月8曰修正替換頁 申請專利範園 1. 一種半導體積體電路，係具備： 第1電路； 複數個正反器，對應於前述第1電路而設置； 複數個選擇器’在掃描測試時使前述複數個正反器 連接成鏈狀而形成移位暫存器； f 2電路，具有比掃描測試時的前述移位暫存器的 谷許動作頻率低的容許動作頻率；以及 =路’接受前述正反器的輪出信號之輸入，且以 ί =作時使前述正反器的輸出信號能傳播至前述 二】掃描測試時使前述正反器的輸出信號不能 傳播至則述第2電路之方式進行控制。 2,=申請專職圍第丨項之半導體㈣電路 3 ^料麵㈣試時將其輸出錢定位; .申晴專利範圍第丨項之半㈣㈣電路 4.!;=係為數位電路，前述第2電路係為類比電路 :專她圍第2項之半導體積體電路，其中，前述 第1電路係為數位電路，前述第 5如由咬击J I乐Z屬路係為類比電路。 申明專利範圍第1至4項中任一 路，JL由-,.. 項之+導體積體電 八中，别述第2電路係為位準移位電路。 .路m圍第1至4項中任-項之半導體積體電 7 一中，削述第1電路係為組合邏輯電路。 .了請專利範圍第5項之半導體積體電路，其中， 第1電路係為組合邏輯電路。 320532修正本 15