TWI378521B - Mock wafer, system calibrated using mock wafer, and method for calibrating automated test equipment - Google Patents

Description

九、發明說明： 【韻^明所屬技彳标領域】 本發明係有關於模擬晶圓、利用模擬晶圓所校準的系 統及用於校準自動化測試設備之方法。 發明背景 在使用之前及使用後的定期，需要校準電子電路自動 化測試設備(ATE)，以確保在詮釋自ATE獲得的測試資料時 已將其彳5號路役中的製造變異、測試一受測試單元(DUT) 的環境條件、及其他因素列入考慮。 一般而言，校準係包含1)將ATE的一參考通路（譬如一 主時脈源）順序性連接至ATE的各其他通路，2)在各順序性 連接之後傳輸一測試信號，然後3)記錄各所傳輸測試信號 的一特徵（譬如記錄一信號延遲）。 傳統上’已經利用將ATE的參考通路順序性連接至ATE 的各其他通路之機械代理物(mechanical robots)或中繼矩陣 (relay matrices)來校準ATE。然而’這些解決方案通常很昂 貴且需要大量時間來完成校準。尚且’其通常在一可能不 同於生產測試環境之“校準環境”中進行校準。譬如，校準 環境通常不包括探針卡（亦即，設計用來在生產測試期間將 ATE連接至一特定DUT(或DUT組）之慣用介面）。 另一進行ATE校準之方式係經由一慣用製造的半導體 晶圓。慣用晶圓可包括較多或較少的主動電路（譬如切換式 矩陣），但在一簡單實施例中只包含複數個慣用晶粒，其各 :有，由-或多個電路跡線互連之一或多對的針腳。使用 ^用阳圓之-優點係在於其可以類似生產晶圓的方式安裝 至ATE，故能夠當作探針卡信號路徑來校準ate◊然而，慣 用製造的半導體晶圓通常亦很昂貴，且其使用壽命很短(譬 時Φ由於重覆探測的結果，使其晶粒塾磨耗，導致晶 粒墊喪失一致性及與ATE通路的不良連接性）。 【發^明内容】 發明概要 ^ —實施例中’一用以校準自動化測試設備之模擬晶圓 係包含-具有數個互連件區域之印刷電路板，其中各互連 件區域係包含經由—連接跡線麵合之—對模擬晶粒塾。 另Λ細*例中，一系統係包含自動化測試設備(ate)、 一模擬晶B1、及-校準程式。攝係包含—處理器、及一 耗合至ATE的複數個信號路徑之測試頭連接器〇模擬晶圓 係包含一具有數個互連件區域之印刷電路板(pcb)，其中各 互連件區域係包含經由一連接跡線耦合之一對模擬晶粒 塾。處理$所執行的校準程式係造成ATEi)相練測試頭連 接克來索引模擬晶圓，ii)將測試頭連接器的數個探針耦合 至模擬晶圓的數個模擬晶粒塾，iu)傳輸一測試信號於經由 —對模擬晶粒墊雜合的-對探針與模擬晶圓的連接跡線 之間，及1V)藉由記錄所傳輸測試信號之一特徵來校準ATE 之—或多個選定的信號路徑。 另一實施例中，一用於校準自動化測試設備(ATE)之方 去係包含將-模擬晶圓耦合至ATE。模擬晶圓係包含一具 有數個互連件區域之印刷電路板(PCB)，其中各互連件區域 包含經由一連接跡線輕合之一對模擬晶粒塾。模擬晶圓耗 合ATE之後’造成ATE i)相躲一測試頭連接器來索引模擬 晶圓，ii)將測試頭連接器的數個探針耗合至模擬晶圓的數 5個模擬晶粒墊’ iii)傳輸―測試信號於經由—對模擬晶粒塾 所輕合的-對探針與模擬晶圓的連接跡線之間，及叫藉由 記錄所傳輸測試信號之一特徵來校準ATE之一或多個選定 的信號路徑。 亦揭露其他實施例。 10 圖式簡單說明 本發明的示範性及目前較佳實施例係顯示於圖中，其 中： 第1圖顯示一示範性模擬晶圓的佈局； 第2圖顯不第1圖所示的模擬晶圓之示範性PCB層； 15 第3®顔7錄校準自動化職設備之示範性方法； 第4圖顯示一示範性生產晶圓； 第5圖顯示一示範性探針卡，其可對接至自動化測試設 備以探測第1及4圖所示的晶圓；及 第6圖顯示—可使用第1 ' 4及5圖所示的晶圓及探針卡 20之示範性自動化測試設備系統。

【實施方式J 實施例的詳細描述 在晶圓級接受測試期間，継使一半導體晶圓上的數 個晶粒（亦即電子電路）受到—系列測試來決定晶粒是否通 7 過而應被接受，或者其是否失敗而應剔退。如果一晶粒通 過，其可繼續前進而被切分、封裝及使用或銷售。 一般而言，晶圓係稠密地插佈有製造於其上之數個到 數百個晶粒。各個晶粒則可包含數個到數百個晶粒墊以供 電源、接地及/或ι/ο(輸入/輸出）連接用。結果，每個晶圓之 晶粒墊的密度可能高達數千個。範例中，第4圖顯示一其上 具有十六個晶粒(W1-W16)之相對較簡單的晶圓400，各晶 粒具有一組十六個晶粒墊(DP1-DP16)。 在接文測試期間’ ATE係實體地接觸晶圓4〇〇上的晶粒 墊。ATE時常配合有一連接器（譬如一探針卡)藉以作為一特 定DUT晶圓與ATE的較一般性（或可轉接性)1/〇針腳之間的 一介面。部分案例中，探針卡可能一次能夠接觸一晶圓的 所有晶粒m ’雖然繞可能設有可供騎晶圓測試 之數百到數千個信號路徑（或通路），ATE時常無法在一晶圓 的所有晶粒墊上同時地進行測試。結果，一探針卡通常將 l 3 〇又汁用來接觸一晶圓上之一次組的晶粒墊（諸如一特 疋組晶粒的所有晶粒墊）之一探針佈局（譬如微針頭或彈簧 針腳）。在次組的晶粒墊上進行數項測試之後，ATE隨後將 相對於晶圓來索引（移動）探針卡並往下碰觸於其一不同組 的曰曰粒墊上。部分案例中，索引 '往下碰觸及進行一系列 剩試之作用可能重覆數次。 範例中，第5圖顯示一相對較簡單的探針卡5〇〇。探針 卡5〇〇包含四組的十六個探針卩丨^^，其可讓探針卡索引 及往下碰觸於晶圓400上之不同次組的四個晶粒上(亦即用 1378521 於晶粒之平行測試）。-般而言，一探針卡的各探針將轉合 至一ate信號路徑或通路。因此’探針卡5〇〇的六十四個二 針將分別輛合至六十四個不同信號路徑。然而，ATE信號 路徑的數量未必永遠等同於ATE通路的數量。譬如在多 5工處理的案例中，多重的通路可耦合至一探針，或者多重 的探針可耦合至一通路，藉以生成比探針或通路數更多之 信號路徑。

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20 第6圖顯示一示範性ATE系統6〇〇。基於此討論用，已 經簡化ATE系統600的結構。ATE 600係包含一測試頭6〇5、 一探測器610、一測試頭支撐臂615、一纜線導管62〇、一控 制系統625 ' —臂操縱器630、及一臂制衡器635。導管62〇 係可包含用於攜載各種不同測試及控制信號於測試頭 605、探測器61〇、臂操縱器63〇及控制系統625之間之一或 多個繞線。 控制系統625可包含各種不同的組件，包括一或多個處 理器、記憶體、信號產生器、及信號分析器。一用於界定 以自動化方式來操作ATE的測試及控制資訊之測試程式係 可儲存在控制系統625的記憶體中且由其處理器予以執 行。利用此方式，可以極少或根本不需要使用者的投入來 完成晶圓測試。 操作中’臂操縱器630將測試頭605往上移動且移至一 側故使—探針卡500可耦合至測試頭605而一晶圓400可耦 合至探測器610。部分系統中，可提供一卡匣（未圖示）以自 動地裝載及卸載一系列的晶圓至/自ATE 600。裝載一晶圓 9 400之後，臂操縱器630、測試頭605及/或探測器610係移動 探針卡500或晶圓4〇〇以相對於探針卡500來索引（亦即對準) 晶圓400並往下碰觸於晶圓4〇〇的一組晶粒墊上。 一示範性ATE系統係為得自總部位於美國加州帕羅歐 轮之安捷倫科技公司（Agilent Technologies, Inc.)的4,608通 路 Versatest Series Model V5400。 在使用之前及使用後的定期，需要校準八丁^，以確保 在言全釋得自ATE的測試資料時已將其信號路徑中的製造變 異、測試一受測試單元(D U T)的環境條件、及其他因素列入 考慮。由於晶粒設計成在較高速度及較緊密公差下操作， 校準係變得益加重要。 第1圖顯不一包含十六個互連件區域M1-M16之示範性 模擬晶圓1G G的佈局’各互連件區域係具有十六個模擬晶粒 塾DP1-DP16。如圖所示，互連件區域可採取‘‘模擬晶粒，，的 形式。亦即，各互連件區域可包含仿傚—生產晶粒（譬如晶 粒W1 W16的者)上的晶粒塾數量及配置之晶粒塾數量及 配置。部分案财，-互連件區域可包含比__生產晶粒更 少之晶粒墊。然而，為了減輕對於-探針卡500的探針之損 害’各互連件區域較佳係應提供__金屬塾、接地層、或共 同平面以供_探針卡則的各探針往下簡於其上。 互連件區域或“模擬晶圓，，的命名係因為其並非正常運 作的生產晶圓。而是，各個互連件區域係包含經由一連接 跡線耗合之—對模擬晶粒墊。_合的晶粒触佳係具有 對應於-對生產晶教塾之間的關係之—關係。利用此方式 且如下文詳述，可湘將在生產測試中所實際使用的探針 卡來進仃ATE校準，故能夠就生產探針卡的範疇來校準 ATE。 部分案例中，一模擬晶圓上的各互連件區域係可包含 獨特一對之經連接的模擬晶粒墊。譬如，第丨圖顯示一包含 十六個獨特的模擬晶圓M1_M16之模擬晶圓1〇〇。範例中， 假疋bb粒墊DP8係對應於一連接至ATE 6〇〇的一參考通路 之探針卡探針。如此技藝所知，一參考通路係可提供一可 以相對方式供ate的所有通路依其校準之主時脈信號或類 似物。譬如，在AC校準期間，一時脈信號可傳輸於ATE的 參考通路及ATE的各其他通路之間。隨後可對於ATE的各通 路記錄一傳輸延遲，故可從生產測試期間得自一DUT之任 何定時延遲分解出ATE的固有延遲。 如果諸如該組P1的探針卡500等之一組探針卡探針被 順序性索引及往下碰觸於第1圖所示的十六個模擬晶粒各 者上，探針卡的各探針、及其所連接的ATE通路係可相對 於耦合至模擬晶粒墊DP8之ATE的一通路（譬如一參考通路） 受到校準。 第1圖中，模擬晶粒M8係代表參考晶粒墊DP8對於其本 身之一連接。此模擬晶粒因此可用來在ATE 600上進行短路 測試，或可予以消除，藉以降低模擬晶圓1〇〇上所需形成之 模擬晶粒數。部分案例中，亦可消除其他模擬晶粒。譬如， 可以消除也許可能將一生產晶粒的電源或接地塾耗合至一 參考墊之模擬晶粒。 ▲邛刀案例中，對應於一生產晶圓400上的接地墊之所有 模擬明粒塾係可互連及輕合至ate _的一地極。可譬如藉 由將棋擬晶粒_合至—探針卡谓的—接地探針或藉由 將核擬晶粒墊麵合至模擬晶圓100的-接地層來達成此作 5用利用一類似方式，對應於-生產晶圓400上的電源塾之 所有模擬晶粒墊係可互連(且可經由ATE 600叙合或未叙合 至电源）。類似標定的電源及接地墊在模擬晶圓1〇〇上是否 耦合在一起、或者經由對應的探針卡探針耦合至地極或電 源係可能依據利用模擬晶圓！ 〇 〇所進行之校準種類而定。譬 10如’特疋的校準程序可能需要一特定特徵阻抗來達成一精 確的結果，在該例中，搞合至共同標定的墊之所有信號路 # 二耦s在起A可能造成不正確的結果。應瞭解可能具有 任何數置的模擬晶圓及模擬晶粒组態，藉以讓部分模擬晶 圓上的接地及電源路徑受到耦合，同時其他模擬晶圓上的 15接地及電源路徑則未耦合。 模擬晶圓100較佳利用印刷電路板(PCB)技術構成。因 此，模擬晶圓100並非半導體晶圓，而是一PCB晶圓。第2 圖顯示模擬晶圓100的一示範性二層構造。亦即，第2圖所 不的模擬晶圓100包含由一介電層21〇所分離之兩金屬層 20 2〇〇、205。模擬晶粒墊及連接電路跡線係可形成於上金屬 層200中，而下金屬層2〇5可對於模擬晶圓1〇〇提供額外剛性 且可能提供一接地層。 一貫施例中，介電層210可包含具有10密耳(〇 〇1吋)厚 度之FR-4材料（亦即阻焰性玻璃纖維4卜需要一具有— FR4 12 1378521 介電層的二層PCB之理由係在於其可容易形成為匹配一生 產晶圓400的平坦度及厚度。然而，其他材料對於介電層2】〇 亦為適合。 範例中，兩金屬層200、205可包含0.5盎司或0.65密耳 5 (0.00065吋)厚的銅。部分實施例中，選擇性鍍覆物215可施 加至墊（譬如墊220)及模擬晶圓100的跡線225。譬如，塾220

10 及跡線225可鍍有200微米（0.0002吋）的鎳及5〇微米（0.00005 吋）的硬金（譬如99.7%金及0.3%鈷的混合物或者，可以取 代或額外方式來施加其他的鍍覆厚度及材料。鍍覆係提供 可承受數千次探針卡往下碰觸而不故障之增高硬度。較佳 係就整體模擬晶圓的厚度之範_來考量鍍覆厚度。利用此 方式’一PCB上之模擬晶粒墊的高度係可大致匹配於一生 產晶圓400上之生產晶粒墊的高度。 15

20 部分實施例中，第二金屬層205可包含一提供良好接地 層之高度傳導性金屬（譬如銅），而介電層210的厚度可控制 為對於第一金屬層200中所形成的所有金屬化提供一均勻 的特徵阻抗(譬如50歐姆）。然而，部分實施例中，第二金屬 層205可為一不良導體，或可由一非導體加以取代。亦即， 部分案例中’層205可能未對於模擬晶圓1〇〇提供一接地 層’而只對於模擬晶圓100提供平面性及剛性。事實上，依 據一模擬晶圓100的尺寸及所需要的操作而定，一模擬晶圓 100的部分實施例可能甚至不需要層205。 模擬晶圓100的部分實施例係可包含不只兩金屬層 200、205及/或金層層之間的互連性（譬如導孔）。然而，在 13 1378521 金屬層之間使用額外的金屬層及導孔係會使得一模擬晶圓 的平坦度及厚度更難以控制，因此與―模擬晶圓仿傲_ 對應的生產晶圓之能力產生干擾。 如前述，可能對於第-金屬層中的金屬化需要-均 5勻的特徵阻抗。譬如，為了維持_5〇歐姆阻抗模擬晶圓 100係可包含-與1G密度寬度的第—金屬層跡線合併之1〇 密耳介電層210。

β刀實施例中，互連件區域可設有不只一對的互連模 擬曰Β粒墊，特別是在ΑΤΕ的各通路相對於各其他通路校準 (而非八k準於-參考通路)之案例中尤然。模擬晶圓的互連 件區域亦可互連不只兩個模擬晶粒塾。然而，這時常將導 致特徵阻抗的損失、及不良的信號反射(但增加或減小介電 層210厚度、或提供—穩定的接地層2Q5將可減輕這些效 應）。 — 邻刀貫施例中，模擬晶圓1〇〇可包含複數個具獨特構造 的模擬晶粒，但其他實施例中，模擬晶圓10 0可能只包含單 一模擬晶粒、複數個相同的模擬晶粒、或獨特及複製的模 擬晶粒之各種不同組合。譬如，相同的模擬晶粒組態可重 2覆於一杈擬晶圓上以形成一圖案或矩陣的模擬晶粒，其各 八有相同組態，以能夠使一探針卡500往下碰觸一次藉以平 行地校準其探針組ρι·ρ4之連接的信號路徑。其他模擬晶圓 係可包含圖案或矩陣之其他具獨特構造的模擬晶粒來連接 其他探針/信號路徑以供單一往下碰觸期間的平行校準之 用。雖然排列各具有相同組態之模擬晶粒圖案（具重覆性構 14 造的模擬晶粒圖案）可能導致較少的索引及往下碰觸步 驟，其亦會導致需要額外的模擬晶圓。可依據-組特定的 外在環境以不同方式來解決此取捨關係。 在互連件區域未提供—組完整的模擬晶粒塾之案例 中可月b増加-核擬晶圓100上之互連的模擬晶粒塾之密 度。然而，各互連件區域較佳係包含一組完整的模擬晶粒 墊藉以此夠使—模擬晶圓更緊密地複製ATE測試-生產 晶圓400之條件。各模擬晶粒塾較佳亦鑛覆有—貴金屬以減 輕對於一探針卡的探針之污染及/或傷害。 1〇 部分實施例中’可能需要不只—個模擬晶圓來達成校 準。譬如，當晶粒具有512個針腳（晶粒墊）時，只有其中256 個配合在一晶圓上，且每個模擬晶粒只作一連接，隨後將 需要在各模擬晶圓上兩個具有256個模擬晶粒的模擬晶圓 來提供512個連接以測試耦合至一探針卡探針之各信號路 15徑。並且，探測器活動性限制、及模擬晶粒在一模擬晶圓 上之放置係可能造成需要不只一個模擬晶圓。如果提供的 話，一或多個模擬晶圓可裝載至一 ATE卡匣（未圖示）内以自 動裝載及卸載。 一用於校準ATE 600之示範性方法300係顯示於第3圖 20中。方法3〇〇首先係將一模擬晶圓100耦合302至ATE 600。 範例中，模擬晶圓100可包含一具有數個互連件區域之 PCB ’各互連件區域係包含經由一連接跡線耦合之一對模 擬晶粒墊。 方法300接著係造成304 ATE 600 1)相對於一測試頭連 15 接»(言如-探針卡5GG)來索引306模擬晶圓1〇〇，2)將測試 頭連接$500的數個探針耗合⑽至模擬晶圓的數個模擬晶 粒墊，3)傳輸31G-測試信號於經由__對模擬晶粒独合之 -對探針與模擬晶圓連接跡線之間，及4)藉由記錄所 傳輸的測試信號之一特徵來校準312八1^的一或多個選定 信號路徑。範例中，戶斤記錄的信號特徵可為一傳輸延遲。 依據ATE 600的組態而定，可藉由移動測試頭6〇5、探 測器610、或兩者來進行模擬晶圓1〇〇與測試頭連接器5〇〇之 間的索引。 部分案例中，方法300接著可能係為決定314是否已經 杈準所有的信號路徑，且如果尚未校準部分信號路徑，可 以模擬晶圓1〇〇及測試頭連接器5〇〇之一不同索引作用來重 覆作用306-310。 部分實施例中，可藉由一譬如儲存在ATE 6〇〇的控制系 統625的一記憶體中之校準程式來實行方法300。 根據一示範性校準程序，一校準程式首先可能造成探 針組P4(第5圖）往下碰觸於模擬晶粒mi上。傳輸一測試信號 及進行一校準之後，校準程式隨後可能造成模擬晶圓丨〇 〇及 探針卡500之一重新索引作用，故使探針組P3及p4往下碰觸 於模擬晶粒Ml及M2上。傳輸一測試信號及進行一校準之 後’該校準可以額外的次數來重新索引模擬晶圓1〇〇及探針 卡500，故使探針組P3及P4索引模擬晶圓1〇〇的第一列中之 所有模擬晶粒。隨後，模擬晶圓1〇〇及探針卡5〇〇可被索弓丨 以使探針組P2及P4索引模擬晶粒Ml及M5。繼續此重新索 ^/«521 ^/«521

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20 引作用，直到各探針組ρι ρ4已經索引各模擬晶粒 M1-M16、且已經相對於探針組及模擬晶粒的各組合獲取一 校準讀數為止。 任何校準程序期間之精確的索引及往下碰觸數將依據 一特定的探針卡500及模擬晶圓1〇〇之設計（包括其尺寸及 探針或晶粒墊的數量）、以及一校準程式的本質而定。為了 盡里降低經由一探針卡5〇〇來校準所有信號路徑所需要的 下碰觸數，一模擬晶圓係可能包含模擬晶粒重覆（亦即單 曰曰圓上之兩或更多個相同的模擬晶粒）。亦可利用不只一 個模擬晶圓（其中各模擬晶圓上具有不同類型或圖案的互 連件區域)來校準一探針卡500。 可利用上述方法來進行多種不同的ATE及探針卡校 準。譬如，一AC定時（亦即路徑延遲或延遲均衡(deskew)) 校準係可將一時脈或其他信號射過一參考通路，然後由於 通路經由往下碰觸於一模擬晶圓的不同晶粒上被耦合至參 考通路而經由數個其他ATE通路的各者來偵測時脈信號。 部分實施例中，各信號路徑係相對於供各模擬晶粒用 之一參考路徑加以延遲均衡。延遲均衡測試結果係相對於 參考值而非絕對值而言。利用一相對延遲相對於參考信號 路徑來校準各信號路徑。對於一模擬晶粒之該組相對延遲 係可對於最短的相對延遲加以正規化（亦即，相對延遲係變 成相對於最短的相對延遲）。部分實施例中，可根據不同的 連接跡線長度（亦即，當連接不同對的模擬晶粒墊之跡線長 度不同時)來調整相對延遲資料。 17 1378521 5

10 利用此處所揭露的模擬晶圓及伴隨 設計探針卡料需要參考校準，藉㈣免對於=^二十 之額外探針與複雜度以及較高精確度的製造。十卡^十 期間所使用的相同探針卡可在生產測試期:使二且並:準 可令模擬晶®承受許多次接觸1有時切耗之前可探測 數千次。尚且’基於PCB技術賴擬㈣通常係比慣用半 導體晶圓更便宜數個數量級，且軌半料㈣更為对 久。尚且，基於PCB技術的模擬晶圓可容易地匹配於一晶 圓的機械尺寸（譬如厚度及平坦度），_是在pcB只由兩金 屬層構成之案例中尤然。 利用上述的方法及裝備，ATE校準可時常以比慣用半 導體晶圓所可能麵i社但仍右相㈣ 度及精確度_。 __----~~—- 以 【圖式簡單說明3 15

20 第1圖顯示一示範性模擬晶圓的佈局； 第2圖顯示第1圖所示的模擬晶圓之示範性peg層； 第3圖顯示一用於校準自動化測試設備之示範性方法； 第4圖顯示一示範性生產晶圓； 第5圖顯示一示範性探針卡，其可對接至自動化測試設 備以探測第1及4圖所示的晶圓；及 第6圖顯示一可使用第i、4及5圖所示的晶圓及探針卡 之示範性自動化測試設備系統。 18 1378521

【主要元件符號說明】 100···模擬晶圓 200…上金屬層 205…下金屬層 210···介電層 215···選擇性鍍覆物 220…塾 225…跡線 300···方法 302…步驟 306…步驟 308…步驟 310···步驟 312…步驟 314…步驟 400···生產晶圓 500…探針卡 600···系統 605…測試頭 610…探測器 615···測試頭支撐臂 620···纜線導管 625…控制系統 630…臂操縱器 635···臂制衡器 DP1-DP16···模擬晶粒墊 DUT···受測試單元 M1-M16…模擬晶粒，互連件區域 P1-P4…探針,探針組 W1-W16…晶粒 19

Claims (1)

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十、申請專利範圍：丨。丨叫·月'1¾修正本 1. 一種用於校準自動化測試設備之模擬晶圓，該模擬晶圓 ' 包含： 具有數個互連件區域之一印刷電路板，其中該等互 連件區域各包含經由一連接跡線耦合之一對模擬晶粒 墊，且其中該等模擬晶粒墊的每一對係組配來供該自動 化測5式a又備之探針降落於其上。 • 2·如申請專利範圍第1項之模擬晶圓，其中各對的該等模 擬晶粒墊係具有一關係，該關係對應於用於垂直校準自 動化測試設備之—生產晶圓的一對生產晶粒墊之間的 一配置之一關係。 3·如申請專利範圍第丨項之模擬晶圓，其中該印刷電路板 具有複數個該等互連件區域，該等互連件區域之每一者 各包含一獨特對之經連接模擬晶粒墊。 4.如申請專利範圍第3項之模擬晶圓，其中每一獨特對之 _ ㉘連接模擬晶粒具有—配置，該配置包含i)對應於-單 一生產晶 晶粒墊之一第一模擬晶粒墊，及⑴對應於一獨特 另一生產晶粒墊之一第二模擬晶粒墊。 5.如申請專利範圍第i項之模擬晶圓，其中各個互連件區 組晶粒墊呈相等數量之一組 域以與一生產晶粒上的一組晶; 模擬晶粒墊來形成一模擬晶粒。 6.如申請專利範圍第丨項之模擬晶圓，其中該印刷電路板 係在該等互連件區域上具有相等於一生產晶粒上的晶 粒墊數量減去該生產晶粒上的參考、接地及電源塾數量 20 1378521 101Λ251 第94117658號專利申請案申請說明書修正百 之數個晶粒墊。 7. 如申請專利範圍第1項之模擬晶圓，其中該印刷電路板 只包含由一介電層所分離之兩金屬層。 8. 如申請專利範圍第7項之模擬晶圓，其中選擇該等金屬 及介電層的厚度以對於該等金屬層的一者中所形成之 跡線提供五十歐姆(50Ω)阻抗。 9. 如申請專利範圍第8項之模擬晶圓，其中不具有輕合該 等兩金屬層之傳導路徑。 10. 如申請專利範圍第1項之模擬晶圓，其中該印刷電路板 上之該等模擬晶粒塾的1¾度係大致地匹配一生產晶圓 上之生產晶粒墊的高度。 11. 如申請專利範圍第1項之模擬晶圓，其中該等模擬晶粒 墊係鍍覆有鎳及硬金。 12. —種自動化測試系統，包含： 自動化測試設備(ATE)，其包含i)一處理器，及ii} 耦合至該ATE的複數個信號路徑之一測試頭連接器； 一模擬晶圓，其包含具有數個互連件區域之一印刷 電路板(PCB)，其中該等互連件區域各包含經由一連接 跡線耗合之-對模擬晶粒墊，且其中料模擬晶粒塾的 每一對係組配來供該自動化測試設備之探針降落於其 上；及 ' 由該處理ϋ執行之—校準程式，其造成該ate作下 述動作：i)相對於該測試頭連接器來索5丨該模擬晶圓， ii)將該測試頭連接器的數個探針耗合至該模擬晶圓的 21 =二對該等探針與該模擬晶圓的連接跡線之 該ate的-或多個選定的信號路徑。Μ來校準 13=;_項以統，〜頭連_

:=3第12項之线，其中該校準程式造成該 覆4引1合、測試信號傳輪及校準，·及 覆係與該等模擬晶圓及測，連接器之-不同 索引相關聯。 w 15.;=範圍第14項之系統’其中各該等對_晶 粒塾係包含定位為麵合至該ATE的—參考通路之一模 擬晶粒塾*。

16.如申請專利範圍第12項之系統，進-步包含數個額外的 模擬晶圓’該等額外的模擬晶圓之每—者各包含具有數 個互連件區域之—PCB，該等互連件區域係包含經由-，接跡線耦合的-對模擬晶粒墊；其中該等額外的模擬 日日圓之每一者各具有—與該等模擬晶圓的其他者之互 連件區域之圖案不同的互連件區域之圖案。 17· 一種用於校準自動化測試設備(ate)之方法，包含下列 步驟： 將一模擬晶_合至該ATE，該模擬晶圓包含具有 數個互連件區域之-印刷電路板(PCB)，其中該等互連 件區域各包含經由-連接跡線耦合之-對模擬晶粒 22 1378521 . 塾，且其中該等模擬晶粒塾的每-對係組配來供該自動 •. 化測試設備之探針降落於其上；及 祕該ATE作下鶴# :丨)相對於_測試頭連接器 來索引該類晶圓’ ϋ)將動m頭連接⑽數個探針輕 合至該模擬晶ai的數個觀晶粒塾，iH)傳輸-測試信號 於經由-對模擬晶粒墊_合的—對該轉針與該模 擬晶圓的連接跡線之間’及iv)藉由記錄該所傳輸的測試 Φ 信號之一特徵來校準該ATE之—或多個選定的信號路 徑。 18. 如申請專利範圍第17項之方法，其中該記錄所傳輸信號 的特徵係包含記錄該測試信號之一傳輸延遲。 19. 如申請專利範圍第17項之方法，進—步包含造成該ate 重覆β亥索引、測試〇號傳輸及校準；其中每次重覆係與 該等模擬晶圓及測試頭連接器之一不同索引相關聯。 23