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TWI363585B - Method for manufacturing a substrate having embedded component therein - Google Patents

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TWI363585B
TWI363585B TW097111985A TW97111985A TWI363585B TW I363585 B TWI363585 B TW I363585B TW 097111985 A TW097111985 A TW 097111985A TW 97111985 A TW97111985 A TW 97111985A TW I363585 B TWI363585 B TW I363585B
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manufacturing
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Yung Hui Wang
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Advanced Semiconductor Eng
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Priority to US12/142,853 priority patent/US8099865B2/en
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Description

1363585 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種電路板的製造方法，更特別有關於 一種具有内埋元件之電路板的製造方法，可藉由一減厚製 程而減少内埋元件之電極接點的厚度。 【先前技術】 習知電路板主要是由多層圖案化線路層（patterned circuit layer)以及介電層（dielectric layer)交替疊合所構 成。其中，圖案化線路層是由銅箔層（C〇pper f〇H)經過微影 與蝕刻製程定義形成，而介電層配置於圖案化線路層之 間，用以隔離兩相鄰之圖案化線路層。此外，相鄰之圖案 化線路層之間是透過貫穿介電層的導電通孔（gating through hole，PTH)或導電孔道（conductive via)而彼此電性 連接。最後，在電路板的表面配置各種電子元件（例如主 動元件或被動元件）’並藉由内部線路之電路設計而達到電 子訊號傳遞（electrical signal propagation)之目的。 然而，隨著市場對於電子產品應具有輕薄短小且攜帶方 便的需求’因此在目前的電子產品中’將原先焊锋於電路 板表面的電子元件設計為可埋設於電路板之内部的一内埋 元件，如此可以增加電路板表面之佈線面積，以達到電子 產品薄型化之目的。 第1至5圖顯示習知之一種具有内埋元件之電路板製造 方法的剖面示意圖。首先，參考第！圖，提供一核心層ιι〇, 其具有一第一介電層112、一第一圖案化線路層114及—第 .01302-TW/ASE2051 1363585 路132’ ，並藉由該導電通孔H2t性導通 ^ + 电丨王导逋該第一表層線路 ”弟_、層線路132，且藉由該些導電孔道v使得 該内埋元件E之兩電極接點E1分別與該第一表層線路 m及該第.二表層線路132’電性連接如此以完成具有 内埋兀件之電路板的製作流程。
C 然而，習知電紅板製程的内埋元件E必須經由該些導電 孔道V而電性連接至該第—表層線路122，與第二表層線 路132 &此降低該第一圖案化線路層與第二圖案 化線路層U6的佈線面積…降低該第一圖案化線路層 114與第二圖案化線路層116的伟線密度。另外，該内埋元 件E需透過該導電孔道v與第一表層線路122，與第二表 層線路132’電性連接，如此將會增加整個電路板的厚度， 而無法符合輕薄短小的產品設計要求。 ’ 申明日為2006年2月13日之台灣專利中請案號第 095104698號，其申請人與本案為同一申請人：曰月光半 c導體製造股份有限公司。此一專利申請案揭示一種内埋元 件之基板製程，其包含下列步驟。首先，提供一核心層2丨0， 其具有一介電層212、一第一圖案化線路層214及一第二 圖案化線路層216,該第一圖案化線路層214與第二圖案 化線路層216係分別位於該介電層212之上表面212a與下 表％ 212b。之後，形成一貫穿孔H3於該核心層21〇中。 接著，將該核心層210配置於一支撐板（圖未示）上，且將 一内埋元件E’置放於該貫穿孔H3中，其中該内埋元件E， 具有兩側邊2 12c、2 12d及至少一電極接點E丨，，該兩側邊 212C、212d係朝向該介電層212，且該電極接點E1，係位於 01302tTW/ASE2051 1363585 該内埋元件E，之側邊。再來’進行-灌膠製程，藉由黏著 劑A使^内埋元件E，固定於貫穿孔H3中。接下來，移除支 撐板。最後，藉由形成一金屬層L於該介電層212之該下 表面212b而電性連接該内埋元件E，之電極接點ei，與第二 圖案化線路@ 216，如第6圖所示。上述專财請案的内 埋元件E不須經由習知導電孔道而電性連接至表層線路， 如此可增加該第一圖案化線路層214與第二圖案化線路層 216的佈線面積，進而增加該第一圖案化線路層214與第 二圖案化線路層216的佈線密度。另外，該内埋元件&不 需透過導電孔道與表層線路電性連接，如此將不會增加整 個電路板的厚度，而可以符合輕薄短小的產品設計要求。 然而’上述專利申請案只揭示該内埋元件E,之電極接 點E1’係位於該内埋元件E’之側邊212c、212d (該侧邊係 朝向該介電層212)，而未揭示該内埋元件E，之電極接點E1, 係位於該内埋元件E，之上表面212a或下表面212b(該上表 面及下表面並非朝向該介電層212)。 〜 美國專利第7,033,862B2號’標題為“將半導體元件内 埋於載板之方法及其内埋結構（Meth〇d Embedding Semiconductor Element in Carrier and Embedded Structure Thereof )” ，其揭示一種將半導體元件内埋於載板之方 ，.法，包含下列步驟。首先，提供具有貫穿孔3〇1之載板31〇, 並將一輔助物3 11貼附於該載板3 1 〇之下側。將一半導體 元件312放置於該載板310之貫穿孔301中。然後，將一 媒介物31.3及黏膠314依序填入該貫穿孔301中，並藉 由該黏膠314將該半導體元件312穩固地定立於該載板310 01302-TW/ASE2051 之貫穿孔3〇1 _。最後，將該辅助物3ιι及媒介物3i3移 除，如此以形成具有半導體元件312内埋於载板31〇之結 構如第7圖所不，藉此排除先前技術封裝半導體元件時 所出現的缺點。然而，上述美國專利並未揭示將半導體元 件312(亦即内埋元件）之接㉟315 f性連接電路板之線路 - 層。 因此便有而要提供一種具有内埋元件之電路板的製造 C 方法’能夠解決前述的問題。 【發明内容】 本發明之一目的在於提供一種電路板的製造方法，可藉 由一減厚製程而減少内埋元件之電極接點的厚度，如此可 使圖案化線路層確實電性連接於該電極接點。 為達上述目的，本發明提供一種電路板的製造方法，包 含下列步驟：提供一核心層，其包含一第一介電層及第一 及第二金屬層，其中該第一介電層具有一上表面及一下表 L © ’且該第一及第二金屬層係分別位於該第一介電層之上 表面與下表面；將-第一貫穿孔形成於該核心層中；將該 2心層配置於一支標板上’且將一内埋元件置放於該第一 貝穿孔中’其令該第二金屬層接觸於該支撐板，.且該内埋 -兀件具有至少-電極接點，其接觸於該支撐板；藉由一灌 膠製程，將該内埋元件固定於該第一貫穿孔中；.移除該支 撐板；藉由-減厚製程，移除該核心層之第一及第二金屬 層，並減少該内.埋元件之電極接點的厚度；將第三及第四 金屬層分別形成於該第一介電層之上表面與下表面，其卡 01302-XW / ASE2051 9 . 1363585 ;;該笸？屬層係電性連接於該内埋元件之電極接點；以及 安Γ A第四金屬層圖案化而俵分別形成第-及第二圖 茶化線路層。 根據本發明之具有内埋元件之電路板的製造方法，該内 鈿： '之弘極接點係位於該内埋元件之表面(該表面並非 朝向該第一介雪思、#a _ 層）’該内埋元件不須經由習知導電孔道两 電性連接至該第—表層線路或第二表層線路，如此可增加
G Ο 該第-哥案化線路層與第二圖案化線路層的佈線面積，進 而增加該第-圖案化線路層與第二.圖案化線路層的佈線密 度。再者’該内埋元件不需透過導電孔道與卜表層線路 與第二表層線路電性連接’如此將不會增加整個電路板的 厚度’而可以符合輕薄短小的產品設計要求。 另外，本發明之具有内埋元件之電路板的製造方法可藉 由一減厚製程可減少該内埋元件之電極接點的厚度，如此 可將該電極接點之接觸表面自黏著劑中確實裸露出，亦即 可確實清除位在該電極接點之接觸表面上的殘餘黏著劑。 由於該電極接點之接觸表面自該黏，著劑中碟實裸露出，因 此該第四金屬層可確實電性連接於該電極接點之接觸表 面’亦即該第二圖案化線路層可確實電性連接於該電極接 點之接觸表面。 為了讓本發明之上述和其他目的、特徵、和優點能更明 顯，下文將配合所附圖示，作詳細說明如下β 【實施方式】 / * 參考第8.圖’其顯示本發明之第一實施例之具有内埋元 01302-TW/ASE2051 、10 1363585 件之電路板的製造方法。.I哲a 由參考第9圖，在步驟402中，提 供一核心層510，J：白冬一哲 人 ，、匕3 —弟一介電層512及第一及第二· 金屬層514、516’其中兮笛 * 甲落第一介電層512具有一上表面512a 及一下表面512b，該筐一 Λ X弟及弟二金屬層514、516係分別 * 位於該第一介電層519 + I· * 12之上表面5i2a與下表面512b。在 本貝施例中，該第·一及第二金屬層514、516的材質可為 銅’其厚度可等於或小於3微求（“)。 〇 參考第10圖’在步驟404中，將一第一貫穿孔511形 成於該核心層510 Φ。與 中舉例而言，可藉由機械鑽孔或雷射 成孔製程將一第-r貫空：?丨ςιι 頁穿孔511形成於該核心層510中。在 本實施例中，同時可蔣$ ^ J町」將至J 一第二貫穿孔513形成於該核 心層5 1 0中。 參考第11圖’在步驟406巾，將該核心層51〇配置於 一支撐板520上，且將一内埋元件53〇置放於該第一貫穿 孔511中。該第二金屬層516接觸於該支撐板52〇。該内 〇埋兀件530可為—主動元件或一被動元件。該内埋元件53〇 具有一表面532及至少一電極接點534，其中該電極接點' 534係位於該表面532上並接觸於該支撐板52〇(該表面 並非朝向該第一介電層512，亦即該表面532可朝向該支 •撐板520卜在本實施例中，該支撐板520可為玻璃或一聚 對苯二酸乙烯酯所製。在步騾4〇8中，藉由一灌膠製程， 將該内埋元件530固定於該第一貫穿孔511中。該灌膠製 程係將一黏著劑522填充於該内埋元件53〇與該第一貫穿 孔5 11之間隙中。 ， 01302-TW/ASE2051
II U63585 程將該第三 一及第二圖 542’、544’。舉例而言，可藉由微影及蝕刻製 及第四金屬層542、544圖案化而使分別形成第 案化線路層542’、544，。
C
C —一參气第16圖，在步驟41"，將一第一疊合層550與 第一2合層560分別配置於該第一圖案化線路層542,與 該第二圖案化線路層544,上’其中該第_疊合層“Ο包含 -第五金屬層552及-第二介電層554，該第二疊合層56〇 包含-第六金屬層562及一第三介電層564，且該第二介 電層554與該第三介電層564係分別朝向該第_圖案化線 路層542’與該第二圖案化線路層544，。 參考第17圖，在步驟420中，壓合該第一疊合層55〇、 該核心層510與該第二疊合層56〇。在步驟422中，將第 二及第三導電通孔556、566分別形成於該第一疊合層55〇 與該第二疊合層56〇中。在步驟424中，圖案化該第五金 屬層552與該第六金屬層562，以分別形成一第一表層線 路552’與一第二表層線路562，，並藉由該第一第二及第 二導電通孔546、556、566導通該第一表層線路552，與該 第二表層線路562,。 參考第18圖，在步驟426中，將一第一銲寻層572與 一第二銲罩層574分別形成於該第二介電層554與該第三 介電層564上，其中該第一銲罩層572暴露出至少部分該 第表層線路552’，而該第二銲罩層574暴露出至少部分 該第二表層線路562’。 在步驟428中，將一第一抗氧化層576形成於該第一銲 01302-TW / ASE2051 130J585 罩“ 72所暴路之至少部分該第一表層線路552,上，且將 第抗氧化層578形成於該第二銲罩層574所暴露之至 少部分該第二表層線路562，上。.該抗氧化層Μ、·係可 為錄/金層，並藉由—^ JbA Α,Ι 包鍍製程將該鎳/金層形成於該第一銲 罩層所暴露之至少部分該第一表層線路上，且將該鎳/金層 形成於該第二銲罩層所暴露之至少部分該第二表層線路 上。
C c -根，本發明之具有内埋元件之電路板的製造方法，該内 之電極接點係位於該内埋元件之表面（該表面並非 雷,1 ί第介電層），該内埋元件不須經由f知導電孔道而 兮L接至該第-表層線路或第二表層線路，如此可增加 :碰一圖案牝線路層與第二圖案化線路層的佈線面積，進 产：：：第一圖案化線路層與第二圖案化線路層的佈線密 :第内埋元件不需透過導電孔道與第-表層線路 星卜表層線路電性連接’如此將不會增加整個電路板的 尽度，而可以符合輕薄短小的產品設計要求。 另外’本發明之具有内埋元件之電路板的製造方法可藉 由一縳厚製·;程-可減少 可將該電極接電極接點的厚度’如此 即可確實生哈 表面自該黏著劑中確實裸露出，亦 了確實 >'除位在該電極接點之接觸 劑。由於該電極接點之接縮m餘黏著 出，因此μ Γ 黏著劑中確實裸露 觸表面二=屬Π確實電性連接於該電極接點之接 極接點之接觸^面案化線路層可確實電性連接於該電 01302-TW/ASE2051 點之接觸表面。 曰雖然本發明已以前述實施例揭示，然其並非用以限定本 發明，任何本發明所屬技術領域中具有通.常知識者，在不 脫離本發明之精神和範圍内，當可作各種之更動與修改。 因此本發明之保護範圍當視後附之申請專利範圍所界定者 為準。 【圖式簡單說明】 第1至5圖為先前技術之具有内埋元件之電路板製造方 法的剖面示意圖。 第6圖為先前技術之，另一種具有内埋元件之電路板製 造方法的剖面示意圖。 第7圖為先前技術之將半導體元件内埋於載板之方法 的剖面示意圖。 第8圖為本發明之第一實施例之具有内埋元件之電路 板的製造方法之流程圖。 第9至18圖為本發明之第一實施例之具有内埋元件之 電路板的製造方法之剖面示意圖。 第19圖為本發明之第二實施例之具有内埋元件之電路 板的叙造方法之流程圖。 第2 0至'2 6圖為本發明之第二實施例之具有内埋元件之 電路板的製造方法之剖面示意圖。 【主要元件符號說明】 110 核心層 112 介電層 • . 01302-TW/ASE2051 . . 18 . 1363585 〇 〇 112a 上表面 112 b 下表面 112c 側邊 112d 側邊 114 線路層 116 線路層 120 疊合層 122 金屬層 1225 表層線路 124 介電層 130 疊合層 132 金屬層 132J 表層線路 134 介電層 210 核心詹 212 介電層 212a 上表面 212b 下表面 212c 側邊 212d 側邊 214 線路層 一 216 線路層 301 貫穿孔 310 載·板 311 辅助物 312 半導體元件 313 媒介物 .314 黏膠 315 接點 402 步驟 404 步驟 406 步驟 408 步驟 410 步驟 412 步驟 414 步驟 416 步驟 418 步驟 420 步驟 422 步驟 424 步驟 01302-TW/ASE2051 、 . 19 1363585
C c 426 步驟 428 步驟 510 核心層 511 貫穿孔 512 介電層 513 貫穿孔 512a 上表面 512b 下表面 512c 侧邊 512d 側邊 513 貫穿孔^ 514 金屬層 516 金屬層 520 支撐板 522 黏著劑 530 内埋元件 532 表面 534 電極接點 536 接觸表面 540 研磨裝置 542 金屬層 5425 線路層 544 金屬層 5445 線路層 546 導電通孔 550 疊合層. 552 金屬層 5525 表層線路 554 介電層 556 導電通孔 560 疊合層 562 金屬層 562, 表層線路 564 介電層 566 導電通孔 572 鲜罩.層 574 銲罩層 576 抗氧化層 578 抗氧化層 602 步驟 604 步驟 01302.TW/ASE2051 . 20 1363585
C 606 步驟 608 步驟 610 步驟· 612 步驟 614 步驟 616 步驟 618 步驟 620 步驟 710 核心層 711 貫穿孔 712 介電層 713 貫穿孔 712a 上表面 712b 下表面 712c 側邊 712d 側邊 713 貫穿孔 714 金屬層 716 金屬層 720 支撐板 722 黏著劑 730 内埋元件 732 表面 734 電極接點 736 接觸表面 740 研磨裝置 742, 線路層 744, 線路層 746 導電通孔 750 疊合層 752 金屬層 752, 表層線路 754 介電層 756 導電通孔 760 疊合層 . 762 金屬層 762’ 表層線路 764 介電層 766 導電通孔 772 銲罩層 774 銲罩層 776 抗氧化層 01302-TW/ASE2051 21 1363585 778 抗氧化層 A 黏著劑 E 内埋元件 .E5 内埋元件 El 電極接點 ΕΓ 電極接點 HI 貫穿孔 H2 導電通孔 H3 貫穿孔 H4 導電通孔 L 金屬層 V 導電通孔
C 01302-TW/ASE2051 22

Claims (1)

1363585 十、申請專利範圍： 、一種電路板的製造方法’包含下列步驟： 提供-核心層，其包含—第一介電層及第一及第二金 屬層，其中該第-介電層具有一上表面及一下表面，且 該第一及第二金屬㉟係分別位於該第一介電層之上表 面與下表面； 〇 將一第一貫穿孔形成於該核心層中； 將該核心層配置於—支樓板上，且將一内埋元件置放 於該第-貫穿孔中，其中該第二金屬層接觸於該支撐 板’且該内埋元件具有至少—電極接點，其接觸於該支 撐板； 藉由一灌膠製程，將該内埋元件固定於該第一貫穿孔 中； 移除該支撐板； 藉由減厚製.裡，移除該核心層之第一及第二金屬 層’並減少該内埋元件之電極接點的厚度； 將第二及第四金屬層分別形成於該第一介電層<上 表面與下表面，其中該第四金屬層係電性連接於該内埋 元件之電極接點；以及 將該第三&第四金屬>1®案化而使分別 第二圖案化線路層。 2、依申請專利範圍第1項之製造方法，其中在減少該内埋 元件之電極接點厚度的步驟中，所減少之電極接點厚产 .. ' 01302-TW/ASE2051 . 23 1363585 等於該第二金屬層的厚度β 3、 依申請專利範圍第1項之製造方法，其中該減厚製程為 研磨製程或快速蝕刻製程。 4、 依申請專利範圍第1項之製造方法，其中該灌膠製程係 將一黏著劑填充於該内埋元件與該第一貫穿孔之間隙 中。 C C 5、 依申請專利範圍第1項之製造方法，其中該内埋元件為 一主動元件或一被動元件。 6、 依申請專利範圍第i項之製造方法，其中該内埋元件具 有一表面，該表面朝向該支撐板，且該電極接點係位於 該内埋元件之表面。 7、 依申請專利範圍第i項之製造方法，其中藉由微影及勒 刻製程將該第三及第四金屬層圖案化而使分別形成第 一及第二圖案化線路層。 8 依申請專利範圍第i項之製造方法，其中在將—第一, 穿孔形成於該核心層中的步驟中，同時將至少—第二^ 穿孔形成於該核心層中。 胃 9 依申請專利範圍第8項之製造方法，其中在將第三 四金屬層分別形成於該第一介電層之上表面與」 的步驟中，同時可將該第二貫穿孔形成至少笛, 通孔。 取主第—導1 依申請專利範圍第1項之製造方法，其中在形 -及第二圖案化線路層的步驟後，另包含下列步驟4 Q1302-TW/ASE2051 24 1363585 將第一$合層肖—第二疊合層分別配置於該第一 圖案化線路層與該第二圖案化線路層上,其中該第一疊 層匕3帛五金屬層及一第二介電層，該第二疊合層 包：：第六金屬層及一第三介電層，且該第二介電層與 該第三介電層係分別朝向該第—及第二圖案化線路層、; 坚口該第豐合層、該核心層與該第二疊合層； 將第二及第r導_带、s Ο Ο 乐一導私通孔分別形成於該第一疊合層與 該第二疊合層中；以及 圖案化該第五金屬層與該第六金屬層，以分別形成第 -及第二表層線路，並藉由該第一、第二及第三導電通 孔導通該第一及第夭表層線路。 11 、2申清專利範圍第10項之製造方法，其中在形成該 第一及第二表層線路的步驟後，另包含下列步驟： 將- J..-銲罩層與一第二銲罩層分別形成於該第二 介電層與該第三介電層上，其中該第—銲罩層暴露出至 少部分該第—表層線路，而該第二銲罩層暴露出至少部 .分該第二表層線路；以及 將-第-抗氧化層形成於該第一銲罩層所暴露之至 少部分該第一表層線路上，且將一第二抗氧化層形成於 該第二銲罩層所暴露之至少部分該第二表層線路上。 、依申請專利範圍第U項之製造方法，其中該抗氧化 層係為鎳/金層，並藉由一電鍍製程將該錄/金層形成於 該第-銲罩層所暴露之至少部分該第一表層線路上，且 將該鎳/金層形成於該第二銲罩層所暴露之至少部分該 01302-TW/ASE2051、 25 1363585 第二表層線路上。 13 、一種電路板的製造方法，包含下列步驟： C 提供-核心層’其包含第一、第二及第三介電層、第 -及第二圖案化線路層、及至少一第一導電通孔，其中 該第一彳電層具有一上表面及一下表面，豸第一及第二 圖案化線路層係分別位於該第一介電層之上表面與下 表面，該第二介電層係配置於該第一介電層之上表面並 覆蓋該第一圖案化線路層，且該第三介電層係配置於該 第一介電層之下表面並覆蓋該第二圖案化線路層，且該 第一導電通孔用以將該第一圖案化線路層電性連接於 該第二圖案化線路層； 將一貫穿孔形成於該核心層中； 將該核心層配置於一支推板上，且將一内埋元件置放 於該貫穿孔中，其中該第三介電層接觸於該支撐板，且 該内埋元件具有至少一電極接點，其接觸於該支撐板； 藉由一灌膠製程，將該内埋元件固定於該貫穿孔中； 移除該支樓板： 藉由一減厚製程，減少該核心層之第三介電層的厚度 與該内埋元件之電極接點的厚度； 將第一及第二金屬層分別形成於該第二及第三介電 層上，其中該第二金屬層係電性連接於該内埋元件之電 極接點；以及 將該第一及第二金屬層圖案化而使分別形成第一及 01302-TW/ASE2051. ' 26 第二表層線路。 、依辛請專利範圍第13 造 内埋元件之電極接點厚度1^方法’其令在減少驾 中，所減少之電極接點厚度等：二介電層厚度的步舉 厚度。 又·於所減少之第三介電層的 15、 依申請專利範圍第u 程為研磨製程或快速敍刻製方法1中該減厚製 16、 ”請專利範圍第13項之製 程传髂—射益^ 具Τ孩/翟膠製 ^ 者劑填充於該内埋元件與該貫穿孔之間隙 17、 件利範圍第13項之製造方法.，其中該内埋元 牛為主動元件或一被動元件。 ’其中該内埋元 且該電極接點係 18、依申請專利範圍第13項之製造方法 件具有一表面，該表面朝向該支撐板， 也於該内埋元件之表面。 19、依申請專利範圍第13項之製造方法，其中藉由微影 及蝕刻製程將該第一及第二金屬層圖案化而使分別形 成第一及第二表層線路。 20、依申請專利範圍第13項之製造方法，其中在將第一 及第二金屬層分別形成於該第二及第三介電層上的步 驟中，同時將第二及第三導電通孔分別形成於該第二及 第三^電層中，並藉由該第一、第二及第三導電通孔導 通該第一表層線路與該第二表層線路。 .01302-TW/ASiS2051 27 1363585 21 、依申請專利範圍第20項之製造方法，其中在形成該 第一及第二表層線路的步驟後，另包含下列步驟： 將一第一銲罩層與—第二銲罩層分別形成於該第二 介電層與該第三介電層上，其中該第一銲罩層暴露出至 少部分該第一表層線路，而該第二銲罩層暴露出至少部 分該第二表層線路；以及 C 22 將一第一抗氧化層形成於該第一銲罩層所暴露之至 少部分該第一表層線路上，且將一第二抗氧化層形成於 該第二銲罩層所暴露之至少部分該第二表層線路上。 、依申請專利範圍第21項之製造方法，其.中該抗氧化 層係為鎳/金層，並藉由一電鍍製程將該鎳/金層形成於 該第一銲罩層所暴露之至少部分該第一表層線路上，且 將該鎳/金層形成於該第二銲罩層所暴露之至少部分該 第二表層線路上。 23 Ο 、一種減少電路板之内埋元件之電極接點之厚度的方 法，包含下列步驟： 提供一核心層； 將一貫穿孔形成於該核心層中； 將該核心層配置於一支杈板上，且將一内埋元件置放 於該貫穿孔中’其中該内埋元件具有至少一電極接點， 其接觸於該支撐板； 藉由一灌膠製程，將鵁内埋元件固定於該貫穿孔中； 移除該支撐板；以及 01302-TW/ASE2054 28
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