TWI361329B - Array substrate and method for manufacturing the same - Google Patents

Description

1361329 . · 九、發明說明： 【發明所屬之技術領域】 • 本發明係關於一種陣列基板及其製造方法，尤指一種 適用於減少畫面閃爍之陣列基板及其製造方法。 5 【先前技術】 隨著電子產業的發達，在顯示器領域中，傳統映像管 顯示器因體積龐大且較笨重而逐漸被輕薄短小化的液晶顯 •示器取代™示器中，薄膜電晶截 10 (TFT-LCD)是最受矚目的類型。 在TFT-LCD中，液晶的反應速率問題始終為研究的方 向之一。在液晶顯示器中，液晶的各個晝素申聯一個薄膜 -電晶體的開關元件，於一定時間内將液晶畫素所需要的電 荷輸入後，將保持至下一次掃描時電荷重新輸入。一般液 15晶的電容不大，欲在下一次掃描時電荷重新輸入前保持原 先輸入的電荷不流失，單靠液晶電容是無法保存的，故需 • 並聯一個儲存電容結構來增加電容量，以保持電壓。一般 儲存電谷之设s·}·為儲存電容在閘極（cs 〇n gate)或儲存電容 在共通電極（Cs on common)。 20 然而，上述儲存電容線與閘極電極線平行配置的方式 會成資料線對儲存電谷線產生串音效應（cr〇ss taik)，因 此，先前技術存在以儲存電容線平行資料線的配置方式來 改善此現象。如圖1所示，晝素1 〇均以兩條相鄰的資料線丄丄 以及兩條相鄰的掃描線12環繞，且具有薄膜電晶體13做為 1361329 « ·

10 開關元件，在此開關元件附近則有資料線^與掃描線12交 錯°儲存電容線14配置平行於資料線11，用以形成儲存電 谷’且可連接每個晝素10中的儲存電容。畫素電極15係橫 跨兩條資料線11及兩條掃描線12。然而，在此種儲存電容 線平行於資料線11的液晶顯不面板中，當畫素電極橫跨 於兩條掃描線12時，在薄膜電晶體13關閉的瞬間，掃描線 12會藉由寄生電容對畫素電極15產生一個回踢電壓 (Kickback Voltage)Z\Vp，其表示式如下： AVp = (Vgh-Vgl)

Cgd

15 其中’Vgh為閘極開啟時的電壓，Vgl為閘極關閉時的電壓， Clc為液晶電容，CcS為儲存電容，Cgd為寄生電容。寄生電 容越大則回踢電壓會越大，此回踢電壓會使畫素電極 作極性變換時，因正負極的壓差不—致，進而㈣畫 爍（flicker)。 【發明内容】 有鑑於此，本發明提供—種陣列基板，其包括.— 板、一閘極金屬層、一閘極絕緣層、_半導體^ — = 一平坦廣以及一畫素電極。閘極金屬層可 板掃插線。閘極: 層了配置於基板上，並覆蓋閘極金屬h 置對應於閘極上方之閘極絕f a係了1 色緣層表面。圖案化的金屬層 20 1361329 - * 可配置於半導體層表面及閘極絕緣層表面，包括半導體層 表面之一源極及一汲極，以及閘極絕緣層表面之一儲存電 容線以及一資料線，其中儲存電容線係與資料線平行，並 且儲存電容線具有一延伸部平行於掃描線。平坦層係可覆 5 蓋於基板上。畫素電極可配置於平坦層表面而與汲極電性 連接，且重疊掃描線的一部分、資料線的一部分、儲存電 容線的一部分，以及延伸部的一部分。 本發明陣列基板可包括一歐姆接觸層，其係對應於閘 I 極之兩側，且配置於半導體層及圖案化的金屬層之間。在 10 本發明中’歐姆接觸層的材料可為N+-Si。 本發明陣列基板可包括一保護層，其係配置於閘極絕 緣層及圖案化的金屬層表面。 本發明陣列基板中，晝素電極可以完全覆蓋該儲存電 容線。前述儲存電容線之延伸部係可與晝素電極侧邊切齊 15 或者是與畫素電極交錯重疊。 本發明亦有關於一種陣列基板的製造方法，其步驟包 丨 括.提供一基板；形成一閘極金屬層於此基板上，且閘極 金屬層係可作為一閘極與一掃描線；形成一閘極絕緣層於 基板上，以覆蓋閘極金屬層；形成一半導體層於閘極絕緣 2〇層表面，對應於閘極之上方；形成一圖案化的金屬層於半 導體層及閘極絕緣層表面，包括於半導體層表面，的彼此 分離之一源極及一汲極，以及於此閘極絕緣層上之一儲存 電容線以及一資料線，此儲存電容線係可與資料線平行， 並且此儲存電容線具有一延伸部平行該掃描線；形成一圖 1J01329 » 案化的平坦層於基板上，以覆蓋此圖案化的金屬層、閘極 絕緣層及半導體層，·以及形成—畫素電極於平坦層表面， 重曼該掃描線的-部分、該資料線的—部分、該儲存電容 線的-部分以及該延伸部的1分，且該畫素電極與該没 極電性連接。 本發明陣列基板的製造方法中，可包括形成一歐姆接 觸層對應閘極之兩側於該半導體層表面，配置於該半導體 層及該圖案化的金屬層之間。 > 纟發明㈣基板的製造方法中，可包括形成—保護層 ίο於該圖案化的金屬層及該閘極絕緣層表面。 “本發明陣列基板的製造方法中曰，晝素電極可以完全覆 蓋該儲存電容線。健存電容線之延伸部係可與畫素電極側 邊切齊，即不超過畫素電極外側。 上述本發明在儲存電容線之延伸部係彳與畫素電極交 15錯重曼，其原因在於當晝素電極進行曝光時，畫素電極的 偏移可能會造成電容的變異，若將變異的區域偈限於此， 丨 則變異量就相對減小，增加穩定性。 在本發明P車列基板及其製造方法中，儲存電容線主要 為導電材料’較佳為金屬電極線。畫素電極可為透明電極， 20此透明電極主要是能夠讓背光穿透及接收信號以控制液晶 透光，因此，只要是能夠透光及導電的材料均可使用，較 佳為氧化銦錫（ITO)電極或氧化銦鋅（IZ〇)電極。 本發明陣列基板及其製造方法中，其閘極、源極以及 汲極係為-薄膜電晶體元件，其主要作為開關元件，其中 1361329 . 5

10 15 源極以及汲極係同時製造而成。當閘極施加很大的電壓 時，半導體層會感應出電荷，使得薄膜電晶體在斷路的情 況下開啟，此時在汲極上加上一小電壓，則會吸引更多電 子進入通道_，而於源極產生的電子將導通由源極流向汲 極（對應的電流則由汲極流到源極），若閘極外加上負電壓則 相反，此即為此薄膜電晶體做為開關元件的用途其中， 半導體層較佳可以使用非晶矽之材料。 本發明陣列基板及其製造方法中，歐姆接觸層及金屬 層之間可包括一透明電極層，且此透明電極層與畫素電極 連接。此透明電極層係可為氧化銦錫或氧化銦鋅。 在本發明陣列基板及其製造方法中，平坦層使用的材 料可為有機材料、無機材料或者是多層結構所組成，只要 其厚度足夠產生平坦化的效果即可。此平坦層的厚度係可 介於約 25000人至 35000A(angstr〇m)。 ^因此，本發明採用的儲存電容線將延伸至畫素電極及 掃描線重疊的區域’用以遮蔽部分寄生電容，使得薄膜電 晶體關閉的瞬間，減少了對畫素電極產生的回踢電壓，解 決了習知技術中，同-灰階畫面下，畫素電極作極性變換 時’因正負極性的壓差不一致，而形成畫面閃爍的現象。 【實施方式】 以下係藉由特定的具體實施例說明本發明之實施方 式’熟習此技藝之人士可由本說明書所揭示之内容了解本 發明之其他優點與功效。本發明亦可藉由其他不同的且體 貫施例加以施行或應用’本說明書令的各項細節亦可基於 20 1361329 不同觀點與應用，在不悖離本發明之精神下進行各種修飾 與變更。 ϋ 一實播.你f 5 圖2為根據本發明陣列基板第一實施例所製作的陣列 基板局部俯視圖❶本發明陣列基板包括畫素電極29、薄膜 電晶體30以及儲存電容線31，而畫素電極29係配置於由相 鄰之二掃描線32與相鄰之二資料線33所組成的畫素之上 ► 方’溥膜電晶體30則包括源極26a、汲極26b與閘極21 a且分 10別連接於資料線33、畫素電極29與掃描線32。另外儲存電 容線31則配置於與資料線33平行，並且此儲存電容線31具 有一延伸部在掃描線32及畫素電極29之間，亦即此延伸部 平行掃描線32 ’其中，儲存電容線31與資料線33經由圖案 化同時形成。 15 更進一步地說明本實施例，如圖3A至3G所示，係為圖2 之AA線的製造流程剖視圖β如圖4A至4F所示，係為圖2之 I ΒΒ’線的製造流程剖視圖。 請對照圖3Α及4Α，其提供一玻璃基板20，並且於玻璃 基板20的表面經由微影以及蝕刻而形成一閘極金屬層21， 2〇 此閘極金屬層21係可形成一薄膜電晶體30中之閘極21a以 及形成一掃描線32，如圖4A所示。而如圖2所示，薄膜電晶 體30係主要作為開關元件用。 如圖3B及4B所示，於此具有閘極金屬層21的玻璃基板 20表面形成閑極絕緣層22，如圖3B所示，再依序沈積並且 25 圖案化而在對應於閘極21a處形成半導體層23以及歐姆接 1361329 觸層24。

10 接著，如圖3C所示，經由圖案化形成一透明電極層25， 此透明電極層的材料可以為氧化銦錫（ITO)或氧化銦鋅 (IZO)，在本例中係使用ITO僅是舉例但不以此為限，以及 再於此結構表面形成一圖案化金屬層26a,26b,26c，而形成 如圖3C及圖4C的結果，其中圖案化金屬層26a，26b對應於閘 極21a處，彼此相隔一間距，金屬層26a，26b係分別形成一源 極26a以及一汲極26b，其中，源極26a連接如圖2所示之資 料線33，汲極26b則連接如圖2所示之晝素電極29，且於閘 極絕緣層22表面亦具有此圖案化金屬層26c，其係可作為如 圖2所示之一儲存電容線31以及一資料線33，同時，所形成 之儲存電容線31之金屬層26c係延伸至掃描線32的上方，其 係作為儲存電容線3 1之一延伸部。 如圖3D所示，圖案化源極26a以及汲極26b之間距所露

15 出之透明電極層25並且蝕刻此歐姆接觸層24，其中，圖3D 中之透明電極層25a，25b可用來作為連接通道之用，而歐姆

接觸層24a，24b則主要用來作為一介面層，其可提高源極26a I 以及汲極26b的附著性以及導電性。 如圖3E及4D所示，接著於此結構表面形成一保護層 2〇 27，並且圖案化此保護層27，以顯露出如圖3E所示的部分 之透明電極層25b。此保護層27係可用以保護半導體層23。 如圖3F所示，再於此結構表面形成一平坦層28，且將 其圖案化而於前述所顯露出部分透明電極層25b處形成一 第一接觸窗28a以及在對應於部分儲存電容線31之處（如圖 11 1361329 2所示）形成一第二接觸窗28b。其中本實施例中的平坦層28 不限使用任何材料，例如有機材料、無機材料或多層結構 所組成，只要厚度夠厚，可以產生平坦化效果的材料皆可 使用。而在本實施例中平坦層28的厚度係為約25000A至 •5 35000A。在此，圖案化平坦層28後所形成的第一接觸窗28a 係對應於所顯露出之透明電極層25b，主要用以使汲極26b 與接下來所製造之晝素電極29連接。第二接觸窗28b主要用 以作為儲存電容器的形成，同時，如圖4E所示，對應於BB’ > 線之掃描線32上方亦具有平坦層28。 10 最後，如圖3G及4F所示，再於上述結構之表面形成一 畫素電極29，其中晝素電極29係為一透明電極且使用之材 料可為氧化銦錫（ITO)或氧化銦鋅（IZO)，此處僅是舉例，但 不限於此，如圖2所示，此晝素電極29會覆蓋部份掃描線32 以及部份資料線33。此時之晝素電極29沈積於所顯露之透 15 明電極層25b上（即第一接觸窗28a)，而可與汲極26b導通， 另外，於第二接觸窗28b的部分具有金屬層26c、保護層27 | 以及晝素電極29而可以形成一電容器，以儲存電容，且金 屬層26c自平行於資料線33延伸至介於掃描線32以及晝素 電極29之間，最後，完成本發明之陣列基板。 20 另外，當閘極21a施加很大的電壓時，半導體層23會感 應出電荷，使得薄膜電晶體在斷路的情況下開啟，此時在 汲極26b上加上一小電壓，則會吸引更多電子進入通道中， 而於源極26a產生的電子將導通由源極26a流向汲極26b(對 應的電流則由汲極26b流到源極26a)，若閘極21a外加上負電 C c 12 1361329. 壓則相反，此即為此薄膜電晶體做為開關元件的用途，其 中，半導體層23較佳可以使用非晶矽之材料。半導體層23 • 可為一非晶矽層，歐姆接觸層24的材料可為^^'^，此處僅 是舉例，但本發明不限於此，亦可依實際需求調整。 • 5 蓋二實施例 圖5係為本發明陣列基板第二實施例之局部放大俯視 圖’其製造步驟皆與接如第一實施例相同，但第一實施例 • 所製造的儲存電容線31於掃描線32—側係不超出晝素電極 1〇 29 ;本實施例則在製作金屬層26a、26b和26c時，如圖3C所 示，此儲存電容線31之延伸部會形成如圓區域所示之 ' 凹槽形狀，且與晝素電極29交錯重疊，其餘步驟皆與第一 實施例相同。形成此凹槽形狀且與晝素電極29交錯重疊的 原因在於製造陣列基板時’由於層與層之間會有對位誤差 15的現象產生，當畫素電極29(如即ΠΌ電極）曝光時，此晝素 電極不管是向上或向下位移會造成電容的變異，因此可將 • 變異的區域侷限於此，變異量就會因此減小，亦即讓曝光 的影響變小，而完成本實施例之陣列基板。換言之，由於 當畫素電極進行曝光時，畫素電極的偏移可能會造成電容 2〇的變異，若將變異的區域侷限於此，則變異量就相對減小， 可增加穩定性。 第三實施 請參考圖6A至6C，其係為本發明陣列基板第三實施例 25之製造方法，此製造方法係可與第一實施例相同，但不同 13 1361329. 的是本實施例不包括如圖3C所示之透明電極層25，而形成 如圖6A所示之剖視圖。 接著，如圖6B所示，蝕刻此歐姆接觸層24。接下來的 步驟則與第一實施例相同。最後可形成如圖6C所示之陣列 5 基板的結構。其中，此時晝素電極29係與金屬層26b接觸。 第四實施例

10 15 請參考圖7A及7B，其中圖7A係為沿用圖2之AA’線的剖 視圖，如圖7B所示係為沿用圖2之BB’線的剖視圖。本發明 係可另外提供一種陣列基板的製造方法，其製造方法係與 第一實施例相同，但不同的是本實施例不形成如圖3E所示 之保護層27，其餘步驟則與第一實施例相同。在本實施例 中的第二接觸窗28b係用半透型曝光製程（halftone)以形成 凹洞，但平坦層28仍蓋住金屬層26c。最後，可完成如圖7A 及7B所示之陣列基板。 第五實施例 1 請參考圖8，本發明可另外提供一種陣列基板的製造方 法，其製造方法係可與第三實施例相同，但不同的是本實 2〇 施例不包括如圖6C所示之保護層27。在本實施例中的第二 接觸窗28b係用半透型曝光製程（halftone)以形成凹洞，但平 坦層28仍蓋住金屬層26c。此外，本實施例在沿用圖2中之 BB’線的的部分，其剖視圖則可如第四實施例中之圖7B所 示。最後可完成如圖8所示之陣列基板。 1361329 因此，經由本發明使用儲存電容線平行資料線，同時 將此儲存電容線具有一延伸部對應於掃描線的上方及畫素 ' 電極的下方的陣列基板，亦即此延伸部平行掃描線，不但 • 降低了寄生電容對於畫素電極所產生的回踢電壓，而降低 5 所顯示的晝面的閃爍的情形。 雖然本發明已以實施例揭露如上，然其並非用以限定 本發明，任何具有本發明所屬技術領域之通常知識者，在 不脫離本發明之精神和範圍内，當可作各種更動與潤飾， 鲁目此本發明之保護範圍當視後附申請專利範圍所界定者為 10 準。 ” 【圖式簡單說明】 -圖1係習知的液晶顯示面板晝素俯視圖。 圖2係本發明陣列基板實施例之畫素俯視圖。 15 圖3A至3G係根據本發明繪示陣列基板晝素沿著圖2所 示AA’線的剖視圖。 鲁圖4A至4F係根據本發明繪示陣列基板畫素沿著圖2所 示BB’線的剖視圖。 圖5係本發明陣列基板畫素之局部放大俯視圖。 20 圖6A至6C係根據本發明另一實施例繪示沿著圖2所示 AA’線之另一陣列基板畫素的剖視圖。 圖7A係根據本發明另一實施例繪示沿著圖2所示AA， 線之另一陣列基板晝素的剖視圖。 圖7B係為沿著圖2所示bb，線的剖視圖。 15 1361329 . 圖8係根據本發明另一實施例繪示沿著圖2所示AA’線 之另一陣列基板畫素的剖視圖。 【主要元件符號說明】 10 晝素 11 資料線 12 掃描線 13,30 薄膜電晶體 14 儲存電容線 15 晝素電極 20 玻璃基板 21 閘極金屬層 21a 閘極 22 閘極絕緣層 23 半導體層 24,24a,24b 歐姆接觸層 25,25a,25b 透明電極層 26a，26b,26c 金屬層 26a 源極 26b 汲極 27 保護層 28 平坦層 28a 第一接觸窗 28b 第二接觸窗 29 晝素電極 31 儲存電容線 32 掃描線 33 資料線

Claims (1)

1361329. 第97100162號，101年2月修正技 … Μ 本 十、申請專利範圍： 1. 一種陣列基板，其包括： 一基板； 一閘極金屬層’配置於該基板表面，並且作為一閘極 5 與一掃描線； 一閘極絕緣層’配置於該基板上，並覆蓋該閘極金屬 層； 一半導體層’配置對應於該閘極上方之該閘極絕緣層 表面； 10 一圖案化的金屬層，配置於該半導體層表面及該閘極 絕緣層表面’包括該半導體層表面之一源極及一汲極，以 及該閘極絕緣層表面之一儲存電容線以及一資料線，其中 - 該儲存電容線係與該資料線平行，且該儲存電容線具有一 主要部、及一與該主要部實質垂直之延伸部，而該延伸部 15 平行於該掃描線； 一平坦層’覆蓋於基板上；以及 一畫素電極，配置於該平坦層表面，該畫素電極與該 汲極電性連接，且重疊於該掃描線的一部分、該資料線的 一部分、該儲存電容線的一部分，以及該延伸部的一部分。 20 2.如申請專利範圍第1項所述之陣列基板，另包括一 歐姆接觸層，其係對應於該閘極之兩側，且配置於該半導 體層及該圖案化的金屬層之間。 3.如申請專利範圍第2項所述之陣列基板，其中該歐 姆接觸層的材料包含N+_Si。 17 1361329 - · 4. 如申請專利範圍第1項所述之陣列基板，另包括一 保護層’其係配置於該閘極絕緣層及該圓案化的金屬層表 面。 5. 如申請專利範圍第1項所述之陣列基板，其中該畫 5 素電極完全覆蓋該儲存電容線。 6. 如申請專利範圍第1項所述之陣列基板，其中該儲 存電容線之延伸部係與該畫素電極側邊切齊。 7. 如申請專利範圍第1項所述之陣列基板，其中該儲 存電容線之延伸部係與該畫素電極交錯重疊。 10 &如申請專利範圍第1項所述之陣列基板，其中該畫 素電極係為氧化姻锡電極或氧化姻辞電極。 9.如申請專利範圍第2項所述之陣列基板，其中該歐姆 接觸層與該金屬層之間包括一透明電極層，且該透明電極 層與該畫素電極連接。 15 1〇.如申請專利範圍第9項所述之陣列基板，其中該透 明電極層係為氧化銦錫或氧化銦鋅。 Π.—種陣列基板的製造方法，其包括下列步驟： 提供一基板； 形成一閘極金屬層於該基板上，且該閘極金屬層係作 20 為一閘極與一掃描線； 形成一閘極絕緣層於該基板上，以覆蓋該閘極金屬層； 形成一半導體層於該閘極絕緣層表面，對應於該閘極 之上方； ' 形成一圖案化的金屬層於該半導體層及閘極絕緣層表 1361329 面’包括於該半導體層表面的彼此分離之一源極及—汲 極’以及於該閘極絕緣層之一儲存電容線以及一資料線， 該儲存電容線係與該資料線平行，並且該儲存電容線具有 一主要部、及一與該主要部實質垂直之延伸部，而該延伸 5 部平行該掃描線； 形成一圖案化的平坦層於該基板上，以覆蓋該圖案化 的金屬層、該閘極絕緣層及該半導體層；以及 形成一晝素電極於該平坦層表面，重疊該掃描線的一 部分、該資料線的一部分、該儲存電容線的一部分以及該 ίο 延伸部的一部分’且該畫素電極與該汲極電性連接。 12. 如申請專利範圍第11項所述之陣列基板的製造方 法’另包括形成一歐姆接觸層對應於閘極之兩側，配置於 該半導體層及該圖案化的金屬層之間。 13. 如申請專利範圍第u項所述之陣列基板的製造方 15 法’另包括形成一保護層配置於該閘極絕緣層及該圖案化 的金屬層之表面。 14. 如申請專利範圍第u項所述之陣列基板的製造方 法’其中該畫素電極完全覆蓋該儲存電容線。 15. 如申請專利範圍第丨丨項所述之陣列基板的製造方 20 法，其中該儲存電容線之延伸部係與該畫素電極側邊切齊。 16. 如申請專利範圍第丨丨項所述之陣列基板的製造方 法’其中該儲存電容線之延伸部係與該晝素電極交錯重疊。 17. 如申請專利範圍第11項所述之陣列基板的製造方 法，其中該畫素電極係為氧化銦錫電極或氧化銦鋅電極。 19 1361329 18. 如申請專利範圍第11項所述之陣列基板的製造方 法，其中該半導體層包含一非晶矽層》 5 19. 如申請專利範圍第12項所述之陣列基板的製造方 法，另包括形成一透明電極層於該歐姆接觸層及該金屬層 之間，且該透明電極層與該晝素電極連接。 20. 如申請專利範圍第19項所述之陣列基板的製造方 法，其中該透明電極層係為氧化銦錫或氧化銦鋅。 20