TWI360794B - - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本發明係關於將像素之顯示元件（光電元件）矩陣狀排列 在顯示區域之主動矩陣型顯示裝置。 【先前技術】 顯示裝置，例如於像素之顯示元件（光電元件）使用液晶 胞之液晶顯示裝置’活用薄型且低消耗電力等特徵，廣泛 應用在例如攜帶資訊終端（個人數位助埋：PDA)、行動電 話、數位相機、攝影機、個人電腦用顯示裝置等電子機 器。 圖1為表示液晶顯示裝置構造例之區塊圖（例如參照特開 平11-119746號公報，特開2000-298459號公報）。 液晶顯示裝置1如圖1所示，包含：有效像素部2、垂直 驅動電路（VDRV)3及水平驅動電路（HDRV)4。 有效像素部2係矩陣狀排列有複數像素電路21。 各像素電路21之構造包含：作為開關元件之薄膜電晶體 (TFT，thin film transistor)、於TFT之汲極（或源極）連接像 素電極之液晶胞LC、以及於TFT之汲極連接一方電極之保 持電容Cs。 對於該等像素電路21之每一個，掃描線（閘極線）5]〜5, 於各列沿其像素排列方向佈線，信號線於各行沿 其像素排列方向佈線。 之後各像素電路21之TFT之閘極，以各列單位分別連接 同一掃描線5-1〜5-m。此外各像素電路21之源極（或汲極）以 111227.doc 各行單位分別連接同一信號線6-1〜6-n。 進步於一般液晶顯示裝置甲，雖獨立佈線保持電容佈 "，；該保持容量佈線與液晶胞LC之第1電極間形成保持 電iCS’惟保持電容佈線係輸入與共通電壓VCOM同相之 脈衝，作為保持電容而使用。一般液晶顯示裝置中，有效 像素部2中全部像素電路21之保持電容Cs共通連接—個保 持電容佈線》 之後各像素電路21之液晶胞LC之第2電極，共通連接例 在母水平掃描期間（1H)使得極性反轉之共通電壓 Vcom之供給線7。 各掃描線5-1〜5-m藉由垂直驅動電路3所驅動，各信號線 6-1〜6-n藉由水平驅動電路4所驅動。 垂直驅動電路3在每一圖場期間於垂直方向（列方向）掃 描’進行以列單位依序選擇連接掃描線5-1〜5-m之各像素 電路21之處理。 例如由垂直驅動電路3對於掃描線5-1施加掃描脈衝SP1 時，第1列之各行之像素將被選擇；對於掃描線5·2施加掃 描脈衝SP2時，第2列之各行之像素將被選擇。以下同樣 地對於掃描線5-3 ’…’ 5-m依序施加掃描脈衝 SP3 ’ …，SPm 〇 於圖2(A)〜(E)表示圖1所示之一般液晶顯示裝置之所謂 lHVcom反轉驅動方式的流程圖。 此外’作為其他驅動方式，已知有利用來自保持電容佈 線Cs之轉合’調制往液晶之施加電壓之電容耦合驅動方式 111227.doc (例如參照特開平2-157815號公報）。 【發明内容】 上述之電容耦合驅動方式相較於1HVcorn反轉驅動方 式’可改善所謂過載之液晶回應速度，此外可降低在 Vc〇m頻帶所產生之聲音雜訊，具有能進行超高精細面板 中對比補償（最佳化）等特徵。 惟將特開平2-157815號公報所記載之該電容麵合驅動方 式’使用如圖3所示之具有對於施加:電壓之液晶介電常數 ε之特性的液晶材料（對應正常顯白）而採用於液晶顯示裝 置時，如下述之式（丨）、圖4及圖5所示，欲使黑亮度最佳化 之際’具有白亮度變黑（下降）之不良現象。 由此’現在之採珀電容耦合驅動方式之液晶顯示裝置 中，具有無法同時使黑亮度、白亮度兩者最佳化之不良現 象。 〔數1〕 △VpiXl=VSig+{CCS/(CCS+Clc)}*AVCS-Vc〇m …（1) 式（1)中，AVpix為實效像素電位、Vsig為影像信號電 壓、Ccs為保持電容、Clc為液晶電容、Λνα為信號cS之電 位、Vcom為共通電壓。 如同上述，欲使黑亮度最佳化之際，白亮度下降係因上 述式（1)中具有{Ccs/(Ccs+Clc)}*AVcs之項，液晶介電常數 之非線性對於實效像素電位帶來影響之故。 由以上，希望能提供一種可同時使黑亮度與白亮度雙方 最佳化之顯示裝置。 111227.doc 依據本發明，具有可同時使黑亮度與白亮度雙方最佳化 之優點。 … 【實施方式】 以下，對於本發明實施形態，賦予圖式關連而詳細說 明。 圖6為表示例如使用液晶胞作為像素之顯示元件（光電元 件）之本發明一實施形態之主動矩陣型顯示裝置構造例之 圖。 顯不裝置100如圖6〜圖8所示，作為主構成要素包含有效 像素部101、垂直驅動電路（VDRV)102、水平驅動電路 (HDRV)103、共通電壓產生電路（Vc〇mGen)1〇4、閘極線 (掃描線）105-1〜l〇5-m、保持電容佈線（以下稱為儲存 線）106-l~106-m、信號線、虛設像素部（監視 琴·都^丄⑽及檢測電路1 〇 9。 有效像素部101如圖7、圖8所示，複數像素電路PXLC排 列為mxn之矩陣狀。具體而言，為可全體正常顯示，例如 排列320xRGBx320個像素電路。 此外圖7中’為使圖式簡單化，作為4Χ4之矩陣排列而表 示。 各像素電路PXLC，例如像素電路201如圖7、圖8所示， 包含.作為開關元件之TFT(薄膜電晶體；thin fiim tranSist〇r)201、於TFT201之汲極（或源極）連接第丨像素電 極之液晶胞LC201、於TFT201之汲極連接第i電極之保持 電容Cs201。 111227.doc f1360794 此外藉由丁？丁201之汲極、液晶胞LC201之第“象素電極 及保持電容cs2〇i之第1電極之連接點，形成節點佾〇2〇1。 對於該等像素電路PXLC之每一個，閘極線（掃描線） 105-1〜105_m與儲存線106-1〜106-m於各列沿其像素排列方 向佈線，信號線107-1〜107-n於各行沿其像素排列方向佈 線。 之後各像素電路PXLC之TFT201之閘極，以各列單位分 別連接至同一閘極線105-1〜l〇5-m。 各像素電路PXLC之保持電容Cs之第2電極，以各列單位 分別連接至同一儲存線106-1〜l〇6-m。 此外各像素電路PXLC之源極（或汲極），以各行單位分別 連接至同一信號線107-1〜107-η。 之後各像素電路PXLC之液晶胞LC201之第2像素電極， 共通連接至在1水平掃描期間（1H)使得極性反轉之小振幅 共通電壓VCOM之無圖示供給線。 各閘極線105-1〜l〇5-m藉由垂直驅動電路1〇2之閘極驅動 器所驅動’各儲存線106-1〜i〇6-m藉由垂直驅動電路1〇2之 電谷驅動器（CS驅動器）1〇2〇所驅動，各信號線i〇7_i〜ι〇7_η 藉由水平驅動電路1〇3所驅動。 此外於有效像素部101形成虛設像素部1〇8，其係作為包 含1列分或1像素之監視器電路者。虛設像素部1〇8包含與 通常之有效像素相同之像素構造，例如可成為於有效像素 101形成1列分多餘部分，或分配至位在有效像素部 最後位置之第m列等樣態。 111227.doc •10· 1360794 該虛設像素部108測出像素電路pxlc之連接節點ND201 之電位，輸出至檢測電路109。 γ/ 素部108由以下之理由而被設置。 因驅動溫度之變化，使得形成保持電容（儲存電 容）CS201之絕緣膜與液晶之介電率及折射率改變，使得液 晶施加電壓改變’藉由電性感測該溫度變化所造成之液晶 介電率與折射率之變動部分’為抑制液晶施加電壓之變動 而抑制顯示之溫|所造成之變化而被設置。 如同後述’以使得由虛設像素部1〇8所測出之像素電位 成為任意電位之方式，將由以驅動器輸出之儲存信號cs 以增加光學特性之形式進行校正。 垂直驅動電路1〇2基本上於每一圖場期間在垂直方向（列 方向）掃描’進行以1列單位依序選擇連接閘極線 105-1〜l〇5-m之各像素電路pxlc之處理。 亦即垂直驅動電路1 〇2對於閘極線〗ο%!提供閘極脈衝 GP1，選擇第1列之各行之像素；對於閘極線1〇5_2提供閘 極脈衝GP2，選擇第2列之各行之像素。以下同樣地，對於 閘極線105-3，... ’ i〇5-m依序提供閘極脈衝gP3，…， GPm。 進一步，垂直驅動電路102於對應各閘極線所獨立佈線 之各儲存線106-1〜l〇6-m，依序提供選擇第j位準（CSH，例 如3V 4V)或第2位準（CSL，例如0V)之任一者之電容信號 (以下稱為儲存信號）CS1〜CSm » 圖9(A)〜(L)為表示本實施形態垂直驅動電路之閘極線與 111227.doc 1360794 儲存線之驅動例之時序圖。 垂直驅動電路1 〇 2例如由第i列依序驅動閘極線 105 1 l〇5m、儲存線，惟以閘極脈衝驅動一 條閘極線後（信號寫入後），在下一條閘極線之閘極脈衝上 升定時’將施加在儲存線之儲存信號 CS1〜CSm之位準，如以下之方式，交互選擇第ι位準csh 與第2位準CSL而施加。 例如垂直驅動電路丨〇2於第丨列之儲存線丨〇6·丨選擇第丄位 準CSH而施加儲存信號CS1時，於第2列之儲存線1〇6_2選 擇第2位準CSL而施加儲存信號CS2，於第3列之儲存線 106-3選擇第1位準CSH而施加儲存信號CS3，於第4列之儲 存線1〇6-4選擇第2位準CSL而施加儲存信號cs4 ’以下同 樣地父互選擇第i位準CSH與第2位準CSL，將儲存信號 CS5〜CSm施加至儲存線1〇6 5〜1〇6 m。 此外於第1列之儲存線⑺^丨選擇第2位準CS1而施加儲存 信號CS1時，於第2列之儲存線106-2選擇第1位準CSH而施 加儲存化號082，於第3列之儲存線1〇6_3選擇第2位準csl 而施加儲存信號CS3，於第4列之儲存線1〇6_4選擇第丨位準 CSH而施加儲存號CS4，以下同樣地交互選擇第2位準 CSL與第1位準CSH，將健存信號CS5〜CSm施加至儲存線 106-5〜1 〇6-m 〇 _ 本實施形態中，在閘極脈衝GP之下降後(由信號線之寫 入後），驅動儲存線，藉由透過保持電容 CS201而耦合，以改變像素電位（節點ND201之電位），調 111227.doc 制液晶施加電壓β 此外如同後述’ cs驅動器1020之儲存信號〇8藉由檢測 電路109，以使得從虛設像素部1〇8所測出之像素電位成為 任意電位之方式，以增加光學特性之形式進行校正。 於圖7模式表示垂直驅動電路1〇2iCS驅動器1〇2〇之位準 選擇輸出部一例。 CS驅動器1020之構造係包含：可變電源部1〇21 ;連接電 源部1021之正極側之第i位準供給線1〇22 ;連接電源部 1021之負極侧之第2位準供給線1023 ;及開關SW1〜SWm， 其係選擇性連接儲存線，該等儲存線1〇6_ 1〜106-m係將第1位準供給線1〇22或第2位準供給線1〇23於 像素排列之各列佈線者。 此外’圖7中AVcs表示第1位準CSH與第2位準CSL之位準 差（電位差）。 如同之後所詳述，該AVcs與小振幅交互之共通電壓 Vcom之振幅Δνοοπι被選定為可使得黑亮度與白亮度同時最 佳化之値。 例如之後所述，白顯示時以使得施加至液晶之實效像素 電位AVpix_W成為0.5V以下之値之方式，決定AVcs與△ Vcom之値。 垂直驅動電路102包含垂直移位暫存器群，並具有複數 移位暫存器VSR，其係對應閘極緩衝器所設置者，該閘極 緩衝器連接對應像素排列而排列在各列之閘極線。各移位 暫存器VSR被供給：指示藉由無圖示之時脈產生器所產生 111227.doc -13· 之垂直掃描開始之垂直開始脈衝VST、及成為垂直掃描基 準之垂直時脈VCK(或相互反相之垂直時脈VCK， VCKX) 〇 例如移位暫存器使得垂直開始脈衝VST與垂直時脈VCK 同步而進行移位動作，供給至對應之閘極緩衝器。 此外垂直開始脈衝VST由有效像素部101上部側，或由 下部側傳送，依序移位輸入至各移位暫存器。 因此基本上’藉由從移位暫存器VSR所供給之垂直時 脈，通過各閘極緩衝器依序驅動各閘極線。 水平驅動電路103基於指示水平掃描開始之水平開始脈 衝HST、及成為水平掃描基準之水平時脈HCK(或相互反相 之垂直時脈HCK，HCKX)，使得被輸入之影像信號Vsig於 母1H(H為水平掃描期間）依序取樣，透過信號線ι〇7_ 1〜107-n對於藉由垂直驅動電路102以列單位所選擇之各像 素電路PXLC進行寫入處理。 圖10為表示本實施形態垂直驅動電路之閘極驅動器與cs 驅動器之構造例之區塊圖。 本實施形態之垂直驅動電路102設置有於像素排列之各 列獨立驅動之驅動器級300-1，300-2，300-3、·· .300- m 〇 各驅動器級300(-1〜-m)包含：移位暫存器（VSR)301、閘 極緩衝器302、CS區塊303、及CS緩衝器304。例如CS缓衝 器3 04 —併包含上述之CS驅動器之位準選擇輸出部之功 111227.doc •14- 1360794 移位暫存器301將垂直開始脈衝VST與致能信號ENB、 垂直時脈VCK同步而進行移位動作，供給至對應之閘極緩 衝器302。 此外垂直開始脈衝VST由有效像素部101之上部側，或 由下部側傳送，依序移位輸入至各移位暫存器。 因此基本上，藉由從移位暫存器301所供給之垂直時 脈，通過各閘極緩衝器依序驅動各閘極線105-1〜105-m。 CS區塊在各驅動器級進行獨立動作，基於由移位暫存器 301輸出至閘極緩衝器302之閘極信號Gate、及由移位暫存 器301輸出至下一級移位暫存器之信號VSRout，在兩階段 閂鎖極性信號POL後，輸出至CS緩衝器304。 圖11為表示圖9之CS區塊之基本構造圖。 CS區塊303基本上包含：第1閂鎖器303 1，其係基於閘極 信號Gate閂鎖極性信號POL者；及第2閂鎖器3032，其係基 於信號VSRout閂鎖第1閂鎖器3031之閂鎖信號POL，在特 定之定時輸出至CS緩衝器304者。 圖12為表示CS區塊之具體構造例之電路圖。 該CS區塊303包含：雙輸入NAND401、變流器 402-405、及開關電路406-408。之後藉由NAND401與變 流器402構成第1閂鎖器3031，藉由變流器403與404構成第 2閂鎖器3032。 NAND401之第1輸入係連接至開關406之固定接點a與變 流器402之輸出端子，第2輸入係連接至信號DISC之輸入 線，輸出係連接至開關407之動作接點b與變流器402之輸 111227.doc •15· 1360794 入端子。 變流器403之輸入端子係連接至開關407之固定接點a與 開關408之動作接點b，輸出端子係連接至變流器404之輸 入端子與CS緩衝器304之輸入。之後變流器404之輸出端子 係連接至開關408之固定接點a。 開關406藉由閘極信號Gate與其反轉信號XGate而開啟、 關閉。開關407與408藉由信號VSRout與信號VSRout以變 流器405所反轉之信號而開啟、關閉。 圖13為表示閘極緩衝器構造例之電路圖。 閘極緩衝器302如圖12所示，其構造係包含：p通道 MOS(PMOS)電晶體PT1-PT3、及η通道MOS(NMOS)電晶體 NT1-NT3。 PMOS電晶體PT1〜PT3之源極係連接至高電壓（例如6V) 之電源電壓VDD2之供給線，NMOS電晶體NT1~NT3之源 極係連接至低電壓（例-3V)之電源電壓VSS2之供給線。 PMOS電晶體PT1之汲極與NMOS電晶體NT1之汲極彼此 連接，其連接點係連接至NMOS電晶體NT2之閘極。 PMOS電晶體PT2之汲極與NMOS電晶體NT2之汲極彼此 連接，其連接點係連接至NMOS電晶體NT1之閘極，以及 構成輸出緩衝器級之PMOS電晶體PT3之閘極與NMOS電晶 體NT3之閘極》 之後PMOS電晶體PT3之汲極與NMOS電晶體NT3之汲極 連接，其連接點係連接至閘極線。 此外，PMOS電晶體PT2之閘極係連接至信號A之供給 111227.doc 16· 線，PMOS電晶體PT1之閘極係連接至信號A之反轉信號 XA之供給缘。 如此，閘極缓衝器藉由位準移位器與輸出緩衝器級所構 成。 圖14係表示CS緩衝器構造例之電路圖。 CS缓衝器3 04如圖13所示，其構造係包含：PMOS電晶 體 PT11 〜PT13、及 NMOS 電晶體 NT11-NT13。 PMOS電晶體PT11、PT12之源極係連接至高電壓（例如 6V)之電源電壓VDD2之供給線，NMOS電晶體NT11、 NT12之源極係連接至低電壓（例如-3V)之電源電壓VSS2之 供給線。 PMOS電晶體PT13之源極係連接至第1位準電壓（例如3V) 之電源電壓VCSH之供給線，NMOS電晶體NT13之源極係 連接至第2位準電壓（例如0V)之電源電壓VSS之供給線。 PMOS電晶體PT11之汲極與NMOS電晶體NT 11之汲極彼 此連接，其連接點係連接至NMOS電晶體NT12之閘極。 PMOS電晶體PT12之汲極與NMOS電晶體NT12之汲極彼 此連接，其連接點係連接至NMOS電晶體NT11之閘極、以 及構成輸出緩衝器級之PMOS電晶體PT13之閘極與NMOS 電晶體NT13之閘極。 之後PMOS電晶體PT13之汲極與NMOS電晶體NT13之汲 極連接，其連接點係連接至閘極線。 此外，PMOS電晶體PT12之閘極係連接至信號B之供給 線，PMOS電晶體PT11之閘極係連接至信號B之反轉信號 111227.doc 1360794 XB之供給線。 出緩衝器級所構 如此’間極緩衝器藉由位準移位器與輪 成。此外，信號B、XB成為切換信號。 圖叫(L)為表示圖1〇之垂直驅動電路動作例之時序 本實施形態垂直驅動電路1〇2之（：8驅 ,y 裔不與驅動器級 之刖後級或前圖框之極性相關，僅以像 丨冬東罵入時之極性 (以POL所表示）決定cs信號之極性。

亦即，不與本實施形態之前後級信號相關 本身級信號控制。 成為能僅以 此外本實施形態垂直驅動電路之cs區塊等能以較，丨、一 件數形成’對於電路規模縮小具有貢獻。例：可藉：2之二 以下電晶體所構成。 此外包含上述構造、功能之垂直驅動電路雖亦可於有效 像素部101單侧之閘極線與儲存線一端部 ' 曰直一個，惟圖6

之構造中，於有效像素部101之閘極線與儲存線之兩端部 分別配4&含閘極驅動^與以驅動器之垂直驅動電路 1 〇2 ’其係由於以下之理由。 閘極信號成為高位準’在允許寫入之像素中相對於 Vcom電位，使得正極（或負極）之顯示信號電壓寫入至像素 電極。此時，透過正在進行寫入之像素電極與儲存電容所 連接之儲存線（CS線），因由像素電極所受到耦合而抖動。 在此於本實施形態中’於兩側配置包含cs驅動器之垂直 驅動電路，藉由縮短該抖動之收斂時間而改善水平方向之 111227.doc • 18 - 1360794 陰影等。 此外像素寫入結束，閘極信號成為低位準後，該像素與 形成儲存電容之儲存線之電位具有與信號線之寄生交又電 容，於該電容因耦合而使得儲存線之電位抖動。 在此於本實施形態中，於兩側配置包含CS驅動器之垂直 驅動電路，藉由縮短該抖動之收斂時間而改善水平方向之 • 陰影等。 換言之，對於付在料線之t阻與電容貞荷由信號線或 • $素電極等所接收之雜訊而為保持-定電壓之驅動能力， 在單側CS驅動器之驅動中不足時，如同本實施形態，於有 效像素部HH之閘極線與儲存線之兩端部側，分別配置包 含閘極驅動器與CS驅動器之垂直驅動電路1〇2，可提升儲 存線之驅動能力。 此外如同上述，將包含閉極驅動器與^驅動器之垂直驅 動電路配置在有效像素部101兩側（圖中為左右兩倒）時因 ☆兩側具有掃描定時錯開之可能性，亦可採用例如圖16所 示，將包含閘極驅動器與cs驅動器之第i垂直驅動電路 102-1僅配置在有效像素部1〇1之單側（圖中為左側广於另 .一側配置僅包含cs驅動器之第2垂直驅動電路ι〇2_2Α之構 造。 藉由採用該構造，可抑制掃描定時之錯位產生，並且可 縮小電路規模，可實現窄邊緣化。 圖17為表示僅包含Cs驅動器之垂直驅動電路構造例之區 塊圖。 111227.doc •19· 1360794 圖丨7之垂直驅動電路1〇2_2八之以驅動器5〇〇係設置有於 像素排列之各列獨立驅動之驅動器級5〇〇1，5〇〇 2, 5 0 〇 · 3、…、5 0 0 - m 〇 各驅動器級500(-1〜-m)包含：閘極閂鎖器（G· Latch)5〇1、CS區塊502、及以緩衝器5〇3。例如cs緩衝器 503—併具有上述之CS驅動器之位準選擇輸出部之功能。 閘極閂鎖器501閂鎖閘極信號Gate，其係配置在像素排 列所對應之列之·閘極線105_1〜105-111所傳送者，並使得閘 極信號Gate僅於主動期間作為信號〇UTA輸出至cs區塊 502 ;並且與.閘極信號Gate同步，在特定定時閂鎖垂直時 脈vck，並在切換所閂鎖之垂直時脈VCK之位準之時點， 將所閂鎖之閘極彳§號Gate進行重設，停止信號〇UTA之輸 出。 圖18為表示圖17之閘極閂鎖器具體構造例之電路圖。此 外’圖19為圖18之電路主要部分節點之時序圖。 閘極閂鎖器501如圖18所示’包含：正反器5〇11、變流 器5012〜5017、雙輸入NOR5018、雙輸入NAND5019、及開 關 SW1 〜SW4。 正反器5011之端子S係連接至閘極信號Gate之輸入線， 重設端子R係連接至節點N5，端子Q係連接至n〇r50182 一方輸入與NAND5019之一方輸入，重設端子rst係連接至 重設信號rst之輸入線。NOR5018之另一方輸入係連接至節 點N5，NAND5019之另一方輸入係連接至閘極信號Gate之 輸入線。 111227.doc -20· 變流器50 13與50 14係結合輸出入彼此而構成閂鎖器 LTC1，變流器5015與5016係結合輸出入彼此而構成閂鎖器 LTC2。 LTC1之節點N1係連接至開關SW1之固定接點a，開關 SW1之動作接點b係連接至垂直時脈CVK之輸入線。 開關SW1藉由以閘極信號Gate(G)與變流器5011所反轉之 信號XG進行開關。該例中，閘極信號G為高位準時將開 啟，成為低位準時將關閉。 LTC2之節點N3係連接至開關S W4之固定接點a，開關 SW4之動作接點b係連接至垂直時脈CVK之輸入線。 開關SW4在變流器5017之輸出信號CKLg為高位準，成 為變流器5017之輸入信號的1^0尺5018之輸出信號乂(：1^尺§為 低位準時將開啟；變流器5017之輸出信號CKLg為低位 準，成為變流器5017之輸入信號的NOR5018之輸出信號 XCLKg為高位準時將關閉。 開關SW2之固定接點a係連接至節點N5，動作接點b係連 接至閂鎖器LTC2之節點N4。 開關S W3之固定接點a係連接至節點N5，動作接點b係連 接至閂鎖器LTC2之節點N3。 開關SW2在閂鎖器LTC1之節點N1之信號CKg為高位準， 節點N2之信號XCKg為低位準時將開啟；節點N1之信號 CKg為低位準，節點N2之信號XCKg為高位準時將關閉。 開關SW3在閂鎖器LTC1之節點N1之信號CKg為低位準， 節點N2之信號XCKg為高位準時將開啟；節點N1之信號 111227.doc -21 - 1360794 CKg為高位準，節點N2之信號XCKg為低位準時將關閉。 例如圖19之例，在第（X)列中，於垂直時脈VCK為低位 準期間使得閘極信號Gate作為高位準之脈衝信號而輸入至 閘極閂鎖器501-x。 之後閘極信號Gate於正反器5011被設定，其結果，節點 N6成為高位準。 此時，開關SW1將開啟，於閂鎖器LTC1輸入低位準之垂 直時脈VCK。其結果，閂鎖器LTC1之節點N1保持為低位 準，節點N2保持為高位準。因此，開關SW2將關閉，SW3 則成為開啟。 此外，因節點N6為高位準，故NOR5018之輸出成為低位 準，其結果係變流器5017之輸出成為高位準，開關SW4將 開啟。 因開關SW4為開啟，故於閂鎖器LTC2輸入低位準之垂直 時脈VCK。其結果，閂鎖器LTC 1之節點N3保持為低位 準，節點N4保持為高位準。因此，該定時中通過開關SW3 而節點N5為低位準，正反器5011不會被重設。 之後由AND50 19，在閘極信號Gate為高位準之期間，使 得高位準之信號OUTA輸出至CS區塊502。 其次，垂直時脈VCK由低位準切換為高位準，閘極信號 Gate亦切換為低位準。 其結果，輸出信號OUTA成為低位準，此外於閂鎖器 LTC2輸入高位準之垂直時脈VCK。其結果，閂鎖器LTC2 之節點N3保持為高位準，節點N4保持為低位準。因此， 111227.doc -22- 1360794 該定時中通過開關SW3而節點N5為高位準，正反器5011被 重設，此外至垂直時脈VCK成為低位準為止，開關SW4被 保持為開啟狀態。 此外圖19之例，在第（x+1)列中，於垂直時脈VCK為高 位準之期間，使得閘極信號Gate作為高位準之脈衝信號輸 入至閘極閂鎖器501-x+l。 之後，閘極信號Gate於正反器50 11被設定，其結果，節 點N6成為高位準。 此時，開關SW1將開啟，於閂鎖器LTC1輸入高位準之垂 直時脈VCK。其結果，閂鎖器LTC1之節點N1保持為高位 準，節點N2保持為低位準。因此，開關SW2將開啟，SW3 成為關閉。 此外因節點N6為高位準，故NOR50 18之輸出成為低位 準，其結果，變流器5017之輸出成為高位準，開關SW4將 開啟。 因開關SW4為開啟，於閂鎖器LTC2輸入高位準之垂直時 脈VCK。其結果，閂鎖器LTC1之節點N3保持為高位準， 節點N4保持為低位準。因此，該定時中通過開關SW2而節 點N5為低位準，正反器5011不會被重設。 之後由AND5019，閘極信號Gate為高位準之期間，高位 準之信號OUTA輸出至CS區塊502。 其次垂直時脈VCK由高位準切換為低位準，閘極信號 Gate亦切換為低位準。 其結果，輸出信號OUTA成為低位準，此外，於閂鎖器 111227.doc -23- 1360794 LTC2輸人低位準之垂直時脈VCKe其結果，問鎖器π。 之節點N3保持為低位準，節點N4保持為高位準。因此， 該定時中通過開關S W2而節點N5為高位準，τ e Ώ q门1丑平，正反器5〇11被 重設’此外至垂直時脈VCK成為高位準兔a β1平為止，開關SW4保 持為開啟狀態。 CS區塊502在各驅動器級進行獨立之動作，基於由㈣ 閂鎖器501所輸出之閘極信號Gate(〇UTA)，例如以兩階段 閂鎖極性信號POL後，輸出至Cs緩衝器5〇3。

此外CS區塊502與CS緩衝器503可採用與圖1〇、圖13附 加關連所說明之構造為相同之構造。 共通電壓產生電路104產生於每一水平掃描期間（1H)使 得極性反轉之小振幅共通電壓vc〇M，通過無圖示之供給 線共通地供給至有效像素部101之全像素電路pXLC之液晶 胞LC201的第2像素電極。

共通電歷Vcom之振幅的振幅AVcoin之値，以及儲存信 號CS之第1位準CSH與第2位準CSL之差AVcs，係同時選定 為可使得黑亮度與白亮度均可最佳化之値。 例如之後所述’於白顯示時以使得施加至液晶之實效像 素電位AVpix—W成為0.5V以下之値之方式，決定aVcs與Δ Vcom之値。 圖6中雖舉例表示將共通電壓產生電路1〇4設置在液晶面 板内之構造’惟亦可配置於面板外，以由面板外供給共通 電壓Vcom之方式所構成。 圖20為表示本實施形態之共通電壓產生電路構造例之電 111227.doc •24· 1360794 路圖。 圖20之例為表示藉由面板之外部零件而產生小振幅共通 電壓Vcom之情形。 圖20之共通電壓產生電路之構造係包含：閃爍調整用電 阻元件Rl、R2、平滑電容器ci、用於僅產生小振幅厶 Vcom之電容器C2、Vcom供給線1〇8之佈線電阻Rcom、及 Vcom供給線108之寄生電容Ccom。 電源電壓VCC之供給線與接地線GND之間串聯連接電阻 元件Rl、R2，於電阻元件之連接節點^^^產生在兩電阻元 件Rl、R2進行電阻分壓之電壓。電阻元件尺2為可變電 阻，成為可調整所產生之電壓。 連接節點ND1係連接至面板端子τ。電容器C1之第i電極 係連接至連接節點ND1與端子τ之連接線，電容器以之第2 電極將接地。 電容器C2之第1電極係連接至連接節sND1與端子τ之連 接線’第2電極係連接至信號frP之供給線。 圖20之共通電壓產生電路中，依據以下公式而決定小振 幅 Δνοοιη。 •〔數2〕 △vcom= {C2/(C1+C2+Ce0m)} xFRp …⑺ 小振幅係利用電容耦合（結合），或以數位性產生而使 用。 小振幅Δναιη之値為極小振幅，例如i〇 mV〜i〇 v左右 之振幅為佳。理由係其以外時，過 ^過衡所造成之反應速度改 111227.doc •25- 1360794 善、音響雜訊降低等效果將變小之故。 如同以上，本實施形態中，於液晶顯示裝置1〇〇進行利 用電容耦合之電容耦合驅動時，使得共通電壓Vcom振幅 之振幅Δνοοπι之値與儲存信號CS之第1位準CSH與第2位準 CSL之差AVcs之値，選定為可將黑亮度與白亮度同時最佳 化之値。 例如於白顯示時，以使得施加至液晶之實效像素電位△ Vpix 一 W成為較0.5V為低之値之方式，決定 之値。 以下關於本實施形態之電容輕合驅動進一步詳細說明。 圖21(A)〜(E)為表示本實施形態主要液晶胞之驅動波形 之時序圖。 圖21(A)表示閘極脈衝gp_N，圖21(B)表示共通電壓 Vcom，圖21(C)表示儲存信號cs_N，圖21(D)表示影像信 號Vsig，圖21(E)表示施加至液晶胞之信號pix_N。 本實施形態之電容耦合驅動中，共通電壓Vc〇m並非一 定之直流電壓，係於每一水平掃描期間（1H)使得極性反轉 之作為小振幅交互之信號所產生，施加至各像素電路 PXLC之液晶胞LC201之第2像素電極。 此外儲存信號CS一N係選擇第i位準（CSH，例如3v〜4V) 或第2位準(CSL，例如0V)之任一者，提供至對應各閘極線 而獨立佈線之各儲存線。 如此驅動時之施加至液晶之實效像素電位Δνρίχ將以下 式所提供。 111227.doc •26· 〔數3〕 AVpix3 = Vsig

Ccs

Vsig.

Ccs+CIc+Cg+Csp [cScic*^^8 △ Vcs +

Clc

Clc ^Ccs+CIc

Ccs+CIc+Cg+Csp ^dVcom -Vcom 2

Vcom 式（3)中’近似式第2項{(Ccs/Ccs+clc)*AVcs}係因液 晶介電率之非線性而使得低灰階（白亮度側）變黑（下降）之 主要原因之項，近似式第3項{ (Ccl/Ccs+clc)*AVc〇m/2 } 係因液晶介電率之非線性而使得低灰階側變白（上升）之 項。. 亦即近似式第2項之使得低灰階（白亮度側）變黑（下降）傾 向邛刀，藉由以第3項使得低灰階侧變白（上升）功能所補償 之方式動作。 之後藉由選定為可將黑亮度與白亮度同時最佳化之値， 可得到最佳之對比。 圖23(A)、（B)為用於說明採用在液晶顯示裝置所使用之 液晶材料（正常顯白液晶）之情形下白顯示時，施加至液晶 之實效像素電位△Vpix—Wi選定基準之圖。圖23(a)為表 示對於施加電壓之比介電率£之特性圖，圖23(b)為擴大 表示圖23(A)之特性大為變化之區域之圖。 如圖所示’使用於液晶顯示裝置之液晶特性中，施加約 0.5V以上之電壓時，白亮度將下降。 、因此，為使得白亮度最佳化，必須使得白顯示時施加至 液晶之實效像素電位△Vpix—W成為〇.5Ve因此以使得實 效像素電位AVpix一W成為〇·5ν以·^之方式決定^二△

Hl227.doc -27- 1360794

Vcom之値。 作為實際評價之結果，當△Vcs=3.8V、△Vcon^OJV時， 可得到最佳之對比。 圖2*4為表示本發明實施形邊之驅動方式、相關之電容柄 合驅動方式及通常之1H Vcom驅動方式之影像信號電壓與 實效像素電位之關係圖。 圖24中，橫轴表示影像信號電壓vsig，縱轴表示實效像 素電位ΔΥρίχ。此外圖13中，以A所示之線表示本發明實 施形態之驅動方式特性’以B所示之線表示相關之電容耦 合驅動方式特性’以C所示之線表示通常之iHVcom驅動方 式特性。 由圖24可得知，依據本實施形態之驅動方式，相較於相 關之電容耦合驅動方式，可充分改善特性。 圖25.為表示本發明實施形態之驅動方式、及相關之電容 耗合驅動方式之影像信號電壓與亮度之關係圖。 圖Μ中，橫軸表示影像信號電壓Vsig，縱軸表示亮度。 此外圖14中，以cv-A所示之線表示本發明實施形態之驅 動方式特性，以CV-B所示之線表示相關之電容耦合驅動方 式特性。 由圖25可得知，相關之電容耦合驅動方式中，將黑亮度 ⑺最佳化時，白亮度⑴將下降。相對於此，依據本實施 形態之驅動方式’藉由使得Vc〇m成為小振幅，可使得黑 亮度（1)與白亮度（1)雙方同時最佳化。 於以下之式（4)表示在本實施形態驅動方式之上述式 111227.doc -28· 1360794 中設定具體數値之情形下的黑顯示時，以及黑顯示時之實 效像素電位AVpix_B與白顯示時之實效像素電位AVpix_W 之値。 此外於式（5)表示在相關之電容耦合驅動方式之上述式 (1)中設定具體數値之情形下的黑顯示時，以及黑顯示時之 實效像素電位△乂口丨\_；8與實效像素電位AVpix+W之値。 〔數4〕 ⑴黑顯示時

AVpbc_B =Vsig + fccS X ΔVcs +¾j心x丄产—Vcom =3.3V + 1.65 - 1.65V =3.3V (將黑亮度最佳化） (2)白顯示時 AVpix_W =Vsig + ci5^4-CeS x ΔVcs + _ Vc〇m

=0.0V + 2.05 一 1.65V =0.4V (將白亮度最佳化） 〔數5〕

⑴黑顯示時

AVpix一B = Vsig + Qcfficcs x AVcs ~ Vcom =3.3V + 1.65 - 1.65V =3.3V (將黑亮度最佳化） (2)白顯不時 ccs- AVpix一W = Vsig + -x AVcs - Vcom

Clc_w +Ccs

=0.0V + 2.45 — 1.65V =0.8V (白亮度將下降） 如式（4)與式（5)所示，黑顯示時本實施形態之驅動方式 與相關之驅動方式均係實效像素電位△Vpix_B成為3.3 V， 111227.doc -29- 1360794 黑7C度被最佳化0 白顯示時如式（5)所示，相 仞ΛΛ/ . 职動方式之實效像素電 位AVpiX-W成為0 5 ν以上之〇 8 ν， ^ ^ ^ ^ 正如與圖23(B)相關所 說明之白売度將下降。 相對於此，本實施形態之驅動方 Vpix—W成為〇.5 ν以下之〇 4 ν，正 明之白亮度被最佳化。

其次關於將作為本實施形態特徵之—之儲存信號cs，以 藉由檢測電路1()9而從虛設像素部⑽所測出之像素電位成 為任意電位之方式，以增加光學特性之形式進行校正之具 體構造例。

式之實效像素電位△ 如與圖23(B)相關所說 本實細形態中，因驅動溫度改變而使得形成保持電容 (儲存電容）CS201之絕緣膜與液晶之介電率與折射率改 變，使得液晶施加電壓變動，故藉由電性感測因該溫度改 變所造成之液晶介電率與折射率之變動分，抑制液晶施加 電壓之變動’而抑制顯示之溫度所造成之改變。 圖26為表示本實施形態之校正電路系統之基本構造圖。 校正電路系統3〇〇之主構成要素包含：檢測像素電位之 虛設像素部108 ;檢測電路1〇9，其係基於測出之像素電位 進行粗調整與微調整而檢測作為校正之最適電壓者；CS緩 衝器110 ’其係將接收檢測電路1〇9之最適電壓而增加光學 特性之儲存信號CS，施加至對應之儲存線106-1〜l〇6-m 者；電源部111及用於吸收誤差部分之外接校正可變電阻 112。 111227.doc •30- 1360794 圖27為表不本實施形遙之校正電路系統進一步詳細構造 之電路圖。 檢測電路109在概念上包含：參考像素部1〇91、記憶體 1092、集合電阻部1093、連接集合電阻1〇93部各分割端子 之開關（PMOS)群1094及比較器1〇95。 此外，CS驅動器1020之CS緩衝器11〇包含··記憶體 1101、被加權之電阻形成為梯狀之集合電阻部及連接 集合電阻部1102各分割端子之開關（PMOS)群1103。 集合電阻部1102之電阻加權藉由以下所進行。 如圖28(A)，（B)所示，考量作為光學特性之液晶介電率 ε與折射率η，以常溫之25。(：作為邊限而求出邊界，考量儲 存信號之特性曲線而改變加權之程度，該儲存信號之特性 曲線係考量相對於常溫之高溫區域與低溫區域之儲存信號 Vcs之光學特性的液晶介電率e與折射率ηβ 本實施形態中，因高溫區域具有較低溫區域為陡之傾斜 特性，故使得高溫區域加權値較低溫區域加權値為大（加 重加權）。 圖27之例中雖為概念性者，惟集合電阻部中，將對應高 溫區域之電阻設定為通常電阻値尺之3倍之3R，將對應低 溫區域之電阻設定為通常電阻r之2倍之2R。 此外於記憶體lioi，作為初始値，將虛設像素部1〇8之 像素電位與參考像素部1091之像素電位以比較器1〇95進行 時間分割比較而設定基本之電壓值。 圖29與圖30為概念表示粗調整與微調整所進行之最適電 111227.doc -31- 1360794 壓値檢索動作之圖，圖29表示電路圖、圖30表示時序圖。 粗調整與微調整例如在1〇圖框之前半以5次r〇〜R4所示 之方式進行粗調整’在後半以5次FxO〜Fx4所示之方式進行 微調整。 如此為之時，在圖框期間内選擇輸出最適之VCS値 (1/25)。 此外圖26與圖27雖包含概念之部分而圖示’惟例如圖 31所不，能以在檢測電路1〇9與cs缓衝器11〇共有集合電阻 部之方式所構成。 圖32(A)為表示1HVc〇m反轉驅動方式之輸入灰階與透過 率之關係圖’圖32(B)為表示本實施形態之驅動方式且增 加光學特性之輪入灰階與透過率之關係圖。 於lHVC0m反轉驅動方式之情形下，雖高溫側透過率特 性之誤差較大，惟於本實施形態之驅動方式且增加光學特 性時，可抑制誤差。 其次說明上述構造之動作。. 於垂直驅動電路102之移位暫存器’供給藉由無圖示之 時脈產生器所產生之指示垂直掃描開始之垂直開始脈衝 VST、及成為垂直掃描基準之相互逆相之垂直時脈、 VCKX。 在移位暫存器中，進行垂直時脈之位準移位動作，並且 以分別相異之延遲時間進行延遲。例如在移位暫存器中， 垂直開始脈衝VST與垂直時脈VCK同步而進行移位動作， 供給至對應之閘極緩衝器。 111227.doc -32- 1360794 此外垂直開始脈衝VST由有效像素部1〇1之上部侧或 由下部側傳送，依序移位輪入至各移位暫存器。 因此基本上，藉由以移位暫存器VSR所供給之垂直時 脈，通過各閘極緩衝器，依序驅動各閘極線1051〜105_ m 〇 如此地雖藉由垂直驅動電路102，例如由第丨列依序驅動 閘極線105-1〜l〇5-m，惟伴隨於此，儲存線切卜卜丨“瓜被 驅動。此時，以閘極脈衝驅動一條閘極線後，在下一條閘 極線之閘極脈衝上升時點，使得施加至儲存線1〇6 ι〜ι〇6_ m之儲存信號CS1〜CSm之位準，交互選擇第j位準CSH與第 2位準C S L而施加。 例如於第1列之儲存線〖064選擇第i位準CSH而施加儲 存信號CS1時，於第2列之儲存線106_2選擇第2位準CSL而 施加儲存信號CS2，於第3列之儲存線1 〇6_3選擇第i位準 CSH而施加儲存信號(：83，於第4列之儲存線1〇6 4選擇第2 位準CSL而施加儲存信號（^4，以下同樣地交互選擇第^立 準CSH與第2位準CSL，使得儲存信號CS5〜CSm施加至儲存 線106-5〜l〇6-m 〇 該儲存信號係以檢測電路109測出虛設像素部1〇8之像素 電位，基於該檢測電位，以成為任意電位之方式而以增加 光學特性之形態進行校正。 此外，以小振幅Δνοοιη交互之共通電壓vcom共通施加 至有效像素部101之全像素電路PXLC之液晶胞LC201之第2 像素電極。 111227.doc -33- 1360794 之後水平驅動電路1〇3中，接收由無圖示之時脈產生器 所產生之指示水平掃描開始之水平開始脈衝HST、成為水 平掃描基準之相互逆相之水平時脈HCK、HCKX而產生取 樣脈衝，反應被輸入之影像信號所產生之取樣脈衝而依序 取樣，作為應寫入至各像素電路PXLC之資料信號SDT供 給至各信號線107-1〜ι〇7-η。 例如首先使得在R對應之選擇開關驅動控制為導通狀態 而使付R資料輸出至各信號線，寫入R資料。R資料之寫入 結束時，僅使得G對應之選擇開關驅動控制為導通狀態而 使得G資料輸出並寫入至各信號線。〇資料之寫入結束 時，僅使得B對應之選擇開關驅動控制為導通狀態而使得 B資料輸出並寫入至各信號線。 本實施形態中’由該信號線之寫入後（閘極脈衝GP之下 降後）’藉由從儲存線106-1〜106-m透過保持電容CS201而 搞合，改變像素電位（節點ND201之電位），調制液晶施加 電壓。 此時，共通電壓Vcom並非一定値，而以小振幅Avcom (10 mV〜1.0 V)作為交互信號所供給。 藉此不僅黑亮度，白亮度亦被最佳化。 如以上所說明’依據本實施形態，包含：有效像素部 101，其係通過TFT201寫入影像用像素資料之複數像素電 路PXLC配置為矩陣狀者；閘極線i〇5· ihos,，其係以對 應像素電路之列排列之方式所配置者；複數電容佈線丨〇6一 1〜106-m，其係以對應像素電路之列排列之方式所配置 111227.doc -34- 1360794 者；信號線107-1〜l〇7-m，其係以對應像素電路之行排列 之方式所配置者；垂直驅動電路1G2，其係選擇性驅動閉 極線與電容佈線者；及產生電路1G4，其係產生以特定周 期切換位準之小振幅共通電壓信號者；並且各像素電路包 含：液晶胞LC201，其具有第丨像素電極與第2像素電極； 及保持電容CS201，其具有第1電極與第2電極；液晶胞之 第1像素電極與保持電容之第i電極與1^7一端子連接保 持電容之第2電極連接排列在所對應之列之電容佈線，於 液晶胞之第2像素電極施加共通電壓信號，故可使得黑亮 度與白壳度雙方同時最佳化。其結果，具有能使得對比最 佳化之優點。 此外於本實施形態中，因驅動溫度改變，形成保持電容 (儲存電容）CS201之絕緣膜與液晶之介電率及折射率改 變’使得液晶施加電壓變動’故電性感測該溫度變化所造 成之液晶介電率與折射率之變動分，抑制液晶施加電壓變 動之方式所構成，故可抑制顯示之溫度所造成之變化。 此外’本實施形態之垂直驅動電路102中CS驅動器不與 驅動器級之前後級或前圖框之極性相關，僅以像素寫入時 之極性（以POL表示）決定CS信號之極性。 亦即不與本實施形態之前後級之信號相關，能僅以本身 級之信號控制。 此外，本實施形態之垂直驅動電路之CS區塊等能以較少 之元件數形成，對應電路規模縮小具有貢獻。例如可藉由 20個以下電晶體所構成》 111227.doc •35. 1360794 此外上述實施形態中，雖說明適用在搭載有於液晶顯示 裝置輸入類比影像信號’將其閃鎖後以點依序將類比影像 6號寫入至各像素之類比介面驅動電路之液晶顯示裝置之 情形’惟於搭載有輸入數位影像信號，由選擇方式以線依 序將影像信號寫入至像素之驅動電路之液晶表示裝置，亦 可同樣地適用。 此外於上述實施形態中’雖以適用在使用液晶胞作為各 像素之顯示元件（光電元件）之主動·矩陣型液晶顯示裝置之 情形為例說明，惟不限於適用在液晶顯示裝置，可適用在 使用電激發光（EL:electroluminescence)元件作為各像素之 顯示元件之主動矩陣型EL顯示裝置等主動矩陣型顯示裝置 全體。 以上說明之實施形態之顯示裝置，可作為直視型影像顯 示裝置（液晶監視器、液晶觀景窗）、投射型液晶顯示裝置 (液晶投影機）之顯不面板’亦即LCD (liquid crystal display)面板而使用。 【圖式簡單說明】 圖1為表示液晶顯示裝置構造例之區塊圖。 圖2(A)-(E)為表示圖1所示之液晶顯示裝置之所謂 lHVcom反轉驅動方式中時序圖。 圖3為表示正常顯白液晶之施加電壓與比介電率之關係 圖。 圖4為表示採用lHVcom反轉驅動方式與相關之電容搞合 驅動方式之液晶顯示裝置，其影像信號電壓與實效像素電 111227.doc -36 - 1360794 位之關係圖。 圖5為表示最佳化採用相關之電容耦合驅動 顯示裝置之黑亮度時，白亮度變黑（下降）之圖 圖6為表示本發明一實施形態之主動矩陣型 造例之圖。 圖7為表示圖6之主動矩陣型顯示裝置内 具體構造例之電路圖。 圖8為圖7之部分擴大圖。

圖9(A)-(L)為表示本實施形態垂直驅動電 •a吩 < 閉極線盘 儲存線之驅動例之時序圖。 〃 圖10為表示本實施形態垂直驅動電路之閘極驅動器與 驅動器之構造例之區塊圖。 圖11為表示圖10之CS區塊之基本構造圖。 圖12為表示CS區塊之具體構造例之電路圖。 圖13為表示閘極緩衝器之構造例之電路圖。

方式之液晶 3 顯示裝置構 部電路之像素部 圖14為表示CS緩衝器之構造例之電路圖。 圖15(A)-(L)為表示圖1〇之垂直驅動電路動作例之時序 圖0 圖16為表示將包含閘極驅動器與CS驅動器之垂直驅動電 路僅配置在有效像素部單側，於另一側配置僅包含<:8驅動 器之垂直駆動電路之構造圖。 圖17為表示僅包含cs驅動器之垂直驅動電路構造例之區 塊圖。 圖18為表示圖17之閘極閂鎖器之具體構造例之電路圖。 111227.doc •37- 1360794 圖19為圖18之電路主要部分節點之時序圖。 圖20為表示本實施形態共通電壓產生電路之構造例之電 路圖。 圖21(A)-(E)為表示本實施形態之主要液晶胞驅動波形之 時序圖。 圖22為表示式3中液晶胞之各電容之圖。 圖23(A)、23(B)為用於說明採用在液晶顯示裝置所使用 之液晶材料（正常顯白液晶）之情形下之白顯示時，施加至 液晶之實效像素電位AVpix—W之選定基準之圖。 圖24為表示本發明實施形態之驅動方式、相關之電容耦 合驅動方式、以及通常1HVc〇m驅動方式之影像信號電壓 與實效像素電位之關係圖。 圖25為表示本發明實施形態之驅動方式、以及相關之電 容輛合驅動方式之影像信號電壓與亮度之關係圖。 圖26為表示本實施形態校正電路系統之基本構造圖。 圖27為表示本實施形態之校正電路系統進一步詳細構造 之電路圖。 圖28(A)、28(B)為用於說明集合電阻部加權値之設定例 之圖。 圖29為概念上表示粗調整與微調整所產生之最適電壓値 之檢索動作之電路圖。 圖3〇為㈣上表示粗調整與微調整所產生之最適電壓値 之檢索動作之時序圖。 圖31為表示校正電路系統之較佳構造例之電路圖。 111227.doc -38- 丄360794 圖32(A)、32(B)為表示1HVc〇m反轉驅動方式之輸入灰 階與透過率之關係’以及本實施形態驅動方式且增加光學 特性之輸入灰階與透過率之關係之圖。 【主要元件符號說明】

1 液晶顯示裝置 2, 101 有效像素部 3, 102 垂直驅動電路（VDRV) 4, 103 水平驅動電路（HDRV) 5-1 〜5-m, 105-1〜105-m 掃描線（閘極線） 6-1〜6-n， 107-1〜107-n 信號線 7 共通電壓供給線 21, 201 像素電路 100 顯示裝置 102-1, 102-2 包含閘極驅動器與CS驅動 器之垂直驅動電路 102-2A 僅包含CS驅動器之垂直驅 動電路 1020, 110, 500 CS驅動器 1021 可變電源部 1022 第1位準供給線 1023 第2位準供給線 104 共通電壓產生電路 106-1~106-m 保持電容佈線（儲存線） 108 虛設像素部（監視器部） 111227.doc •39- 1360794

1095 111 112 300-1〜300-m， 500-1〜500-m 301 302 109 1091 1092, 1101 1093, 1102 1094, 1103 303, 502 3031 3032 304, 503 401， 5019 402〜405, 5012〜5017 406〜408 501 5011 5018 檢測電路 參考像素部 記憶體 集合電阻部 開關群 比較器 電源部

校正可變電阻 驅動器級 移位暫存器（VSR) 閘極緩衝器 CS區塊 第1閂鎖器 第2閂鎖器 CS緩衝器 雙輸入NAND 變流器 開關電路 閘極閂鎖器 正反器 雙輸入NOR 111227.doc -40-

Claims (1)

1360794 第095128501號專利申請案 中文申請專利範圍替換本(100年月）

、甲請專利範園·· 種顯示裝置，其包含·· 像素部’其係以矩陣狀配置有複數像素電路者，該像 素电路係通過開關元件寫入傳經信號線之影像用像素資 料； ’、 複數掃描線，其係以與上述像素電路之列排列對應之 方式配置，用於控制上述開關元件之導通者； 硬數電容佈線，其係以與上述像素電路之列排列對應 之方式配置者； 驅動電路，錢選擇性驅動上述複數掃描線與上述複 數電容佈線者； 產生電路，其係產生以特定周期切換位準之共通電壓 信號者；及 校正電路系統，其係校正上述驅動電路之驅動電容佈 線之信號者； 排列於上述像素部之各像素電路包含： 顯示元件，其包含第i像素電極與第2像素電極；及 保持電容，其包含第〖電極與第2電極； ^ 述，，1不凡件像素胞之第1像素電極與上述保持電 容之第1電極與上述開關元件一端子連接； 上述保持電容之第2電極連接於排列在對應之列之 上述電容佈線； 於上述顯示元件之第2像素電極被施加上述共通電 111227-1001116.doc 1360794 ·τ ——_ 上述校正電路系統包含監視上述像素部之像素 =器電路，並基於該監視器電路之監視結果:、：進 號。 特眭而权正驅動上述電容佈線之信 2.如請求項1之顯示裝置， 幅之信號。 ，、中上述共通電虔信號為小振 3_如請求項2之顯示裝置，苴中 ^ ^ ζ、 述权正電路系統進行對 應/皿度之加權而進行校正。 4. 如請求項3之顯示裝置，苴. 夏再中上述权正電路系統以特 /皿又作為邊界而分為高溫區 埤興低皿區域，在該兩個區 域進仃相異之加權。 5. 如請求項4之顯示裝置，其中上述校正電路系統以特定 溫度作為邊界而分為高溫區域與低溫區域，以該高溫區 域加權值設成較低溫區域加權値為大之値而進行校正。 6. 如請求項2之顯示裝置，装φ μ .+. ρ τ & … 罝#中上述杈正電路系統在複數 框内進行粗調整與微調整，選擇希望之値。 7·如請求項4之顯示裝置，其中上述驅動；路在驅動所選 擇之列之掃描線，於希望之像素電路寫人像素資料後， 驅動同一列之上述電容佈線。 8. 如請求項7之顯示裝置，其中上述驅動電路中，驅動上 述電容佈線之信號選擇第丨位準與較該第丨位 2位準之任一者而施加至對應之電容佈線。 " 9. 如請求们之顯示裝置’其中上述像素電路之顯示元件 為液晶胞。 111227· 1〇〇 π 16.doc i〇·-種顯示裝置，其包含： |W/月’^^ 像素部，其係以矩陣狀配置有複數像素電路者，該像 二電路係通過開關π件寫人傳經信號線之影像用像素資 複數掃描線，其係以與上述像素電路之列排列對應之 方式配置，用於控制上述開關元件之導通者； 複數電容佈線，盆Υ系7 & /、係以與上述像素電路之列排列對應 之方式配置者； 〜 驅動電路，其係選擇性驅動上述複數掃描線與上述 數電容佈線者；及 產生電路，其係產生以特定周期切換位準之共通電遷 信號者； 排列於上述像素部之各像素電路包含： 顯示元件，其包含第1像素電極與第2像素電極；及 保持電容，其包含第丨電極與第2電極； —^述顯示元件像素胞之第^素電極與上述保持電 容之第1電極與上述開關元件一端子連接； 上述保持電容之第2電極連接於排列在對應之列之 上述電容佈線，· 於上述顯示元件之第2像素電極被施加上述共通電 亡述驅動電路之電容佈線驅動H基於像素寫入時之 極性信號’各列獨立地驅動所對應之電容佈線。 11. 如請求項Π)之顯示裝置’其中上述共通電麼信號為小振 111227- ]〇〇!]] 6.doc 1360794 幅之信號。. /请/,月/6日修正替换頁 2.如明求項11之顯不裝置，其中上述驅動電路之電容佈線 驅動器基於像素寫人時之極性信號’決^驅動電容佈線 之信號之極性。 13·如請求項12之顯示裝置，其中上述驅動電路之掃描線驅 動器包含：移位暫存器’其係使特定信號於行方向移位 者；及緩衝器，其係接收移位暫存器之信號，驅動所對 應之掃描線者； 電容佈線驅動器包含：第…鎖器，其係基於上述移 位暫存器往上述緩衝器之輸出信號，閂鎖上述極性信號 者及第2問鎖H，其係、基於上述移位暫存器往下一級 之移位信號，閃鎖上述第鎖器所閃鎖之極性信號並 予輸出者。 .如明求項13之顯不裝置’其中上述驅動電路在驅動所選 擇之列之掃描線，於希望之像素電路寫入像素資料後， 驅動同一列之上述電容佈線。 如:求項14之顯不裝置’其中上述驅動電路係驅動上述 電容佈線之信號選擇第1位準與較該第丨位準為低之第2 位準之任一者而施加至對應之電容佈線。 16·如請求項U之顯示裝置’其中上述像素電路之顯示元件 為液晶胞。 7· 種顯示裝置，其包含： 象素部，其係以矩陣狀配置有複數像素電路者，該像 素電路係通過《元件寫入傳經於信號線之影像用=素 111227-10011,6 d〇c 複數掃描線’其係以與上述傻去— 1豕京電路之列排列對應之 方式配置，用於控制上述開關元件之導通者； 複數電容佈線，其係以與上沭德各4^ 、返像素電路之列排列對應 之方式配置者； 第1驅動電路及第2驅動電路；及 產生電路，其係產生以特定周期切換位準之共通電壓 信號者； 排列於上述像素部之各像素電路包含·· 顯示元件，其包含第丨像素電極與第2像素電極；及 保持電容，其包含第丨電極與第2電極； 上述顯示元件像素胞之第丨像素電極與上述保持電 谷之第1電極與上述開關元件一端子連接； 上述保持電容之第2電極連接於排列在對應之列之 上述電容佈線； 於上述顯示元件之第2像素電極被施加上述共通電 壓信號； 上述4 1驅動電路具有與各上述像素電路之列排列 對應之複數驅動器級，於該第丨驅動電路之各驅動器級 匕3 .閘極驅動器，其依序選擇上述複數之掃瞄線而加 以驅動、及電容佈線驅動器，其於各驅動器級獨立地動 作藉而選擇性地驅動上述複數之電容佈線； 上述第2驅動電路具有與各上述像素電路之列排列 對應之複數驅動器級，於該第2驅動電路之各驅動器級 111227-1001116.doc 1360794 分赠日修正替蜱頁 不匕a閘極驅動器而包含電容佈線驅動器，該電容佈線 驅動器於各驅動器級獨立而與上述第旧動電路之電容 佈線驅動器—起對相同之上述電容佈線自兩端加以選擇 性地驅動。 18.種顯示裝置，其包含： 像素部，其係以矩陣狀配置有複數像素電路者’該像 素電路係通過開關元件寫人傳經於信號線之 資料； ” 複數掃為線，其係以與上述像素電路之列排列對應之 方式配置’用於控制上述開關元件之導通者； 複數電容佈線，其倍以盘 、你以與上述像素電路之列排列對應 之方式配置者； ♦第1驅動電路’其係由一端側選擇性驅動上述複數掃 描線與上述複數電容佈線者； 第2ie動電路，其係由另一端側選擇性驅動上述複數 掃描線與上述複數電容佈線_至少複數電容佈線者；及 士產生電路，其係產生以特定周期切換位準之共通電壓 is號者， 排列於上述像素部之各像素電路包含： 顯7^ 70件’其包含第1像素電極與第2像素電極；及 保持電容，其包含第1電極與第2電極； —上述顯示元件像素胞之第1像素電極與上述保持電 谷之第1電極與上述開關元件—端子連接； 上述保持電容之第2電極連接於排列在對應之列之 Ili227-100lll6.doc 1360794 上述電容佈線； 於上述顯示元件之第2像素 信號； 敗日修正替換頁 電極被施加上述共通I 壓 其中上述共通電壓信號為小振幅之信號。 19. 20. 21. 其中上述第1與第2驅動電路之 寫入時之極性信號，各列獨立 如清求項18之顯示裝置， 電容佈線驅動器基於像素 地驅動所對應之電容佈線 如請求項19之顯示裝置，盆中 ，、甲上述第2驅動電路之電容 佈線驅動器係回應藉由上述第1瓶叙恭技二^ 硕田工XL弟i驅動電路而於對應之列 之傳經掃描線之驅動信號，驅動所對應之電容佈線。 如請求項20之顯示裝置，其中上沭勰叙贵 τ上返驅動電路在驅動所選 擇之列之掃描線，於希望之像素電路寫入像素資料後， 驅動同一列之上述電容佈線。 22. 如請求項21之顯不裝置，其中上述驅動電路中，驅動上 述電容佈線之信號選擇第1位準與較該第1位準為低之第 2位準之任一者而施加至對應之電容佈線。 23. 如請求項17之顯示裝置，其中上述像素電路之顯示元件 為液晶胞。 Hi 227-1001116.doc