TWI358181B - Esd protecting circuit - Google Patents

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1358181 第 96149690 號 修正曰期:100.8.2 修正本 九、發明說明： 【發明所屬之技術領域】 ’ 本發明係相關於一種靜電放電防護電路，尤指一種用 於之輸出電路中之靜電放電防護電路。 【先前技術】 在一般電路設計中，由於需要避免因為環境或人體靜 電對電路造成的傷害’通常會在電路中設置一個電路組， 以使整個電路避免因為靜電的傷害破壞或是減損電路的壽 籲命。 這樣的電路通常稱為靜.電放電（ESI) ; Electrostatic Discharge)防護電路，在習知技術中，考慮eSD電路設計 通常有兩種方法： 1. 在電路中裝設鎮流電阻(Ballast resistor)，可避免 因為電路中的寄生（parasitic)NMOS，因為不正常的打開， 因而降低靜電保護的等級，在電路中裝設鎮流電阻可改善 _ NM0S不正常打開的問題。 2. 在電源線間加上ESD箝制電路，以引導部份或全 部的電流。請參閱第1圖，其係為傳統具有ESD箝制電路

之輸出電路電路圖，如第1圖所示，輸出電路1中包含ESD 柑制電路11 ’連接於電壓源Vcc以及接地端12之間， 出電路1 萁& 4 Λ 力外包含PM0S13，PM0S13之源極耦接於雷柯 源VCC、、、》士 、屯雙 \ 、汷極耦接於輪出端16，以及NM0S14，Knvi〇Sl4 之=極_接至接地端12，：：及極轉接至輸出單元16，寄生二 才亟體15執接於電壓源VCC，輸出單元16搞接於二^ 1358181 第 96149690 號 修正曰期:100.8.2 修正本

15。在PSmode時，因為ESD箝制電路可引導靜電雷在 照寄生二極體15、電壓源VCC、ESD箝制電路“到^， 端12的路線行走’因此可以避免靜電對電路造成的破學' 但是在大尺寸的輸出電路應用上，普遍都有低通導^ 阻(RDS QN)的需求，但是鎮流電阻會使通導電阻升高'，^ 此在考量通導電阻以及電路佈局尺寸所反應出的成本，大 尺寸輸出黾路中一般都是不加或只是加極小的鎮流電卩且， =此寄生NPN非常容易有不一致打開的情形發生，而如果 毛生在大尺寸的〇DNMOS(〇pen drain NMOD)，則ESD的 問題將會更加的嚴重，因為此時缺少寄生順偏二極體使靜 電電流如第1圖所示按照寄生二極體、電壓源、power clamp ESD電路到接地端的路線行走，而都必須流經NMOS。請 爹閱第2圖’其係顯示大尺寸ODNMOS(open drain NMOS) 的輸出電路圖’如第2圖所示，輸出電路2中，第一寄生 及第二寄生電容21、22用以提供分壓來使第一 NMOS23 正常的打開’但在實際電路中，當進行靜電放電時，會透 過第一寄生電容21與寄生二極體25使電壓源VCc被充 電’如果電壓源與接地端之間的電容比第一寄生電容21 大’則電壓源VCC只會被充電到一個不太高的電位，造成 第一 NMOS23的閘極電位不夠高，使第一 NMOS23通道打 開的阻抗過高’目㈣低了靜電防護的表現，另外第二 NMOS24如果處於打開的狀態下，也會更進一步的將第〆 NMOS23白勺閘極電位拉低至接地端，使靜電放電防護的表 現更差。 6 1358181 ' 第96149690號 修正日期:100,8.2 修正本 另一個問題是在針對接腳進行靜電放電測試時，在 PS(positive—>VSS)模式下可以通過，但是在positive Io to * Ιο的模式下會失敗，這是因為電路的邏輯關聯使第一 NMOS23的閘極電位被拉到邏輯低的緣故。請參閱第3圖， 其係顯示ODNMOS的輸出電路與接腳關係圖，如第3圖所 示，輸出電路3中包含輸入端31之電位比接地端32之電 位低，對於反向器S1而言，是屬於邏輯低的狀態，經過了 偶數級的電路之後，第2η個反向器S2n之輸出亦為低電 • 位。連帶影響第一 NMOS23的閘極為低電位，因而使靜電 放電防護的能力下降。 【發明内容】 因此，本發明的目的之一，在於提供一種靜電放電防 護電路，其係用於保護一輸出電路在一靜電電壓產生時免 於受到靜電的影響，該靜電放電防護電路包含：一電壓源； 一阻斷充電單元耦接至該電壓源，提供一逆偏以控制該電 ® 壓源在該靜電電壓產生時維持零電位；一 P型金屬氧化半 導體耦接至該阻斷充電單元；一第一 N型金屬氧化半導體 耦接至該P型金屬氧化半導體；一第二N型金屬氧化半導 體耦接至該P型金屬氧化半導體以及該第一 N型金屬氧化 半導體；及一輸出單元耦接至該第二N型金屬氧化半導 體；其中該靜電電壓受到該阻斷充電單元的影響，不提高 該第二N型金屬氧化半導體開啟的阻抗。 本發明的另一種貫施癌樣為一種靜電放電防護電路5 7 1358181 第 96149690 號 修正日期:100.8.2 修正本 其係用於保護一輸出電路在一靜電電壓產生時免於受到靜 電的影響，該靜電放電防護電路包含：一輸出電路，其係 ' 包含一 P型金屬氧化半導體、一第一 N型金屬氧化半導 體、一第二N型金屬氧化半導體以及一輸出單元，其中該 第二N型金屬氧化半導體之源極耦接至該輸出單元與該P 型金屬氧化半導體；一反或邏輯閘耦接至該輸出電路；一 偶數級電路耦接至該反或邏輯閘，其係包含複數個反向 器，其中該複數個反向器之數目為偶數；一升位電路耦接 • 於該反或邏輯閘，其係用於阻斷與該輸出電路連接的偶數 級電路關係，使該反或邏輯閘在輸出電壓時為低位準的狀 態。 本發明的又一種實施態樣為一種包含靜電放電防護電 路之輸出電路，其係用於保護該輸出電路在一靜電電麈產 生時免於受到靜電的影響，該輸出電路包含：一電壓源； 一阻斷充電單元耦接至該電壓源，提供一逆偏以控制該電 壓源在該靜電電壓產生時維持零電位；一 P型金屬氧化半 * 導體耦接至該阻斷充電單元；一第一N型金屬氧化半導體 耦接至該P型金屬氧化半導體；一第二N型金屬氧化半導 體耦接至該P型金屬氧化半導體以及該第一 N型金屬氧化 半導體；一反或邏輯閘耦接至該P型金屬氧化半導體及該 第一 N型金屬氧化半導體；一偶數級電路耦接至該反或邏 輯閘，其係包含複數個反向器，其中該複數個反向器之數 目為偶數；及一升位電路耦接於該反或邏輯閘，其係用於 阻斷與該輸出電路連接的偶數級電路關係，使該反或邏輯 8 1358181 ' 第96149690號 修正日期:100.8.2 修正本 閘在輸出電壓時為低位準的狀態，其中該靜電電壓受到該 ' 阻斷充電單元的影響，不提高該第二N型金屬氧化半導體 ' 開啟的阻抗。 【實施方式】 請參閱第4圖，第4圖為本發明較佳實施例之靜電放 電防護電路 '如弟4圖所不’靜電放電防護電路4包含一 輸入端IN、偶數級電路41、升位電路42、反或邏輯閘43、 • 輸出電路44以及輸出單元45。 其中輸入端IN輸入輸入電壓至耦接於輸入端IN之偶 數級電路41，偶數級電路41包含複數個反向器，如反向 器S1、反向器S2等，其中每一反向器互相串連成偶數級 電路41，偶數級電路並耦接至反或邏輯閘43之第一輸入 端。 反或邏輯閘43之第二輸入端耦接至升位電路42，升 位電路42由電壓源VCC、電阻421、第二P型金屬氧化半 ® 導體(PMOS)422、第一電容423以及接地端46所組成，電 阻421之一端耦接至電壓源VCC，另一端耦接至第三 NMOS422之閘極，第三NMOS422之源極耦接至第一電容 423之第一端，汲極耦接至接地端46。其中反或邏輯閘之 第二輸入端耦接至第一電容423之第一端與第三NMOS422 之源極之間，因為升位電路42的存在，可以切斷整個靜電 放電防護電路與其他接腳（未圖示）的偶數級電路關係，避 免因為偶數級電路41而使反或邏輯閘43的邏輯輸出為高 9 1358181 第96〗49690號 修正日期:100.8.2 修正本 位準，升位電路可以使反或邏輯閘43的輪出為邏輯低位準 的狀態。 輸出電路44耦接至反或邏輯閘43之輪出端，包含第 一 PMOS441、第一 NMOS442、阻斷充電單元443、第二 NMOS444 和電壓源 VCC。第一PMOS441 與第 一 NM〇S442 之閘極互相耦接，並且耦接至反或邏輯閘43之輸出端，第 一 PMOS441耦接至阻斷充電單元443以及第一 NM〇S442

之源極，第一 NMOS442之汲極耦接至接地端46。阻斷單 元料3輕接至電壓源、VCC。第二丽0§444之閘極搞接至 第- PMOS441之汲極與第—NM〇S442之源極，源極減 至輸出單元45、汲極耦接至接地端46。 當靜電電壓在靜電放電防護電路中產生時，阻斷充電 單元443可以阻斷電壓源vcc因為靜電電壓的產生而充 電，使電壓源VCC維持在费+ ^ ^ ,, 声饤任零電位，而弟二NMOS444也因 為電壓源VCC維持在突泰，

v包位，故閘極電位不會因為VCC

的充電而不舜高，可η 士 」Μ有效解決因為分壓而使第二 NMOS444之閘極電壓下限 卜~的問題，使第二NMOS444通道 打開的阻抗變小；另外塗 乃外罘〜NMOS442也不會打開，因此 不會有第一 N：M〇S449的ρ与上 ^ 的閘極電位拉低至接地端的情況發 生’可以將靜電放電防讀6 △ i万邊的表現維持在很好的品質。 請再參考第5圖，第 ^ , , 4i ^ 弟5圖（a)〜⑴為本發明第一〜第五實 鈀例之阻斷充電單元雷敗 一一卜卜 早兀冤路圖，如第5圖（a)所示，阻斷充電 早兀包含第一二極體51 , 灰 弟—二極體51之一端耦接至電 &源VCC ’另一端為垃二μ 而祸接至弟一PMOS441之源極，第一 10 1358181 弟獅修正曰期侧2修正本 麵湘之絲域至帛_pMQs44] 體51用以阻斷電_vcc在靜電 2二極 徑，使電壓源VCC維持在零電位。 —玍铃充電的路 第5圖（b)為本發明第 ，如第测所示，阻電單元電 與第一尚阻抗電阻54，笛___ '極體53 示一極體51之—遮妻里私 源：CC，另-端_至第-m〇S441之源：=至電麼 抗包阻54 -端轉接至電屋源vcc 呵阻 屬S44 W第三另^接至第— 以阻斷電壓源VCC在靜带+ 乐巧阻抗％阻54用 源vcc維持在零電位^电昼產生時充電的路經，使電璧 第5圖（c)為本發明第二 路圖，如第5圖⑷所干，：又佳具施例之阻斷充電單元電 阻…第二高阻抗5 :之斷充電單元包含第二高阻抗電 -端搞接至第—PM〇S4 、至電_ VCC ’另 以阻斷電壓源vcc^# /'、極，第一南阻抗電阻55用 源-C維持在零電電壓產生時充電的路捏，使電壓 路圖第如 為本發明第四較佳實施例之阻斷充*單-千 路圖’如弟5圖⑷所示， 早凡電 第五二極體57盥第蝌元電早兀包含弟四二極體56、 端麵接至電壓源抑^且_^，阻58 ’第四二極體56之-二極體57之另一端轉接至:端接至第五二極體57,第五 阻抗電阻％ -端轉接 PM〇S441之源極，第三高 PM〇S441<'及極，第四=、vcc’另-端接至第一 —極植56、第五二極體57與第三 1358181 • 苐96M9690號 修正日期:】00.8) 你 〜 修正本 高阻抗電阻58用以阻斷電壓源VCC在靜電電虔產生時充 電的路徑，使電麼源VCC維持在零電位。 . 第5圖（e)為本發明第五較佳實施例之阻斷充電單元電 路圖，如第5圖（e)所示，阻斷充電單元包含第六二u極體二 與第三PMOS60 ’第六二極體59之一诚無姑s兩广Ε < 釉福接至電壓源 VCC，另-端搞接至第- PMOS441之源極，第三PM〇S6〇 為一長通道(long-channel)並且汲極端極小的M〇s，其中第 三PMOS60的源極耦接至電壓源vcc ’閘極耦接^第一 PMOS441之閘極’汲極轉接至第一 pM〇S44i之沒極，第 六^極體59與第三PMOS60用以阻斷電壓源vcc在靜電 電塵產生時充電的路徑，使電壓源vcc維持在零電位。 第5圖⑴為本發明第六較佳實施例之阻斷充電單元電 路圖—，如第5_所示，阻斷充電單元包含第七二極體^ 與第a日日體62，第七二極體61之一端耦接至電壓源 vcc’另-端輕接至第—腦S44i之源極，第—電晶體 =2㈣_接至電壓源vcc，基極減至接地端，集純 接至弟一 PMOS441之匁盔馀， 之及極，弟七二極體61與第一電晶體 62用以阻斷電爆调y π 原、vcc在靜電電壓產生時充電的路徑， 使電壓源VCC維持在零電位。 如上所述，篆 ς π & 圖（a)〜⑴所示之阻斷充電單元可以有 效的阻㈣' 電壓源VCr E1 & / + 源VCC維持在㈣口為#笔電壓的產生而充電’使電壓 '令兒位，而第二：NHViOS444也因為電壓源 、在令^位，故閘極在為不會因為VCC的充電而 。门可以有政解決因為分壓而使第二NMOS444之閘 1358181 第 96149690 號 修正日期:100.8.2 修正本 極電壓下降的問題，使第二NMOS444通道打開的阻抗變 小；另外第一 NMOS442也不會打開，因此不會有第一 ' NMOS442的閘極電位拉低至接地端的情況發生，可以將靜 電放電防護的表現維持在很好的品質。其中弟5圖（a)〜(e) 所示之阻斷充電單元僅是實施例之一，實施上之阻斷充電 單元並不以使為限，凡足以阻斷電壓源充電以避免靜電放 電防護的表現下降之電路接為本發明所保護之技術。 如前所述，本發明可以解決靜電放電防護表現因為反 • 向器的邏輯輸出為低位準或是NMOS閘極電壓過低以及不 正常打開而降低等問題，極具產業上之價值，援以此提出 專利。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範 1358181 第 96149690 號 修正日期:100.8.2 修正本 【圖式簡單說明】 第1圖為傳統具有箱制E S D電路之輸出電路電路圖， " 第2圖為顯示大尺寸ODNMOS(open drain NMOS)的輸 出電路圖； 第3圖係顯示ODNMOS的輸出電路與接腳關係圖； 第4圖為本發明較佳實施例之靜電放電防護電路；及 第5圖（a)〜(f)為本發明第一〜第五實施例之阻斷充電單 元電路圖。

【主要元件符號說明】 1 輸出電路 11 ESD箝制電路 VCC 電壓源 12 接地端 13 PMOS 14 NMOS 15 寄生二極體 16 輸出單元 2 輸出電路 21 第一寄生電容 22 第二寄生電容 23 第一 NMOS 24 第二 NMOS 25 寄生二極體 3 輸入輸出電路 31 輸入端 32 接地端 S1 反向器 S2n-1 第2n-l個反向 4 靜電放電防護 器 電路 IN 輸入端 41 偶數級電路 42 升位電路 43 反或邏輯閘 44 輸出電路 45 輸出單元 1358181 修正本 第 96149690 號 修正日期:100.8.2 S1 〜S2 複數個反向器 421 422 第： L NMOS 423 46 接地端 441 442 第- -NMOS 443 444 第二 l NMOS 51 52 第二 二寄生二極 53 54 第- *南阻抗電 55 阻 56 第四二極體 57 58 第二南阻抗電 59 阻 60 第三 L PMOS 61 62 第一 -電晶體 電阻 第一電容 第一 PMOS 阻斷充電單元 第一二極體 第三二極體 第二高阻抗電 阻 第五二極體 第六二極體 第七二極體 15

Claims (1)

1358181 • 第96149690號 修正日期:100·8·2 修正本 十、申請專利範圍： ' 1. 一種靜電放電防護電路，其係用於保護一輸出電 ' 路在一靜電電壓產生時免於受到靜電的影響，該靜電放電 防護電路包含： 一輸出電路，其係包含一 Ρ型金屬氧化半導體、一第 一 Ν型金屬氧化半導體、一第二Ν型金屬氧化半導體以及 一輸出單元，其中該第二Ν型金屬氧化半導體之源極耦接 至該輸出單元且該第二Ν型金屬氧化半導體之閘極耦接至 • 該Ρ型金屬氧化半導體； 一反或避輯閘輕接至該輸出電路， 一偶數級電路耦接至該反或邏輯閘，其係包含複數個 反向器，其中該複數個反向器之數目為偶數； 一升位電路耦接於該反或邏輯閘，其係用於阻斷與該 輸出電路連接的偶數級電路關係，使該反或邏輯閘在輸出 電壓時為低位準的狀態。 2. 如申請專利範圍第1項所述之靜電放電防護電 ® 路，其中該偶數級電路更包含一輸入單元，用以提供一輸 入電壓。 3. 如申請專利範圍第1項所述之靜電放電防護電 路，其中該升位電路包含一電壓源、一電阻、一第三Ν型 金屬氧化半導體、一電容和一接地端，其中該電阻耦接至 該電壓源與該第三Ν型金屬氧化半導體之閘極，該第三Ν 型金屬氧化半導體之源極耦接至該電容，汲極耦接至該接 地端。 16 1358181 • 第96H9690號 修正日期:100.8.2 修正本 4. 一種包含靜電放電防護電路之輸出電路，其係用 ' 於保護該輸出電路在一靜電電壓產生時免於受到靜電的影 • 響，該輸出電路包含： 一電壓源； 一阻斷充電單元耦接至該電壓源，提供一逆偏以控制 該電壓源在該靜電電壓產生時維持零電位； 一 P型金屬氧化半導體耦接至該阻斷充電單元； 一第一 N型金屬氧化半導體耦接至該P型金屬氧化半 # 導體； 一第二N型金屬氧化半導體耦接至該P型金屬氧化半 導體以及該第一 N型金屬氧化半導體； 一反或邏輯閘耦接至該P型金屬氧化半導體及該第一 N型金屬氧化半導體； 一偶數級電路耦接至該反或邏輯閘，其係包含複數個 反向器，其中該複數個反向器之數目為偶數；及 一升位電路耦接於該反或邏輯閘，其係用於阻斷與該 ® 輸出電路連接的偶數級電路關係，使該反或邏輯閘在輸出 電壓時為低位準的狀態， 其中該靜電電壓受到該阻斷充電早元的影響5不提南 該第二N型金屬氧化半導體開啟的阻抗。 5. 如申請專利範圍第4項所述之包含靜電放電防護 電路之輸出電路，該阻斷充電單元為一第一二極體。 6. 如申請專利範圍第5項所述之包含靜電放電防護 電路之輸出電路，其中該阻斷充電單元更包含一第二二極 17 1358181 ’ 第96149690號 修正日期:100.8.2 修正本 體耦接於該P型金屬氧化半導體之閘極與汲極之間。 7. 如申請專利範圍第4項所述之包含靜電放電防護 ' 電路之輸出電路，該阻斷充電單元包含一二極體與一高阻 抗電阻，其中該高阻抗電阻耦接至該P型金屬氧化半導體 以及該第一N型金屬氧化半導體。 8. 如申請專利範圍第4項所述之包含靜電放電防護 電路之輸出電路，該阻斷充電單元為一高阻抗電阻。 9. 如申請專利範圍第4項所述之包含靜電放電防護 參 電路之輸出電路，該阻斷充電單元系主要由一第三二極體 與'一第四二極體串聯而成。 10. 如申請專利範圍第9項所述之包含靜電放電防護 電路之輸出電路，該阻斷充電單元更包含一第二P型金屬 氧化半導體耦接至該電壓源與該P型金屬氧化半導體之汲 極與閘極。 11. 如申請專利範圍第4項所述之包含靜電放電防護 電路之輸出電路，其中該偶數級電路更包含一輸入單元， ®用以提供-輸入電壓。 12. 如申請專利範圍第4項所述之包含靜電放電·防護 電路之輸出電路，其中該升位電路包含一電壓源、一電阻、 一第三N型金屬氧化半導體、一電容和一接地端，其中該 電阻耦接至該電壓源與該第三N型金屬氧化半導體之閘 極，該第三N型金屬氧化半導體之源極耦接至該電容，汲 極耦接至該接地端。 18