TWI354335B - Method for manufacturing a cmos device having dual - Google Patents

Description

1354335 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種具有雙金屬閘極(dual metal gate) 之互補式金氧半導體(complementary metal-oxide semiconductor，以下簡稱為CMOS)元件之製作方法，尤指 一種實施後閘極(gate last)製程之具有雙金屬閘極CMOS元 件之製作方法。 【先前技術】 隨著CMOS元件尺寸持續微縮，傳統方法中利用降低閘 極介電層，例如降低二氧化>5夕層厚度，以達到最佳化目的之 方法’係面臨到因電子的穿遂效應(tunneling effect)而導致漏 電流過大的物理限制。為了有效延展邏輯元件的世代演進， 南介電常數（以下簡稱為High-K)材料因具有可有效降低物 理極限厚度，並且在相同的等效氧化厚度(equivalent 〇xide thickness ’以下簡稱為EOT)下，有效降低漏電流並達成等 效電谷以控制通道開關荨優點’而被用以取代傳統二氧化碎 層或氮氧化矽層作為閘極介電層。 此外，傳統的多晶矽閘極則因硼穿透（b〇r〇n penetrati〇n) 效應’導致元件效能降低等問題；且多晶石夕閘極更遭遇難 以避免的空乏效應（depletion effect)，使得等效的閘極介電 層厚度增加、閘極電容值下降，進而導致元件驅動能力的 6 1354335 衰退等困境。故目前便有新的閘極材料被研製生產，例如 利用雙功能函數(double work function)金屬來取代傳統的 多晶碎閘極’用以作為匹配High-K閘極介電層的於制電 極。 雙功能函數金屬閘極一需與NMOS元件搭配，—則需與 PMOS元件搭配，因此使得相關元件的整合技術以及製程 控制更形複雜’且各材料的厚度與成分控制要求亦更形嚴 苛。雙功能函數金屬閘極之製作方法係概分為前閘極(gate first)製程友後閘極(gate last)製程兩大類。其中前閘極製程 會在形成金屬閘極後經過源極/>及極超淺接面活化回火以 及形成金屬矽化物等製程，而在如此嚴苛的熱預算環境 下，常會發現高溫回火製程後元件的平帶電壓（flat band voltage，以下簡稱為vy與EOT並未呈現預期的線性關 係，反而在EOT減小時突然發生下降(r〇U_0ff)的情形。 由於Vfb下降以及High-K閘極介電層在高溫環境中結晶 導致漏電流增加之問題，導致High-K閘極介電層與金屬閘 極的材料選擇須面對較多的挑戰，也因此業界係提出以後 閘極製程取代前閘極製程之方法。 【發明内容】 因此，本發明之一目的係在於提供一種實施後閘極製程 7 1354335 的具有雙金屬閘極之互補式金氧半導體元件製作方法 根據本發明所提供之申請專利範圍，係提供一種具有雙 金屬閘極之互補式金氧半導體(〇河〇8)元件之製作方法。咳 方法包含有k供一基底，該基底表面形成有一第一導電型 電晶體、-第二導電型電晶體、以及一覆蓋該第一導電型 電晶體與該第二導電型電晶體之介電層。接下來平坦化該 介電層至分別暴露出該第-導電型電晶體之一第一開極^ 該第二導電型電晶體之一第二閘極之間極導電層’並於^ 基底上形成-覆蓋該第二導電型電晶體及暴露出該第一導 電型電晶體之圖案化阻擋層(patterned blocking la㈣。隨後 進行一第-1虫刻製程，用以移除該第—間極之該間極導電 二^ 一第一開口 (。pening)。待第一開口鲁 =第-開口内依序形成一第一金屬層與一第二金屬層。 並進！：覆蓋該第二導電型電晶體之該圖案化阻播層， 、進仃-第二蝕刻製程’用以移 電層，而形成間極之δ亥閘極導 第-開口内伊皮開口形成後，係於該 第-·内依序形成—第三金屬層與1四金屬層。 根據本發明所提供之 導趙元件之㈣方法，各導電型互補式金氧半 法製作而成，故此體皆是利用後閉極方 裎皆已完成。因 到上述製程的高 此填入第 、第二開口的金屬層均不會受 而要“熱預异的製程皆… 8 1354335 熱預算影響，因而可降低元件的下降問題；此外更享 有廣泛的金屬閘極材料選擇之優點。 【實施方式】 請參閱第1圖至第13圖’第1圖至第13圖係為本發明 所提供之具有雙金屬閘極之CMOS元件之製作方法之一較 佳實施例之示意圖。如第1圖所示，首先提供一基底2〇〇， • 如一石夕基底、含石夕基底、或石夕覆絕緣(silicon-on-insulator， SOI)基底等，基底200表面定義有一第一主動區域21〇與 一第二主動區域212 ’且基底200内係形成有一用以電性 隔離第一主動區域210與第二主動區域212之淺溝絕緣 (shallow trench isolation，STI) 202。接下來於基底 200 上 依序形成一閘極介電層204、一閘極導電層如一多晶石夕層 206、與一硬遮罩層（圖未示）。其中閘極介電層204可為一 傳統的二氧化矽層或氮氧化矽層，亦可為一高介電常數（以 鲁 下簡稱為High-K)材料層。此外，亦可於多晶石夕層206上 選擇性地形成一覆蓋層（cap layer)(圖未示）或一反射層 (ARC layer)(圖未示）。隨後係藉由一微影暨蝕刻製程圖案 化此硬遮罩屬，以形成如第1圖所示之用以定義閘極位置 之圖案化硬遮罩層208。 請參閱第2圖。接下來係透過圖案化硬遮罩層208進行 一蝕刻製程，蝕刻多晶矽層206與閘極介電層204，而於 9 1354335 第一主動區域210與第二主動區域212内分別形成一第一 閘極220與一第二閘極222。請繼績參閱第2圖，接下來 係利用不同導電型之離子佈植製程於第一閘極220與第二 閘極222兩侧之基底200内分別形成一第一輕摻雜沒極

(light doped drain，以下簡稱為 LDD) 230 與一第二 LDD 232。隨後係於第一閘極220與第二閘極222之側壁分別形 成一側壁子234。侧壁子234可為一利用矽烷 (Bis(tert-butylamino)silane，以下簡稱為 BTBAS)作為前趨 物(precursor)之包含有氧化物-氮化物-氧化物之偏位側壁 子（ONO offset spacer)。最後再利用不同導電型之離子佈植 製程於第一閘極220與第二閘極222兩側之基底200内分 別形成一第一源極/汲極240與一第二源極/汲極242，而於 第一主動區域210與第二主動區域220内分別形成一第一 導電型電晶體250與一第二導電型電晶體252。另外，在 本較佳實施例中，亦可利用選擇性磊晶成長(selective epitaxial growth，SEG)方法來製作第一源極/没極240與第 二源極/汲極242，例如，當第一導電型電晶體250為一 N 型電晶體，而第二導電型電晶體252為一 P型電晶體時， 係可利用包含有碳化石夕（SiC)之磊晶層以及包含有鍺化矽 (SiGe)之磊晶層分別製作第一源極/汲極240與第二源極/汲 極242，以利用磊晶層與閘極通道矽之間的應力作用來加 速载子遷移率，並改善源極引發能帶降低(drain induced :. . barrier lowering ’ DIBL)效應與鑿穿（punchthrough)效應，以 1354335 及降低截止態漏電流、減少功率消耗。 請參閱第3圖與第4圖。在形成第一導電型電晶體250 與第二導電型電晶體252之後，係進行一自對準金屬石夕化 物（salicide)製程’以於第一源極/没極24〇與第二源極/波極 242之表面分別形成一金屬矽化物244。隨後基底2〇〇上依 序形成一利用BTBAS作為前趨物而形成之膜層260與一 介電層262。此外如第4圖所示，藉由一第一平坦化製程， 其包含有一 CMP製程，用以平坦化介電層262至暴露出第 一吶極220與苐二閘極222之多晶矽層206。然而，為了 避免CMP製程過度研磨介電層262與膜層26〇，甚至損及 下方第一閘極220與第二閘極222之輪廓，亦可如第3圖 所示’膜層260可作為介電層262在第一平坦化製程中的 餘刻停止層。 請參閱第4圖。對介電層262進行CMP製程後，第一 平坦化製程更可包含一回蝕刻製程，用以移除蝕刻停止層 260、第一閘極220與第二閘極222上方之圖案化硬遮罩層 208、部分側壁子234、以及部分介電層262，以致暴露出 第一閘極220與第二閘極222之多晶矽層206。回蝕刻製 程可為一包含有稀釋氫氟酸(diluted HF’，DHF)與磷酸 (phosphoric acid，H3P〇4)之濕式蚀刻製程，亦可為一包含 有六氟化石兔(SF6)、六氟乙烧(perfluoro ethane，C2F6)、氟曱 1354335 烷（fluoroform ’ CH3F)、氧氣（〇2)、二氧化碳（C〇2)、氦氣 (He)、與氬氣(Ar)等之乾式蝕刻製程。 請參閱第5圖。接下來係於基底200上形成一阻擋層 (blocking layer) 270。阻擋層270可為一包含有非晶碳 (amorphous carbon，APF)單一膜層；亦可如第5圖所示， 為包含有一乳化石夕層272與一氮化梦層274之複合膜層， 且此乳化石夕層272與鼠化石夕層274之厚度具有一 1.3之比 例。例如，氧化矽層272之厚度為1〇〇埃（angstr〇m);而氣 化矽層274之厚度則為300埃。 請參閱帛5圖與第6圖。利用一光阻276圖案化阻擋層 270,以移除覆蓋第-導電型電晶體⑽及位於第一主動區 域210内之ψ分阻播層270，ra u* is也 田曰z川，因此圖案化阻擋層27〇係將 第一閘極220之多晶矽層2〇6 士入里♦，Λ

曰凡全暴露出來。隨後，係進 行一第一 敍刻製程，用以移降篦一門士 砂丨示弟閘極220之多晶矽層 206，而於第一主動區域21〇内形$ _ 門心成一第一開口（opening) 280。值得注意的是，在進行笸一為 丁弟餘刻製程時，圖案化阻擋 層270係可保護第二主動區域2丨？ 埤212内之第二導電型電晶體 252’避免移除第一閘極220之容a + 艾夕日日矽層206時傷害到第二 閘極222。 請參閱第7圖 接下來係於第-開口 280内依序形成一 12 1354335 第一金屬層290與一第二金屬層292。第一金屬層290包 含有氮化鉬鋁（MoAIN)、鑛（W)、氮化鉬（M〇N)、碳氮氧化 組(TaCNO)、或氮化鎢(wn)等金屬材料。由於上述金屬填 洞能力較差，為避免填補完畢產生縫隙（seam)，更係利用 第二金屬層292作為填補第一開口 280之主要材料；而第 一金屬層290則可用以調節功函數。第二金屬層292包含 有鋁（A1)、鈦(Ti)、组(Ta)、鶴（W)、铌(Nb)、鉬（Mo)、氮化 鈦(TiN)、碳化鈦（TiC)、氮化钽(TaN)、鈦鎢（Ti/W)、或鈦與 氮化鈦(Ti/TiN)等複合金屬。另外，為避免閘極介電層204 與第一金屬層290產生反應或擴散效應，更可於形成第一 金屬層290之前，先於第一開口 280内形成一阻障層（barrier layer)(圖未示）’阻障層係可包含有高溫過渡金屬、貴重金 屬、稀土金屬等元素及其碳化物、氮化物、矽化物、鋁氮 化物或氮矽化物等。 請參閱第8圖。隨後利用另一光阻278覆蓋第一主動區 域210，並進行一乾蝕刻製程以移除覆蓋第二導電型電晶 體252之第二金屬層292、第一金屬層290、以及氮化矽層 274,而停留於氧化矽層272上。此乾蝕刻製程係可包含有 氟（CI2)、二亂化哪（boron trichloride，BC13)、六氟化石宁 (SF6)、氮氣、與氬氣等。 請參閱第9圖。接下來係移除位於第二主動區域212内 13 1354335 覆蓋第―于電型電晶體252之圖案化阻擋層謂，即移除 氧化夕層272 ’而暴路出第二閘極222之多晶石夕層細。並

Ik即進仃-第二㈣製程，用以移除第二閘極之多晶石夕層 206,而於第二主動區域攻内形成一第二開口加。 睛參閱第H)圖。接下來，於第二開口挪内依序形成 T第三金屬層294與一第四金屬層挪。第三金屬層294 #係可包含有碳化钽。由於碳化麵填洞能力較差，為避免填 補完畢產生缝隙，更係利用第四金屬層挪作為填補第二 開口 282之主要材料：第三金屬層294則可用以調節功函 數。而第四金屬層296之金屬材料可同於第二金屬層。如 前所述’為避免開極介電層204與第三金屬層294產生反 應或擴散效應，更可於形成第三金屬層2叫之前 二開口 282内形成一阻障層（圖未示）。 、

另外]辑♦㈣之另—較佳實施例，在第—茲刻製 第第=職程之後，射分別進行n 盘 之 =製程’以移除包含有二氧切層 層 層綱。而在第三_製程與第喊刻製 再为別進行一形成一 High_K閉極 後 統的二氧切層錢氧切層料 低物理極限厚度。並期在相_的 Μ降地 並達成等效電容以控制通道_。 以降低漏電流 1354335 此外值得注意的是，在本較佳實施例中，製作第一導電 型電晶體250與第二導電型電晶體252時，係直接以High-K 材料層作為閘極介電層204。因此在第一蝕刻製程與第二 蝕刻製程之後，閘極介電層204係可保留並依序分別暴露 於第一開口 280與第二開口 282之底部。由於一般在形成 包含有High-K材料之閘極介電層204之前，會在閘極介電 層204與基底200之間利用化學鍵結或加熱至850 °C而形 ® 成之氧化矽層、氮氧化矽層、或氮化矽層等作為一介面層 (interface layer)(圖未示）以增進通道區的電子遷移率。而在 本較佳實施例中，由於閘極介電層204並未於第一蝕刻製 程與第二蝕刻製程中移除，因此亦可保護該介面層不被破 壞。此外在步入45奈米（nm)線寬的半導體製程時，更可省 卻源於移除閘極介電層204，而必須在如此微小的第一、 第二開口 280、282中重新再形成時，所必須面對的薄膜厚 • 度控制與均勻度控制等考量。 請參閱第11圖。在用以填滿孔洞282的第四金屬層296 形成之後，係進行一第二平坦化製程，用以移除多餘的第 一金屬層290、第二金屬層292、第三金屬層294、與第四 金屬層296，而獲得一約略平坦之表面，並完成第一導電 型電晶體250與第二導電型電晶體252之金屬閘極之製作。 15 1354335 在本較佳實施例中，介電層262可由氧化物或摻有硼、 磷之氧化矽等材料構成，用以作為内層介電層（inteMayer dielectric，ILD layer)。介電層262亦可為利用高深寬比填 溝製程(high aspect ratio process ’以下簡稱為HARp，）製作 之氧化層。由於HARP氧化層具有易於蝕刻而可作為一犧 牲層之特性，因此採用harp氧化層作為介電層.262時， 係更可於本較佳實施例中採用一選擇性應力系統(selective φ strain scheme，SSS)來增進電晶體驅動電流。請參閱第12 圖。在第.一平坦化製程之後，係可進行不同的钱刻製程， 以分別移除介電層262與蚀刻停止層260，使得第一導電 型電晶體250與第二導電型電晶體252暴露於基底2〇〇之 上。 請參閱第13圖。待移除介電層262與蝕刻停止層260 後’係於基底200上形成一接觸洞触刻停止層（c〇ntact hole etch stop ’ CESL layer) 264 ’並藉由施加一紫外光或熱能之 步驟，以使CESL 264產生一應力而作為選擇性應力系統， 以期提昇第一導電型電晶體250與第二導電型電晶體252 之效能。‘

根據本發明所提供之較佳實施例，因考量PM0S電晶體 熱預算較NMOS更為狹小，故第一導電型電晶體250係為 一 NM0S電晶體；而第二導電型電晶體252係為一 PM0S 16 1354335 電晶體，然其製作之順序亦可相反。但本發明中不論是第 一導電型電晶體250或第二導電型電晶體252皆是利用後 閘極方法製作而成，故此時需要較高熱預算的製程，例如 製作LDD、源極/汲極時需要之退火，或者金屬矽化物製程 等製程皆已完成，因此填入第一、第二開口 280、282的金 屬層均不會受到上述製程的高熱預算影響，因而可降低 NMOS元件以及PMOS元件的Vfb下降問題；且更享有廣 $ 泛的金屬閘極材料選擇之優點。此外，本發明更可藉由整 合CESL等之選擇性應力系統來提高MOS元件的性能。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範 圍。 【圖式簡單說明】 • 第1圖至第13圖係為本發明所提供之具有雙金屬閘極之 CMOS元件之製作方法之一較佳實施例之示意圖。 【主要元件符號說明】 200 基底 202 淺溝絕緣 204 閘極介電層 206 多晶碎層 208 圖案化硬遮罩層 210 第一主動區域 212 第二主動區域 220 第一閘極 17 1354335 222 第二閘極 230 第一輕摻雜汲極 232 第二輕摻雜汲極 234 側壁子 240 第源極/汲極 242 第二源極/汲極 244 金屬砍化物 250 第一導電型電晶體 252 第二導電型電晶體 260 #刻停止層 262 介電層 264 接觸洞蝕刻停止層 270 阻擋層 272 氧化矽層 274 氮化矽層 276、 光阻 278 280 第一開口 282 第二開口 290 第一金屬層 292 第二金屬層 294 第三金屬層 296 第四金屬層 18

Claims (1)

1354335 申請專利範圍： 叫？職修正替換頁 100年8月〗8日修正替換頁 1.具有雙金屬閘極之互補式金氧半導體元件之製作方 法，包含有： 提供一基底，該基底表面形成有—第一導電型電晶體、 一第二導電㈣晶體、以及-覆蓋該第—導電型電晶體與 該第二導電型電晶體之介電層； 平坦化該介電層至分別暴露出該第一導電型電晶體之 一第—閘極與該第二導電型電晶體之-第二閘極之問極導 電層； 吁 ，該基底上形成—圖案化賴層（blQeking 1&㈣ 該第一導電型電晶體並暴露該第—導電型電晶體，且 案化阻擔層為一複合膜層； 電’用以移除該第—閘極之該閣極導 電層，而形成—第一開口（opening); 導 層於該第—開口内依序形成一第-金屬層與一第二金屬 移除覆蓋該第二導電型電晶體之該圖案化阻擔層； 進行-第二蝕刻製程，用以移除該第二間 電層，而形成一第二開口；以及 間極導 層於該第二開口内依序形成一第三金屬層與一第四金屬 去’其中形成該第一導 2.如申請專利範圍第】項所述之方 1354335 100年8月18日修正替換頁 電型電晶體與該第二導電型電晶體之步驟更包含有： 於該基底上依序形成一閘極介電層、該閘極導電層、與 _ 一圖案化硬遮罩層； > 進行一蝕刻製程，透過該圖案化硬遮罩層蝕刻該閘極導 電層與該閘極介電層，以分別形成該第一閘極與該第二閘 極； 於該第一閘極與該第二閘極兩側之基底内分別形成一 第一輕摻雜沒極(light doped drain，LDD)與一第二輕摻雜 汲極； 於該第一閘極與該第二閘極之側壁分別形成一側壁 子；以及 於該第一閘極與該第二閘極兩側之基底内分別形成一 第一源極/汲極與一第二源極/汲極。 3. 如申請專利範圍第2項所述之方法，更包含一自對準金 屬矽化物（salicide)製程，進行於形成該第一導電型電晶體 與該第二導電型電晶體之後，以於該第一源極/汲極與該第 二源極/汲極之表面分別形成一金屬矽化物。 4. 如申請專利範圍第2項所述之方法，更包含一第三蝕刻 製程與第四蝕刻製程，分別進行於該第一蝕刻製程與該第 二蝕刻製程之後，用以移除該閘極介電層。 20 丄J J叶J 1:=圍第4項所述之方法，更包 開口内形成—zft數閘極介電層之步驟與—於該第二 該第-制制Γ1電常數閉極介電層之步驟，分別進行於 該弟二㈣製程與該第四_製程之後。 6.如申請專利範圍 項斤述之方法，其中該閘極介電層 係為一向介電常數閘極介電層。 7·如申請專利範圍第6項所述之 =】係分別於該第，製程與該== 暴路於該第-開口與該第二開口之底部。 1細之核，其巾該平坦化該介 程：之v驟更包含有一化學機械研磨製程與一回钱刻製 9·如申請專利範圍第丨項所 μ每Ή入士 ㈣11之方去，其中職案化阻擔 曰至夕包3有一氧化矽層與一氮化矽層。 10.如申請專利範圍第9項所述之方法 與該氮切層的厚度之比例為1: 3。 ^氧化石夕層 U.如申請專利範圍第！項所述之方法，其中 擔層包含有非晶碳(_rphous carbon，APF)。μ圖案化阻 21 1354335 100年8月18日修正替換頁 12. 如申請專利範圍第1項所述之方法，其中該第一金屬 層包含有氮化鉬鋁（MoAIN)、鎢（W)、氮化鉬（MoN)、碳氮 》 氧化鈕(TaCNO)、或氮化鎢（WN)。 13. 如申請專利範圍第1項所述之方法，其中該第三金屬 層包含有碳化组(TaC)。 14. 如申請專利範圍第1項所述之方法，其中該第二金屬 層與該第四金屬層分別包含有鋁（A1)、鈦(Ti)、鈕(Ta)、鎢 (W)、鈮(Nb)、鉬（Mo)、氮化鈦（TiN)、碳化鈦（TiC)、氮化 鈕(TaN)、鈦鎢（Ti/W)、或鈦與氮化鈦(Ti/TiN)等複合金屬。 15. 如申請專利範圍第1項所述之方法，更包含一移除覆 蓋該第二導電型電晶體之該第一金屬層與該第二金屬層之 步驟，進行於形成該第一金屬層與該第二金屬層之後。 16. 如申請專利範圍第1項所述之方法，更包含一平坦化 製程，進行於形成該第四金屬層之後，用以移除多餘之第 一金屬層、第二金屬層、第三金屬層、與第四金屬層。 17. 如申請專利範圍第16項所述之方法，更包含一移除該 介電層之步驟，進行於該平坦化製程之後。 22 1354335 100年8月18日修正替換頁 18. 如申請專利範圍第17項所述之方法，更包含一於該基 底上形成一接觸洞#刻停止層（contact hole etch stop \ layer，CESL)之步驟，進行於移除該介電層之後。 19. 如申請專利範圍第1項所述之方法，其中該介電層係 • 用以作為一内層介電層（inter-layer dielectric，ILD layer)。 Η—、圖式： 23 1354335 210 212

208 208

第1圖 210 212

250 252

234 208 234 234 208 234

1354335 210 212 250220 〆 252

234 208 234 234 208 234

210 212

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234 234 234 234

1354335 210 212 250 220 〆 252

第5圖 210 212

250

252 280

第6圖 1354335 210

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270 第7圖

210 , , _212

1354335

210 , , 212

210 , , 212 250

第10圖 1354335 210 212 252 250 234 290 234 292 234 294 234 296 204 \\^ / 1/ \ 204 ^244 I 、) 244 i '——M 244 ) " ) \ 244 240 j I 240 242 ) ) 242 230 230 232 232 200 第11圖 210 , , 212

250 252

第12圖 1354335 210 212 250 252

第13圖