TWI353035B - Yield improvement in silicon-germanium epitaxial g - Google Patents

Description

Γ353035 九、發明說明： 【發明所屬之技術領域】 本發明係有關於矽鍺（SiGe)磊晶（EPI)成長，更特定 地，係有關於矽鍺磊晶成長良率的改善。 【先前技術】 一種用來形成NPN元件之典型的製程係開始於一在 晶圓上的單晶矽層。然後，第一及第二淺溝隔絕（STI)區被 形成在該單晶矽層上。該NPN元件的集極是位於夾在該第 一及第二STI區之間的該第一單晶矽區上。接下來，矽（Si) 及鍺（Ge)被沉積到該單晶矽區及該第一及第二（STI)區的上 表面上。矽鍺沉積的結果為，一第二單晶矽區從該第一單晶 矽區的上表面長出來。矽鍺沉積的另一個結果為，第一及第 二多晶矽區分別從該第一及第二STI區的上表面成長。NPN 元件的射極及基極係位在該第二單晶矽區上。 該第一單晶矽區與第一 STI區具有一第一共同界面表 面。該第一單晶矽區於第二STI區具有一第二共同界面表 面。第一及第二共同界面表面的上緣是高材料應力的所在 處。此高材料應力會造成裂痕，該裂痕會傳播到該第一及 第二單晶矽區中並造成該NPN元件的集極與射極之間的 短路。這將會降低該NPN元件的良率。 因此，對於能夠製造具有比傳統NPN元件的良率高許 多的方法存在著需求。 5 Γ353035 【發明内容】 本發明提供一種用來形成半導體結構的方法，該方法 包含的步驟有（a)形成第一複數個相同的半導體結構，其中 該等第一複數個相同的半導體結構中的每一者都是藉由（i) 形成一第一區及一第二區，其中該第一區及第二區係透過 一第一共同界面表面彼此直接實體接觸，及（ii)同時沉積一 成長物質於該第一及第二區上，用以分別從該第一及第二 區成長出第三及第四區，使得一介於該第三與第四區之間 的第二共同界面表面從該第一共同界面表面長出來，來形 成的，其中該第一及第三區包含相同的物質且具有單結晶 原子結構，其中該第一區具有與第四區不同的原子結構， 及其中沉積該成長物質的步驟是在一第一沉積條件下實施 的；及（b)如果該第一複數個相同的半導體結構的一第一良 率並不在一目標良率的預定範圍之内的話，則形成一第二 複數個相同的半導體結構，其中除了該沉積成長物質的步 驟是在一第二沉積條件下實施，該等第二複數個相同的半 導體結構中的每一者係使用與步驟（a)(i)及（a)(ii)相同的 步驟來形成。 本發明亦提供一種用來形成半導體結構的方法，該方 法包含的步驟有（a)形成第一複數個相同的半導體結構，其 中該等第一複數個相同的半導體結構中的每一者都是藉由 ⑴形成一第一單晶半導體區及第一與第二淺溝隔絕區於 一半導體基材上，其中該第一單晶半導體區是被夾在該第 一及第二淺溝隔絕區之間，及（ii)同時沉積一成長物質於（A) 6 1.353035 該第一單晶半導體區上用以從該第一單晶半導體區上 一第二單晶半導體區及（B)該第一及第二淺溝隔絕區 以分別從該第一及第二淺溝隔絕區上長出第一及第二 矽區，來形成的，其中該第二單晶半導體區與該第一 矽區彼此係直接實體接觸，其中，該第二單晶半導體 該第二多晶矽區彼此係直接實體接觸，及其中沉積該 物質的步驟是在一第一沉積條件下實施的；及（b)如果 一複數個相同的半導體结構的一第一良率並不在一目 率的預定範圍之内的話，則形成一第二複數個相同的 體結構，其中除了該沉積成長物質的步驟是在一第二 條件下實施，該等第二複數個相同的半導體結構中的 者係使用與步驟（a)(i)及（a)(ii)相同的步驟來形成。 本發明亦提供一種用來形成半導體結構的方法， 法包含的步驟有（a)形成第一複數個相同的半導體結構 中該等第一複數個相同的半導體結構中的每一者都是 (i)提供一矽基材，（ii)形成一單晶矽區於該基材上， 形成第一及第二淺溝隔絕區於該單晶矽區中，該第一 二淺溝隔絕區界定出一被夾在該第一及第二淺溝隔絕 間的第一單晶矽區，（iv)成長一多晶種層於該第一及 淺溝隔絕區上，及（v)同時沉積矽及鍺於（A)該第一單 區上用以長出一第二單晶矽區及（B)該第一及第二淺 絕區上用以分別長出第一及第二端晶矽區，來形成的 中該第二單晶矽區與該第一多晶矽區係彼此直接實 觸，其中該第二單晶矽區與該第二多晶矽區係彼此直 長出 上用 多晶 多晶 區與 成長 該第 標良 半導 沉積 每一 該方 ，其 藉由 (iii) 及第 區之 第二 晶碎 溝隔 ，其 體接 接實 7 Γ353035 體接觸，及其中沉積矽及鍺的步驟是在第一沉積條件下實 施的；及（b)如果該第一複數個相同的半導體結構的一第一 良率並不在一目標良率的預定範圍之内的話，則形成一第 二複數個相同的半導體結構，其中除了該沉積成長物質的 步驟是在一第二沉積條件下實施，該等第二複數個相同的 半導體結構中的每一者係使用與步驟（a)(i)及（a)(ii)相同 的步驟來形成。 本發明亦提供一種用來決定一半導體結構設計的製造 條件之方法，該方法包含的步驟有（a)提供一介於該半導體 結構設計，沉積溫度，及先驅物流率之間的關係，其中該 半導體結構設計包含（i) 一第一區及一第二區，其中該第一 區與第二區透過第一共同界面表面彼此直接實體接觸，及 (ii) 一第三區及一第四區其分別在該第一及第二區上，其中 該第三及第四區是藉由同時沉積一成長物質於第一及第二 區上使得一第二共同界面表面從該第一共同界面表面長出 在該第三及第四區之間的步驟長出來的，其中該第一及第 三區包含相同的物質且具有單一結晶原子結構，其中該第 一區具有與第四區不同的原子結構，及其中該沉積成長物 質的步驟是在該沉積溫度及先驅物流率下實施的；（b)為該 半導體結構設計選擇一目標良率；及（c)決定一所想要的沉 積溫度及一所想要先驅物流率，該沉積成長物質的步驟在 該所想要的沉積溫度及所想要先驅物流率下可根據該半導 體結構設計形成具有該目標良率之複數個相同的半導體結 構，其中該所想要的沉積溫度及所想要先驅物流率係根據 8 Γ353035 該關係來決定的。 本發明提供之半導體元件製造的優點為，其具有比先 钿技術高很多之良率。 【實施方式】 結構 第1A圖顯示一依據本發明的實施例之半導體結構 100在一單晶矽區12〇及兩個淺溝隔絕（STI)區130a及130b 被形成在一碎基材11〇之後的剖面圖。詳τ之’結構1〇〇 的製程是從該矽基材1 1 〇開始。然後，一單晶矽層1 2 0， 1 3 0 a，1 3 0 b被形成在該矽基材1 1 〇之上。例如’單晶矽層 120，130a’ 130b可被磊晶地成長在該矽基材110上。接 下來，STI區l3〇a，i3〇b藉由首先蝕刻兩個淺溝渠130a 及130b於該單晶矽層120，130a，130b上然後用二氧化矽 (Si02)填入到淺溝渠i3〇a及130b内而被形成在該單晶矽 層120’ 130a，130b上。單晶矽區120被夾在該STI區130a 及130b之間。 第1B圖顯示依據本發明之該半導體結構1〇〇在多晶 碎晶種層140a及14〇b分別被形成在STI區130a及130b 之上之後的剖面圖。詳言之，一多晶矽晶種層14〇a , 14〇c 及140b首先使用物理氣相沉積步驟而被沉積在第iA圖的 整個結構1〇〇之上（即在該單晶矽區12〇及STI區i3〇a及 13 0b上）。接下來，多晶矽晶種層14〇a，M〇c及i4〇b在 該單晶％區上的—部分14Qe藉由使用微影成像罩幕及 9 Γ353035 化學蝕刻而被触刻掉。在一實施例中，該被蝕刻掉的部分 140c在方向145上比該單晶矽區120寬。其結果為，在140c 被蝕刻掉之後’ STI區130a及130b的表面132a及l32b 分別被曝露在大氣中。多晶矽晶種層140a，140c及140b 在化學蝕刻之後留下來的是在STI區130a及130b的上方 的多晶矽晶種層140a及140b。 第1C圖顯示依據本發明之該半導體結構1〇〇在一矽 錯（SiGe)層160a’150’160b長在該單晶石夕區120及該STI 區130a及130b之後的剖面圖。詳言之，在一實施例中’ 石夕緒層1 6 0 a，1 5 0，1 6 0 b係藉由同時沉積珍鍺混合物於該 單晶矽層120與該STI層13〇a及130b上而被形成。事實 上，由矽鍺沉積得到的矽鍺層160a’ 150，160b包含三個 分開的區域，它們具有不同的原子結構：一單晶EPI(磊晶） 矽鍺區150，及雨個多晶矽矽鍺區160a及160b。詳言之， 在矽鍺沉積期間，該EPI矽鍺區1 50被磊晶地長在該單晶 矽區120上。在此同時，多晶矽矽鍺區1 60a及160b分別 被長在多晶矽晶種層14〇3及140b上且及該STI區130a 及13〇b的一些外露的表面]32a及132b上（第1B圖）。且 結果為，多晶矽晶種層1 4 0 a及1 4 0 b (第i b圖）分別融合到 多晶矽矽鍺區160a及160b中（第ic圖）。 ，EPI 長比，及良率 該EPI矽鍺區及多晶矽矽鍺區i6〇a係透過一共同 的界面表面165a而彼此直接實體接觸。該共同的界面表面 165a與該.STI區13〇a的一上表面134a夾一界面成長角度 10 Γ353035 α 1。當該EPI矽鍺區150及多晶矽矽鍺區16〇a成長時 該共同的界面表面165a從介於該單晶矽矽層12〇斑二、

與咳S TI 區130a之間的一共同界面表面125a的上緣17〇a忐i 叫長。該 上緣170a亦被稱為STI角落17〇3。 類似地，該EPI矽鍺區150及多晶矽矽鍺區16外係透 過一共同的界面表面165b而彼此直接實體接觸。該共同的 界面表面165b與該STI區i3〇b的一上表面134b A 田 尺—界面 成長角度α2。當該EPI矽鍺區15〇及多晶矽矽鍺區16叻 成長時，該共同的界面表面165b從介於該單晶矽兮層12〇 與該STI區130b之間的一共同界面表面125b的上緣l7〇b 成長。該上緣170b亦被稱為STI角落170b。 在一方面，本發明的發明人觀察到，在STI角落〗70a 的材料應力在α 1接近90度時為最大且在α 1減小時隨之 減小。相類似地，在STI角落1 70b的材料應力在〇； 2接近 90度時為最大且在α 2減小時隨之減小。在另一方面，α i 與α 2與EPI SiGe/Poly成長比有關（即，該EPI矽鍺區1 5〇 的成長率對多晶珍碎緒區1 6 0 a及1 6 0 b的成長率的比例）。 詳言之，在STI角落1 70a，1 70b處的材料應力愈小，結構 100的良率就愈高。其結果為，結構100的良率與EPI SiGe/Poly成長比有關。詳言之，EPI SiGe/Poly成長比愈 高，結構10 0的良率就愈高。 本發明的發明人亦觀察到，EPI SiGe/Poly成長比與矽 鍺沉積的溫度（即，結構1 0 0及被沉積的矽鍺物質的上表面 的溫度有關）。詳言之，矽鍺沉積的溫度愈高’ EPI SiGe/Poly 11 Γ353035 成長比就愈高。介於結構100的良率，EPI SiGe/Poly的成 長比，及矽鍺沉積的溫度之間的關係被示於第2 A圖中， 該圖顯示從一實驗收集到的資料，在該實驗中所使用的工 具平台（未示出）具有約3平方英呎的管子室體積及1〇·8至 10·9 To rr的基礎壓力。使用在該實驗中之先驅物為矽垸 (SiH4)，其流率為30sccm(每分鐘標準立方公分p根據第 2A圖，當妙褚沉積的溫度升南時（沿著ι/τ|Α往左移動）， EPI SiGe/Poly成長比及該結構100的良率亦隨之升高。 相類似地’本發明的發明人亦觀察到，EPI SiGe/P〇iy 成長比與碎鍺沉積的先驅物流率有關。詳言之，矽緒沉積 的先驅物流率愈低，EPI SiGe/Poly成長比就愈高。該構 100的良率與該EPI SiGe/Poly成長比及與該矽緒沉積的先 驅物流率之間的關係被tf於第2 B圖中，該圖顯示從—實 驗中收集的資料，該實驗使用的平台與第2A圖所使用的 相同。該先驅物為矽烷。然而，在此處，該矽鍺沉積的溫 度被固定在5 1 0 °C至5 3 0。(：範圍内的一固定值，且矽烷流率 被調整。根據第2 B圖，當矽烷流率增加時（即，沿著水平 軸往左移動）’EPI SiGe/Poly成長比與結構100的良率皆 升高。 综言之’參照第1C，2A及2B圖，藉由矽鍺層160a， 1 5 0，1 6 0 b的矽鍺沉積的溫度及/或降低先驅物流率，該e p I SiGe/Poly成長比會升高。這可藉由減小α1&α2而降低 在STI角落1 7〇a及17〇b處的材料應力。其結果為，該結 構100的良率會升高。換言之，因為在STI角落170a及 12 !353〇35 l7〇b處的材料應力被降低， ςτ * 所以氣痕（如果有的話）不 ^丄角落170a及17〇b處值板& 處傳播及王動區120及150中。因 此 對於半導體元件而含區坫 。£域120及150變成為一較好的 万。例如，ΝΡΝ元件的集搞可浐六今你广 集極了么在荔矽區120内。該 ΝΡΝ兀件的基極可位在區域15〇肖且在該集極之上。兮

ΝΡΝ元件的射極可位在區域15G内且在該基極之上。因為X 在sn角落17〇3及170b處的材料應力減小所以在“Μ 元件的集極與射極之.間的短路就可被減少。 歲計方法 在—實施例中，一第一複數個與第1C圖的結構類似 之半導體結構被製造，其中在該單晶矽區丨2〇及STi區 13 0a及l30b之上矽緒（SiGe)混合物沉積（簡言之碎緒沉 積條件）涉及了 一固定的珍燒流率及一第一沉積溫度 後’該等第一複數個相同的半導體結構的第一良率係透過 測試該等第一複數個相同的半導體結構中的每一者來決定 的。然後，如果該第/良率有落在一目標良率的一預定的 範圍内的話（即，第一良率大於該目標良率，或在一預定的 差值之内，如果第一良率小於目標良率的化），則該固定的 矽烷流率及該第〆沉積溫度即被認定是令人滿意的且可被 使用在該結構丨〇 〇的大量製造上。 如果第一良率沒宥落在該目標良率的該預定的範圍内 的話，一與第！ C圖的結構1 0 〇類似之第二複數個相同的 半導體就被製造’其中該妙鍺沉積條件包含該固定的發燒 流率及一高於該第一沉積溫度之第二沉積溫度。在—實施 13 Γ353035 例中，該第二沉積溫度的選擇可將在包圍第1 C圖的結構 1 0 0之結構上的一較高的沉積溫度及當該結構1 0 0經歷該 確定的製造步驟時在該結構100本身上之較高的沉積溫度 考量進去。然後，該等第二複數個相同的半導體結構的第 二良率係透過測試該等第二複數個相同的半導體結構中的 每一者來決定的。然後，如果該第二良率有落在一目標良 率的一預定的範圍内的話，則該固定的矽燒流率及該第二 沉積溫度即被認定是令人滿意的且可被使用在該結構1 0 0 的大量製造上。如果第二良率沒有落在該目標良率的該預 定的範圍内的話，一與第1 C圖的結構1 0 0類似之第三複 數個相同的半導體就會以一更高的第三沉積溫度被製造， 且上述的處理被重複直到一另人滿意的沉積條件被找到為 止，該另人滿意的沉積條件可被使用在結構1 0 0的大量製 造上。 在另一實施例中，矽鍺沉積溫度被固定在一固定的沉 積溫度，且矽烷流率被向下調整。在一實施例中，下一個 更低的矽烷流率的選擇可將一較低的矽烷流率對於矽鍺沉 積的速率的影響考量進去。透過於上述類似的程序，一包 含了該固定的沉積溫度及一對應於一最後的複數個相同的 半導體結構之最後的矽烷流率之令人滿意的沉積條件可被 決定出來，該沉積條件可被使用在結構1 0 0的大量製造上。 在另外一實施例中，在用於第一複數個相同的半導體 結構之第一良率被決定之後，其與相關連的矽鍺沉積條件 (矽鍺沉積溫度及先驅物流率）一起被記錄，而不是與目標 14 1353035 良率相比較。然後，用於第二複數個相同的半導體結構之 第二良率被決定並與相關連的矽鍺沉積條件一起被記錄。 然後，用於第三複數個相同的半導體結構之第三良率被決 定並與相關連的矽鍺沉積條件一起被記錄等等，直到用於 第N複數個相同的半導體結構之第N良率被決定（N為整 數）並與相關連的矽鍺沉積條件一起被記錄為止。其結果 為，第1 C圖的結構1 0 0的良率可被提供為相關連的矽鍺 沉積條件的一個函數。例如，在一實施例中，該結構 10 0 的良率及於其相關連的矽鍺沉積溫度及先驅物流率可被畫 在一 3軸系統Oxyz(未示出）上，其中Oz軸代表良率函數 及Ox與Oy軸代表沉積溫度及先驅物流率等變數。其結果 為，良率在該Oxyz空間中具有一表面的形狀（在下文中被 稱為良率表面）。 然後，該結構1 00的目標良率可被選取，且與該目標 良率相關連之沉積溫度及先驅物流率可從從剛剛決定的函 數被決定並被使用在大量製造上。在一實施例中，該目標 良率可被選為該N格良率中的最大的良率。第2A圖顯示 只有兩個良率值（1 · 0 0及 1.0 3 2)對應至兩個不同的矽鍺沉 積條件。相類似地，第2 B圖顯示只有兩個標準化的良率 數值（1 · 0 0及1 · 07)對應至兩個不同的矽鍺沉積條件。 在前述良率表面的例子中，一平面Z =被選取的目標良 率（未示出）切過該良率表面以界定出一良率曲線，在該良 率曲線上對應於該被選取的目標良率之任何成對的相關沉 積溫度與先驅物流率都可被選取。在一實施例中，一目標 15 1353035 沉積溫度可被選取且可被一平面 X所代表，其中平面 x = 與該良率曲線交會在一第一，點的目標沉積溫度。與此第一 點相關連的先驅物流率及目標沉積溫度提供該沉積條件來 決定該結構100的目標良率。 在另一實施例中，一目標先驅物流率可被選取且可被 一平面y所代表，其中平面y =與該良率曲線交會在一第二 點的目標先驅物流率。與此第二點相關連的沉積溫度及目 標先驅物流率提供該沉積條件來決定該結構1 0 0的目標良 率 0 在上述的實施例中，矽鍺沉積只是為了示範而被使 用。本發明可應用到其它任何的沉積上。所使用的先驅物 並不侷限於矽烷。 雖然本發明之特定的實施例為了示範的目的而於本文 中被描述，但許多修改與變化對於熟習此技藝者而言將會 是很明顯的。因此，下面的申請專利範圍是要將落到本發 明的真正精神與範圍内的所有這些變化與修改包含在内。 【圖式簡單說明】 第1A-1C圖顯示一依據本發明的實施例之半導體結構 在一系列的製造步驟中的每一步驟被實施之後的剖面圖。 第 2 A圖顯示依據本發明的實施例之在該結構上的矽 鍺沉積溫度的影響及第1圖中之半導體結構的良率。 第 2 B圖顯示依據本發明的實施例之在該結構上的矽 流率的影響及第1圖中之半導體結構的良率。 16 Γ353035 【主 要元件 符號 說 明 】 100 半導體構 110 矽基材 120 單晶矽區 130a,130b 淺 溝 隔 絕 132a ,132b 表面 140a,140b,1- 40 多 晶 矽 晶 種層 145 方向 150 單晶石夕 矽 錯 層 16 0a ,165b 多晶 矽 矽 錯 區 1 34a, 1 34b 上 表 面 165a ,165b 共同 界 面 表 面 125a,125b 共 同 界 面 表 面 170a ,1 70b 上緣 (STI 角 落） 17

Claims (1)

1. Γ353035 十、申請專利範圍： 1. 一種用來形成半導體結構的方法，該方法至少包含以 下的步驟： (a) 形成第一複數個相同的半導體結構，其中該等第 一複數個相同的半導體結構中的每一者都是藉由 以下步驟所形成： (i) 形成一第一區及一第二區，其中該第一區及 第二區係透過一第一共同界面表面彼此直接 實體接觸，及 (ii) 同時沉積一成長物質於該第一及第二區上， 用以分別從該第一及第二區成長出第三及第 四區，使得一介於該第三與第四區之間的第 二共同界面表面從該第一共同界面表面長出 來， 其中該第一及第三區包含相同的物質且具 有單結晶原子結構， 其中該第一區具有與第四區不同的原子結 構，及 其中沉積該成長物質的步驟是在一第一沉 積條件下實施的；接著 .(b)決定該第一複數個相同半導體結構的一第一良 率，其中將一組半導體結構的一良率界定為在該 組半導體結構的所有結構中，該組半導體結構的 18 Γ353035 優良結構的百分比函數；且接著 (C) 如果該第一複數個相同的半導體 率並不在一目標良率的預定範圍 成一第二複數個相同的半導體結 沉積成長物質的步驟是在不同於 的一第二沉積條件下實施，該等 的半導體結構中的每一者係使戶 (a)(ii)相同的步驟來形成。 2. 如申請專利範圍第1項所述之方法， 決定該第二複數個相同半導體結構的 接著 如果該等第二複數個相同的半導體結 沒有落在該目標良率之預定的範圍之 第三複數個相同的半導體結構的步驟 積成長物質的步驟是在不同於該第二 三沉積條件下實施，該等第三複數個 構中的每一者係使用與步驟（a)(i)及 驟來形成。 3. 如申請專利範圍第2項所述之方法， 二及第三沉積條件包含第一溫度T1， 第三溫度T3，其中T1<T2<T3。 結構的該第一良 之内的話，則形 構，其中除了該 該第一沉積條件 第二複數個相同 丨與步驟（a)(i)及 其更包含： 一第二良率；且 構的一第二良率 内的話則形成一 ，其中除了該沉 沉積條件的一第 相同的半導體結 (a) (i i)相同的步 其中該第一，第 第二溫度T2及 19 1353035 4. 如申請專利範圍第2項所述之方法，其中該第一，第 二及第三沉積條件包含第一壓力P1，第二壓力P2及 第三壓力P3，其中P1>P2>P3。 5. 如申請專利範圍第1項所述之方法，其中該第一及第 二沉積條件包含第一溫度 T1及第二溫度 T2，其中 ΤΙ<T2。 6. 如申請專利範圍第1項所述之方法，其中該第一及第 二沉積條件包含第一壓力 Ρ1及第二壓力 Ρ2，其中 Ρ1>Ρ2。 7. 如申請專利範圍第6項所述之方法，其中該第一及第 二沉積條件包含第一先驅物流率 F 1及第二先驅物流 率F2 ，其中F1>F2 。 8. 如申請專利範圍第1項所述之方法，其中該第一區及 第三區包含單晶矽。 9. 如申請專利範圍第1項所述之方法，其中該成長物質 包含>6夕及錯。 20 1353035 10. 如申請專利範圍第1項所述之方法，其中該第二區包 含介電質。 11. 如申請專利範圍第1項所述之方法，其中該第四區包 含多晶矽物質。 12. 如申請專利範圍第1項所述之方法，其更包含在沉積 該成長物質的步驟之前，形成一晶種層於該第二區之 上的步騾，而該晶種層包含與第四區相同的物質。 1 3.如申請專利範圍第1 2項所述之方法，其中形成該晶種 層的步驟包含以下的步驟： 沉積該晶種層於該第一區及第二區上；及 去除掉在該第一區上的部分晶種層，造成透過該晶 種層被移除部分的一空間，將該第一區曝露至一周圍 大氣。 14. 一種用來形成半導體結構的方法，該方法至少包含以 下的步驟： (a) 形成第一複數個相同的半導體結構，其中該等第 一複數個相同的半導體結構中的每一者都是藉由 以下步驟所形成： (i) 形成一第一單晶半導體區及第一與第二淺溝 21 1353035 隔絕區於一半導體基材上，其中該第一單晶 半導體區是被夾在該第一及第二淺溝隔絕區 之間，及 (Π)同時沉積一成長物質於（A)該第一單晶半導 體區上用以從該第一單晶半導體區上長出一 第二單晶半導體區及（B)該第一及第二淺溝 隔絕區上用以分別從該第一及第二淺溝隔絕 區上長出第一及第二多晶矽區， 其中該第二單晶半導體區與該第一多晶矽 區彼此係直接實體接觸， 其中，該第二單晶半導體區與該第二多晶 矽區彼此係直接實體接觸，及 其中沉積該成長物質的步驟是在一第一沉 積條件下實施的；接著 (b) 決定該第一複數個相同半導體結構的一第一良 率，其中將一組半導體結構的一良率界定為在該 組举導體結構的所有結構中*該組半導體結構的 良好結構的百分比函數；且接著 (c) 如果該第一複數個相同的半導體結構的該第一良 率並不在一目標良率的預定範圍之内的話，則形 成一第二複數個相同的半導體結構，其中除了該 沉積成長物質的步驟是在不同於該第一沉積條件 的一第二沉積條件下實施，該等第二複數個相同 22 Γ353035 的半導體結構中的每一者係使用與步驟（a)(i)及 (a)(ii)相同的步驟來形成。 15. 如申請專利範圍第14項所述之方法，其更包含 決定該第二複數個相同半導體結構的一第二良率；且 接著 如果該等第二複數個相同的半導體結構的一第二良率 沒有落在該目標良率之預定的範圍之内的話則形成一 第三複數個相同的半導體結構的步驟，其中除了該沉 積成長物質的步驟是在不同於該第二沉積條件的一第 三沉積條件下實施，該等第三複數個相同的半導體結 構中的每一者係使用與步驟（a)(i)及（a)(ii)相同的步 驟來形成。 16. 如申請專利範圍第15項所述之方法，其中該第一，第 二及第三沉積條件包含第一溫度T1，第二溫度T2及 第三溫度T3 ，其中T1<T2<T3 。 17. 如申請專利範圍第15項所述之方法，其中該第一，第 二及第三沉積條件包含第一壓力Ρ1，第二壓力Ρ2及 第三壓力Ρ3，其中Ρ1>Ρ2>Ρ3。 18. 如申請專利範圍第14項所述之方法，其中該第一及第 23 1353035 二沉積條件包含第一溫度 T1及第二溫度 T2，其中 ΤΙ <Τ2。 19.如申請專利範圍第14項所述之方法，其中該第一及第 二沉積條件包含第一壓力 Ρ1及第二壓力 Ρ2，其中 Ρ1>Ρ2 。 20. 如申請專利範圍第19項所述之方法，其中該第一及第 二沉積條件包含第一先驅物流率 F1及第二先驅物流 率F2 ，其中F1>F2 。 21. 一種用來形成半導體結構的方法，該方法至少包含以 下的步驟： (a) 形成第一複數個相同的半導體結構，其中該等第 一複數個相同的半導體結構中的每一者都是藉由 以下步驟所形成： (i) 提供一半導體基材， (ii) 形成一單晶矽區於該半導體基材上， (iii) 形成第一及第二淺溝隔絕區於該單晶矽區 中，該第一及第二淺溝隔絕區界定出安置在 該第一及第二淺溝隔絕區之間的該單晶矽區 的一第一單晶矽區， (iv) 成長一多晶種層於該第一及第二淺溝隔絕區 24 Γ353035 上，及 (V) 同時沉積矽及鍺於（A)該第一單晶矽區上產 生一第二單晶矽區及（B)該晶種層上，分別產 生該第一與第二多晶矽區於該第一及第二淺 溝隔絕區上， 其中該第二單晶矽區與該第一多晶矽區係 彼此直接實體接觸， 其中該第二單晶矽區與該第二多晶矽區係 彼此直接實體接觸，及 其中沉積矽及鍺的步驟是在第一沉積條件 下實施的；及 (b) 決定該第一複數個相同半導體結構的一第一良 率，其中將一組半導體結構的一良率界定為在該 組半導體結構的所有結構中，該組半導體結構的 良好結構的百分比函數；且接著 (c) 如果該第一複數個相同的半導體結構的一第一良 率並不在一目標良率的預定範圍之内的話，則形 成一第二複數個相同的半導體結構，其中除了該 沉積矽與鍺的步驟是在不同於該第一沉積條件的 一第二沉積條件下實施，該等第二複數個相同的 半導體結構中的每一者係使用與步驟（a)(i)至 (a)(v)相同的步驟來形成。 25 Γ353035 22. 如申請專利範圍第21項所述之方法，其更包含 決定該第二複數個相同半導體結構的一第二良率；且 接著 如果該等第二複數個相同的半導體結構的一第二良率 沒有落在該目標良率之預定的範圍之内的話則形成一 第三複數個相同的半導體結構的步驟，其中除了該沉 積矽與鍺的步驟是在不同於該第二沉積條件的一第三 沉積條件下實施，該等第三複數個相同的半導體結構 中的每一者係使用與步驟（a)(i)至（a)(v)相同的步驟來 形成。 23. 如申請專利範圍第22項所述之方法，其中該第一，第 二及第三沉積條件包含第一溫度T1，第二溫度T2及 第三溫度T3，其t T1<T2<T3。 24. 如申請專利範圍第22項所述之方法，其中該第一，第 二及第三沉積條件包含第一壓力Ρ1，第二壓力Ρ2及 第三壓力Ρ3，其中Ρ1>Ρ2>Ρ3。 25. 如申請專利範圍第2 1項所述之方法，其中該第一及第 二沉積條件包含第一溫度Τ1及第二溫度 Τ2，其中 Τ1<Τ2。 26 1353035 26.如申請專利範圍第21項所述之方法，其中該第一及第 二沉積條件包含第一壓力 P1及第二壓力 P2，其中 P1>P2 ° 27.如申請專利範圍第26項所述之方法，其中該第一及第 二沉積條件包含第一先驅物流率 F 1及第二先驅物流 率 F2 ，其 t F1>F2 。 28. 一種用來決定一半導體結構設計的製造條件之方法， 該方法至少包含以下的步驟： (a) 提供一介於該半導體結構設計的良率，沉積溫 度，及先驅物流率之間的關係，其中該半導體結 構設計的良率為在所有複數個半導體結構中，根 據該半導體結構設計所形成的一複數個半導體結 構的良好結構的一百分比函數’其中該半導禮結 構設計包含： (i) 一第一區及一第二區，其中該第一區與第二 區透過第一共同界面表面彼此直接實體接 觸，及 (ϋ) 一第三區及一第四區其分別在該第一及第二 區上，其中該第三及第四區是藉由同時沉積 一成長物質於第一及第二區上使得一第二共 同界面表面從該第一共同界面表面長出在該 27 Γ353035 第三及第四區之間的步驟長出來的， 其中該第一及第三區包含相同的物質且具 有單一結晶原子結構， 其中該第一區具有與第四區不同的原子結 構，及 其中該沉積成長物質的步驟是在該沉積溫 度及先驅物流率下實施的； (b)為該半導體結構設計之該良率選擇一目標良率； 及 (C) 根據該目標良率及該關係，來決定一所想要的沉 積溫度及一所想要先驅物流率。 29.如申請專利範圍第28項所述之方法，其中該目標良率 為一最大良率。 3 0.如申請專利範圍第28項所述之方法，其中提供該半導 體結構設計的良率，沉積溫度，及先驅物流率之間的 關係的步驟包含以下的步驟： 根據該半導體結構設計形成N組複數個相同的半導 體結構，其中對於該等N組複數個相同的半導體中的 每一組而言，沉積成長物質的步驟是在一沉積溫度及 一先驅物流率下實施的，使得有N個沉積溫度及N個 先驅物流率與該等N組複數個相同的半導結構相關 28 Γ353035 連，其中N為整數； 決定該等N组複數個相同的半導結構的N個良率； 及 根據該N個良率，N個沉積溫度及N個先驅物流率 來提供半導體結構設計的良率，沉積溫度及先驅物流 率之間的關係。 31.如申請專利範圍第28項所述之方法，其中決定所想要 的沉積溫度及所想要的先驅物流率的步驟包含以下的 步驟： 選取一目標沉積溫度作為所想要的沉積溫度；及 根據該目標良率，該目標沉積溫度及該關係來決定 該所想要的先驅物流率。 3 2 ·如申請專利範圍第2 8項所述之方法，其中決定所想要 的沉積溫度及所想要的先驅物流率的步驟包含以下的 步驟： 選取一目標先驅物流率作為所想要的先驅物流率； 及 根據該目標良率，該目標先驅物流率及該關係來決 定該所想要的沉積溫度。 29