TWI345787B - Method and apparatus for hierarchical bit line bias bus for block selectable memory array - Google Patents

Description

1345787 九、發明說明： 【發明所屬之技術領域】 本發明係關於可程式化記憶體陣列，且結 符疋έ之係關於 併入被動元件記憶體單元之半導體積體電路記憶體陣列， 且更特定言之係關於一種併入此類記憶體罩 早兀之二維記憶 體陣列。 【先前技術】

特定被動元件記憶體單元展現可再寫特性◊例如，在特 定記憶體單元中，程式化可藉由使用一大約6 乂至8 V之電 壓正向偏壓記憶體單元(例如參考其内一二極體之極性)來 實現，而抹除可藉由使用一大約1〇 ν至14 ν之電壓反向偏 壓記憶體單元來實現。該些高電壓需要在字線及位元線解 碼器内使用特殊高電壓CM〇s電晶體。該此 不完全隨著記憶體單元字線及位元線間距減小而= 放。此對於三維記憶體技術而言特別成問題，其中退出陣 列並必須介接一字線及位元線驅動器之字線及位元線之純 粹达度使得提供相容不斷變小陣列線間距之解碼器及I/O 電路（且特別係字線及位元線驅動器電路 選定記憶體單元作用-足夠高電壓之能力甚至更加2。 【發明内容】 矣又而口本發明係關於一種併入一用於一區塊可選擇 η己隐體陣列之階層式位元線偏壓匯流排之記憶體陣列，及 種使用用於—區塊可選擇記憶體陣列之階層式位元線 偏壓U之方法1而’本發明係由隨附中請專利範圍 123l78.doc 1345787 來定義，故此章節内的任何内容均不應視為限制該等申請 專利範圍。 在—態樣中’本發明提供-種積體電路，其包括具有複 數個陣列區塊的-記憶體陣列，各陣列區塊包括字線與位 疋線。該積體電路包括-般跨越該複數個陣列區塊的一第 一全域匯流排，用於有時輕合—選定區塊之選定位元線至 個別資料電路。該積體電路還包括每陣列區塊一個別第一 匯流排片段’用於在一第一操作模式期間傳遞適用於該第 操作模式的H選定位元線偏壓條件至—選定區塊 之未選定位元線，並傳遞適用於該第一操作模式的一第二 未選定位元線偏壓條件至未選定陣龍塊之未選定 線。 、在另—態樣中’本發明提供—種積體電路，其包括具有 複數個陣列區塊的一記情體陲別 ^ —陣列，各陣列區塊包括字線與 二線。該積體電路包括輕合構件，其用於在—第一 模式下藉助一般跨越該複數個陣列區塊的-第一全域匯汽 排來耦合-選定區塊之選定仿_妨 王域匯流 心匕现之選疋位兀線至個 體電路包括耦合構件，盆用於紅人 一去夕“ 《用於輕合選定及未選定陣列區塊 一者之未選定位元線至一鱼 制笛一@ ^ 與各個別陣列區塊相關聯的一個 L排片段。該積體電路包括傳遞構件，其用於在 與該選定陣列區塊相關聯之個別第、、 用於該第一操作模式 ’抓&上傳遞適 積體電路還包括傳遞構件，其用=元線偏愿條件。該 相關聯之㈣第-匯二1:遞在:該未選定陣列區塊 上傳遞適用於該第一操作模 123178.doc 1345787 式的一第二未選定位元線偏壓條件。 在另一態樣中，本發明提供— 使用之古生— 種用於配。一記憶體陣列 …=體陣列具有複數個陣列區塊，各陣列 =二:元線。該方法包括在-第-操作模式下 -·:二相該複數個陣列區塊的-第-全域匯流排來輕 . ^選疋區塊之選定位元線至個別資料電路、μ選定及 • 未選定陣列區塊二者之未選定位元叙^ 伹兀線至一與各個別陣列區 • 關聯的個別第-匯流排片段、在與該選定陣列區塊相 關聯的個別第-匯流排片段上傳遞適用於該第一操作模1目 .# —第-未選定位元線㈣條件、及在與未選定陣列 相關聯的個別第—藤#I H # . …弟s流排片奴上傳遞適用於該第一操作模 式之一第二未選定位元線偏壓條件。 、 在另一態樣中，本發明提供—種用於製造1憶體產品 ▲ t方法。該方法包括形成-具有複數個陣列區塊之記憶體 陣列，各陣列區塊包括字線與位元線。該方法還包括形 .一般跨越該複數個陣列區塊的一第—全域匯流排，用於有 時叙合一選定區塊之選定位元線至個別資料電路。該方法 還包括每陣列區塊形成一個別第一匯流排片段，用於在— 第一操作模式期間傳遞適用於該第一操 選定位元線偏壓條件至一選定區塊之未選定:元線 遞適用於該第-操作模式的一第二未選定位元線偏壓條件 至未選定陣列區塊之未選定位元線。 本發明於數個態樣中適用於具有—記憶體陣列之積體電 路、用於操作此類積體電路及記憶體陣列之方法、製造併 123178.doc 1345787 入此類陣列之記憶體產品之方法及此類積體電路、產品或 記憶體陣列之電腦可讀取媒體編碼，均如本文更詳細所述 及隨附申請專利範圍所提出《所述技術、結構及方法可單 獨或相互組合地加以使用。 前面係一概述，因而必然包含細節之簡化、一般化及省 略。因此，習知此項技術者應瞭解，前面概述僅係說明性 • 且不希望以任何形式限制本發明。根據下文所提出之詳細 鲁 說明，可明白僅由申請專利範圍所定義之本發明之其他態 樣、創新特徵及優點。 【實施方式】 圖1係一範例性被動元件記憶體陣列i00之一示意圖。顯 示一子線1〇2、104以及二位元線1〇6、1〇8。假定字線1〇2 係一選定字線（SWL)，並假定字線104係一未選定字線 (UWL)。同樣地，假定位元線1〇6係一選定位元線（sbl)， 並假定位元線108係一未選定位元線（UBL)。顯示四個被動 ·' 元件記憶體單元101、1〇3、1〇5、107,各耦合於一相關聯 字線與一相關聯位元線之間。 s己憶體單7C 101係與選定字線102及選定位元線1〇6相關 - 聯，故可視為一”S"單元（即"選定"單元卜記憶體單元103 係與未選定字線104及選定位元線1〇6相關聯，故可視為一 單元（即”截止"單元）。記憶體單元1〇5係與選定字線1〇2 及未選定位元線108相關聯，故可視為一,Ή ”單元（即"半選 定，，單元）。最後，記憶體單元107係與未選定字線1〇4及未 選定位元線1〇8相關聯，故可視為一 ％"單元（即"未選定" 123178.doc 1345787 單元）。 圖1中還說明用於一正向偏壓操作模式之範例性偏壓條 件。如本文別處所述，此正向偏壓模式可用於一程式化模 式、一區塊抹除模式及一讀取模式（但通常此類不同模式 使用不同的電壓位準或條件）。如所示，該等偏壓條件可 視為適用於一用於一選定陣列區塊之程式化操作模式，並 將如此予以說明。 選定字線102係在一 VSX電壓（例如接地）下偏壓，選定位 元線106係在一 VSB電壓（例如+8伏特）下偏壓，未選定字線 104係在一 VUX電壓（例如+7·3伏特）下偏壓，而未選定位元 線108係在一 VUB電壓（例如+0‘7伏特）下偏壓。該選定位元 線偏壓電壓VSB可視為程式化電壓νρρ，由於實質上此整 個電Μ係作用於選定記憶體單元1 〇丨上（由於該選定字線係 在接地下偏壓），在匯流排及陣列線自身内較少的特定電 阻降。該未選定位元線偏壓電壓VUB還較佳的係各記憶體 單元之一正向偏壓方向上設定在一對應於一明顯，，臨界電 壓"之值下，因而顯示為一電壓ντ正作用於未選定位元線 1〇8上》同樣地，該未選定字線偏壓電壓νυχ還較佳的係 設定在一值VPP-VT。 在該些偏壓條件下，s單元101接收一等於VPP(例如+8 伏特）之正向偏壓電壓，F單元1〇3接收一等於ντ(例如+〇7 伏特）之正向偏壓電壓，Η單元1〇5接收一等於ντ(例如7 伏特）之正向偏壓電壓，而u單元1〇7接收一等於νρρ_2ντ (例如-6.6伏特）之反向偏壓電壓。存在若干範例性記憶體 123178.doc 1345787 單元技術，當在該些條件下偏壓時，選定單元會變化至一 更低電阻值，而該等F、Η及U單元卻絲毫沒有電阻變化。 下文說明範例性單元。 現在參考圖2，顯示用於一反向偏壓操作模式之範例性 偏壓條件200 ^如本文別處所述，此反向偏壓模式可用於 一程式化模式或一區塊抹除模式（但通常此類不同模式使 用不同條件）。如所示，該等偏壓條件可視為適用於一用

於一選定陣列區塊之程式化操作模式或抹除操作模式，並 將如此予以說明。 該等偏壓條件VSX、vux、VSB及VUB之各偏壓條件現 在將針對適用於本操作模式之值來加以重新定義。選定字 線102係在一 VSX電壓VRR/2(例如+5伏特）下偏壓，而選定 4元線106則在一vsB電壓-VRR/2(例如-5伏特）下偏壓。該 未選疋子線電壓νυχ及該未選定位元線電壓VUB二者均接 地0 在该些偏壓條件下，s單元1〇1接收一數量等於vrr(例 如-10伏特）之反向偏壓電壓，F單元1〇3接收一等於 yRR/2(例如_5伏特）之反向偏壓電壓，而η單元105接收一 等於VRR/2(例如_5伏特）之反向偏壓電壓。應注意，^單元 107橫跨單元上不接收任何偏壓。 子在右干例性記憶體單元技術（參考下面），當在該此 條件下偏壓時，選定留± ^ " 避疋早7L會從一較低電阻值變化至一更其 電阻值，而該蓉 ^ ^ _飞等F、H&U單元電阻卻沒有絲毫變化。還應 u等未選定U記憶體單元沒有任何偏壓，因而沒有 123178.doc -U · 1345787 任何漏電流，其在橫跨此類單元在數伏特下偏壓時另外可 能支援-相當大數量㈣漏電流。如進一步詳細所述，許 多有用記憶體陣列具體實施例包括比H單元或F單元遠大得 多數目的u單元’且此類陣列較其他偏壓方案在陣列之該 ; 冑未選$記憶體單元内I有明顯較低的漏電流以及因此低 得多的功率消耗。 ' 藉由在此反向模式下"分割"VRR電壓，並在一等於程式 # 4匕電壓一半的負電壓下偏壓SBL’以及在一等於程式化; 歷-半的正電壓下偏壓SWL，位元線解碼器及字線解碼器 .—者之電壓要求得到明顯鬆弛。因此，與該等P車列線（例 ,如字線及位元線）之較小間距相-致，在該等陣列線驅動 器電路内的該等高電壓電晶體佔據更少面冑，因為其可設 計以獲得一相對較低的"分割"電壓。 其他記憶體技術一直面對關於程式化及抹除電壓（及此 類南電壓電晶體所需之面積）不隨記憶體單元間距以相同 ϋ率比例縮放之類似問題。例如，在快閃記憶體内此問題 的影響有時因為-般以快閃記憶體為主記憶體陣列之更大 扇出而稍微降低。用於高電塵電晶體之更多空間消耗設計 -㈣可藉由增加記憶體區塊大小而在某些更新颖技術中得 到攤鎖然而，在-以二極體為主被動元件記憶體陣列 中，^區塊大小係以透過屬於選定陣列之該等未選定記 隐體單7G之增加戌漏為代價的。藉由如圖2所示偏塵此類 未選定記憶體單元，可將此茂漏成分減小至幾乎零，並獲 得-更大區塊大小，同時幾乎沒有有害功率消耗。 123178.doc -12· 1345787 現在參考圖3 ’顯示一範例性字線解碼器電路，包括顯 示適用於正向偏壓操作模式之偏壓條件（如圖丨所示）。在頁 面左侧顯示-列解碼器電路，其顯示二解碼輸出158、 162。解碼輸出158對應於—選定解碼輸出，而解碼輸出 162對應於-未選定解碼輸出…列解❹152可使用各種 熟知技術之任—者來實施，產生複數個解碼輸出，例如輪 出155、159,其係由多工器157、161及反相器156、16〇來

有條件地反轉。一反轉緩衝器係在該NAnd閘之後併入以 由於在節點158上的較大電容性負載而驅動節點155(即結 果’如此處’多工器157操縱節點155至輸出158)β列解喝 器152係在此操作模式下操作，—等於νρρ之上部供應電 壓係耗合至電源節點153以及—接地下部供應電壓係輕合 至電源節點154。在此操作模式下，該列解碼器係―”高態 有效解碼器，思味著將諸如解碼輸出節點158之選定輸出 (或多個輸出）驅動至兩個可用電壓狀態之最高者，在此情

況下係VPP。㈣未選定解碼輸_域碼輸出節點162月) 係驅動至該等兩個可用電壓狀態之最低者，在此情況下係 接地。下述將最初假定一次僅選擇一此類解碼輸出節點 (例如"高態"）》 各解碼輸出㈣合至-或多個字線驅動urn如， 解碼輸出節點158軸合至—字線驅動器電路，其包括 PMOS電晶體171與麵〇8電晶體172。電晶體i7i、m之 個別沒極端子係同時福合至—字線，在此情況下表示選定 字線心儘管本發明之特定具體實施例涵蓋多頭解碼器 123178.doc -13- 1345787 外的解碼器，但圖3描述一還耦合至解碼輸出節點US之第 二字線驅動器電路，其表示與此特定解碼輪出節點158相 關聯之一或多個其他字線驅動器電路。此第二字線驅動器 電路包括PMOS電晶體173及NMOS電晶體174，其輸出驅 動 子線181，字線181表示一或多個半選定字線。 在該些字線驅動器電路之各電路内的NMOS電晶體之個 別源極端子係耦合至一源極選擇匯流排XSEL之一個別匯 流排線。在此操作模式下，該源極選擇匯流排係基於位址 資訊來解碼，使得在一適用於此操作模式一字線之有效狀 態下偏壓此類匯流排線，而在一適用於此操作模式字線之 無效操作模式下偏壓剩餘匯流排線。在特定具體實施例 中，多個此類源極選擇匯流排可以係有效的，但現在假定 匯流排線167有效，並在接地下偏壓，而一或多個剩餘匯 流排線（表示為匯流排線168)係無效並驅動至該未選定字線 電壓VUX(顯示為VPP-VT)。 由於在解碼輸出節點158上的電壓（vpp)高於匯流排線 167、168之電壓，故該等^^河⑽電晶體172、174二者係接 通，從而驅動選定字線102接地，並驅動半選定字線i8i至 VPP-VT。該些二傳導路徑係指示為開尾式箭頭線。 在該些字線驅動器電路之各電路内的PM〇s電晶體之個 別源極端子係耦合至一未選定偏壓線UXL，還標註為節點 164。在此操作模式下，該UXL偏壓線傳遞該未選定字線 電壓νυχ。由於在解碼輪出節點158上的電壓（vpp)高於該 UXL偏壓線之電壓，故二pM〇s電晶體171、173係截止。 123178.doc -14- 1345787 解碼輸出卽點162係耦合至一字線驅動器電路，其包括 PMOS電晶體175與_沉電晶體176。電晶體π、μ之 ::汲極端子係同時耦合至一字線，在此情況下表示未選 疋子線104還耗合至解碼輸出節點162之一第二字線驅動 器電路表示與解碼輸出節點16 2相關聯之一或多個剩餘字 線驅動器電路’並包括PM0S電晶體177及NM〇s電晶體 178,該等電晶體之輸出驅動一未選定字線“^。 如則述在該些予線驅動器電路之各電路内的NM〇s電 晶體之個別源極端子係耦合至一源極選擇匯流排xsel之 一個別匯流排線。由於在解碼輸出節點162上的電壓（接地） 係在或低於匯流排線167、168之電壓’故該等nm〇s 176、178二者係截止。在該些字線驅動器電路之各電路内 的PMOS電晶體之個別源極端子係耦合至未選定偏壓線 UXL節點164。由於在解碼輸出節點丨62上的電壓（接地）係 低於UXL偏壓線164之電壓（低pm〇S臨界電壓以上），二 PMOS電晶體175、177係接通，從而驅動該等未選定字線 104、183至VUX(例如VPP-VT)。該些二傳導路徑係指示為 開尾式箭頭線。 現在參考圖4，顯示此相同範例性字線解碼器電路，包 括適用於反向偏壓操作模式之偏壓條件（如圖2所示）。該列 解碼電路之解碼輸出158仍對應於一選定解碼輸出，而解 碼輸出162對應於一未選定解碼輸出。列解碼器152係在此 操作模式下操作，一等於VRR/2之上部供應電壓係耦合至 電源節點153以及一接地下部供應電壓係耦合至電源節點 123178.doc •15· 1345787 1 54。在此操作模式下，該列解碼器係一”高態有效"解碼 器’而該有效（選定）解碼輸出158係使用反相器156及多工 器157而驅動至兩個可用電壓狀態之最低者，在此情況下 其係GND(接地）。該等未選定解碼輸出（例如解碼輸出節點 162)係使用反相器160及多工器161而驅動至該等兩個可用 電壓狀態之最高者，在此情況下係VRR/2。 在此操作模式下，對於所述範例性具體實施例而言，源 極選擇匯流排XSEL之該等個別匯流排線係全部驅動至相 同偏壓條件（接地），而該"未選定"偏壓線UXL傳遞一等於 VRR/2(例如+5伏特）之偏壓電壓。在此反向操作模式下， 該偏壓線UXL實際上傳遞一適用於字線之有效狀態，而非 一無效或未選定偏屢條件。由於在解碼輸出節點158上的 電壓（GND)相當低於該偏壓線uxl之電壓（即低一 PM〇s臨 界電壓以上），該等PMOS電晶體171、173二者係接通，從 而將該選定字線102驅動至VRR/2，並還將本來係半選擇 子線者（此處顯示為選定字線181)驅動至vrR/2。該些二傳 導路徑係指示為開尾式箭頭線。 在此操作模式下’不解碼該源極選擇匯流排XSEL，且 各此類匯流排線係在一適用於一字線之無效狀態下（例如 接地）偏壓。由於在解碼輸出節點158上的電壓（接地）不高 於匯流排線167、168之電壓，故該等^^仍172、174二者 係截止。 解碼輸出節點162係一未選定輸出，藉由反相器16〇及多 工器161而驅動至VRR/2。由於在解碼輸出節點162上的電 123178.doc 1345787 壓咼於匯流排線167、168之電壓，故該等1^河〇8 176、178 一者係接通，從而將該等未選定字線1〇4、183驅動至接 地。該些二傳導路徑係指示為開尾式箭頭線。由於在解碼 輸出節點162上的電壓與該UXL偏壓線164上傳遞的電壓相 同，故二PMOS電晶體175、177係截止。 現在參考圖5，顯示一範例性位元線解碼器電路，包括 顯不適用於正向偏壓操作模式之偏壓條件（如圖丨所示卜在 頁面左側顯示一行解碼器電路，其顯示二解碼輸出2〇8、 212。解碼輸出208對應於一選定解碼輸出，而解碼輸出 212對應於一未選定解碼輸出。一行解碼器2〇2可使用各種 熟知技術之任一者來實施，產生複數個解碼輸出，例如輸 出205、209 ’其係由多工器207、211及該等反相器2〇6、 210來有條件地加以反轉。不同於該列解碼器，在該nand 閘之後不存在反轉緩衝器以驅動節點2〇5，因為在節點2〇8 上的電容性負載要比用於該等列解碼器輸出的要低得多。 行解碼器202係在此操作模式下操作，一等於vpp之上部 供應電麼係耦合至電源節點203以及一接地下部供應電壓 係耦合至電源節點204。在此操作模式下，該行解碼器係 一”低態有效"解碼器。該等未選定解碼輸出（例如解碼輸出 節點212)係驅動至該等兩個可用電壓狀態之最高者，在此 情況下係VPP。下述將最初假定一次僅選擇一此類解碼輪 出節點208(例如，，低態"）。 各解碼輪出係耦合至一或多個位元線驅動器電路。例 如，解碼輸出節點208係耦合至一位元線驅動器電路其 123178.doc 1345787 包括PMOS電晶體22 1與NMOS電晶體22：) 电a日髖222。電晶體221、 2之個別汲極端子係同時耦合至— 位70線’在此情況下 表不選疋位元線106。儘管本發明 m I月之特定具體實施例涵蓋 多頭解碼器外的解碼器，但圖5描 口相迎還耦合至解碼輸出 :‘請之第二位元線驅動器電路，其表示與此特定解瑪 〜出卽點208相關聯之-或多個剩餘位元線驅動器電路。 此第二字線驅動器電路包括PM〇s電晶體223及觀〇8電晶

體224,該等電晶體之輸出驅動—位元線231，其表示一或 多個半選定位元線。比較該字線解碼器，此類半選定位元 線可表示—選定位元線’其係維持在一無效狀態下。 在該些位元線驅動器電路之各電路内的pM〇s電晶體之 個別源極端子係耦合至一源極選擇匯流排selb之一個別 =流排線。在此操作模式下’該源極選擇匯流排肌㈣ 資料相依的，且可進一步基於位址資訊來加以解碼，使得 對於此操作模式，一或多個此類匯流排線係在一適用於一

位7L線之有效狀態下偏壓，而對於此操作模式，剩餘匯流 排線係在一適用於位元線之無效狀態下偏壓。在特定具體 實施例中，一或多個此類源極選擇匯流排線可以係有效 的’但現在假定匯流排線2 1 7係有效，並在vpp下偏壓， 而一或多個剩餘匯流排線（表示為匯流排線2丨8)係無效並驅 動至該未選定位元線電壓VUB(顯示為VT)。 由於在解碼輸出節點208上的電壓（接地）低於匯流排線 217、218之電壓，故該等1>1^〇8電晶體221、223二者係接 通’從而驅動選定位元線1〇6至Vpp，並驅動半選定位元 123178.doc 1345787 線23 1至VT。該些二傳導路徑係指示為開尾式箭頭線。 在該些位元線驅動器電路之各電路内的NMOS電晶體之 個別源極端子係耦合至一未選定偏壓線UYL，還標註為節 點214。在此操作模式下，該UYL偏壓線傳遞該未選定位 元線電壓VUB。由於在解碼輸出節點208上的電壓（接地）低 於該UYL偏壓線之電壓，故二NMOS電晶體222、224係截 止。 解碼輸出節點2 12係耦合至一位元線驅動器電路，其包 括PMOS電晶體225與NMOS電晶體226。電晶體225、226 之個別汲極端子係同時耦合至一位元線，在此情況下表示 未選定位元線108。還耦合至解碼輸出節點212的一第二位 元線驅動器電路表示與解碼輸出節點212相關聯的一或多 個剩餘位元線驅動器電路，並包括PMOS電晶體227及 NMOS電晶體228，該等電晶體之輸出驅動一未選定位元線 233 °

如上述，在該些位元線驅動器電路之各電路内的PMOS 電晶體之個別源極端子係耦合至一源極選擇匯流排SELB 之一個別匯流排線。由於在解碼輸出節點2 12上的電壓 (VPP)係在或高於匯流排線217、218之電壓，故該等PMOS 225、227二者係截止。在該些位元線驅動器電路之各電路 内的NMOS電晶體之個別源極端子係耦合至未選定偏壓線 UYL節點214。由於在解碼輸出節點212上的電壓係VPP， 故二NMOS電晶體226、228係接通，從而將未選定位元線 108、233驅動至VUB(例如VT)»該些二傳導路徑係指示為 123178.doc -19- 1345787 開尾式箭頭線》 現在參考圖6,顯示該位元線解碼器電路，包括適用於 反向偏壓操作模式之偏壓條件（如圖2所示）。該行解碼器電 路之解碼輸出208仍對應於一選定解碼輸出，而解碼輸出 212對應於一未選定解碼輸出。行解碼器2〇2係在此操作模 式下操作，一等於GND之上部供應電壓係耦合至電源節點 203以及一下部供應電壓_VRR/2係耦合至電源節點2〇4。在 此操作模式下，該行解碼器係一 ”高態有效"解碼器，而該 有效（選定）解碼輸出208係藉由反相器206及多工器2〇7而驅 動至兩個可用電壓狀態之最高者，在此情況下其係 GND(接地）。該等未選定解碼輸出（例如解碼輸出節點2 12) 係藉由反相器210及多工器211而驅動至該等兩個可用電壓 狀態之最低者，在此情況下其係-VRR/2。 在此操作模式下，對於所述範例性具體實施例而言，源 極選擇匯流排SELB之該等個別匯流排線係全部驅動至相 同偏壓條件（接地），而該"未選定"偏壓線UYL傳遞一等 於-VRR/2(例如-5伏特）之偏壓電壓。在此反向操作模式 下，該偏壓線UYL實際上傳遞一適用於位元線之有效狀 態’而非一無效或未選定偏壓條件。由於在解碼輸出節點 208上的電壓（接地）相當程度高於該偏壓線uyl之電壓（低 一 NMOS臨界電壓以上），該等NMOS電晶體222、224二者 係接通，從而將該選定位元線106驅動至- VRR/2，並還將 本來係半選擇位元線者（此處顯示為選定位元線231)驅動 至-VRR/2。該些二傳導路徑係指示為開尾式箭頭線。 123178.doc -20. 1345787 在此操作模式下，該源極選擇匯流排SELB係非資料相 依或不解碼（至少在一給定區塊内），且各此類匯流排線係 在一適用於一位元線之無效狀態下（例如接地）偏壓。該等 PMOS電晶體221、223二者係截止。 解碼輸出郎點212係未選定輸出並驅動至_ vrr/2。該 等PMOS電晶體225、227二者係接通，從而驅動該等未選 定位兀線108、233至接地。該些二傳導路徑係指示為開尾 式箭頭線。二NMOS電晶體226、228係截止。 應注意，在該正向模式下，該行解碼器係低態有效而該 等位元線係高態有效。但在該反向模式下，該行解碼器逆 反其極性而變成高態有效，而該等位元線自身也逆反極性 而變成低態有效。反之，在該正向模式下，該列解碼器係 冋態有效而該等字線係低態有效。但在該反向模式下該 列解碼器逆反其極性而變成低態有效，而該等字線自身也 逆反極性而變成高態有效《還應注意，該行解碼器輸出位 準在該正向模式（即GND至VPP)與反向模式（即-VRR/2至 GND)之間在平均電壓上偏移。 當視為一非多頭解碼器（在圖3、4、5及6中，僅非虛線 陣列線驅動器電路）時，可極簡單地說明該解碼器電路之 操作。在該反向模式下，該字線解碼器逆反其極性並使一 選定字線成高態（〜5 V) ’同時保持所有其他選定字線接 地。該逆反發生於位元線選擇側，其中選定一位元線並成 為-5 V而所有其他位元線均接地。最終結果係橫跨選定記 憶體單兀的10 V反向偏壓與橫跨其他單元的零反向偏壓。 123178.doc • 21 - 1^787 在該等字線及位元複 - 動益電路内的該等電晶體僅須承受 J5最大電壓-半，而非整個電壓。 吏用多頭解碼器(在圖3、4、5及6中，包括虛陣 列2驅動器電路）之蕴涵時，應注意，至此所述電路在該 ° 。㈣解㉜源極選擇匯流排，其允許選擇該陣 列線群組之-單—者（但是同時將剩餘半選定陣列線驅動 至未選疋偏愿條件）。然而，在該反向模式下來自該 歹J及行解碼器之選定解碼輸出將各陣列線輕合至一單一未 選定偏I線（例如UXL及UYL)m㈣線在該反 向模式下無法獲得半選定陣列線。由此，在配置用以在該 反向模式下選擇一陣列線區塊(例如一"區塊抹除")時上述 電路及技術非常有用。如在圖4及6中可看出一選定字線 區塊與一選定位元線區塊在該反向模式下同時選擇，沒有 任何獨立可組態的半選定陣列線。此類區塊操作全部避免 任何半選疋線之需要。解碼蘊涵可能極類似於授予E. .Scheuerlein之美國專利第6,879,5〇5號’標題為"用於三維 記憶體陣列之具有多層字線片段之字線配置"中所述，其 揭示内谷全部以引用形式併入本文。是否可組態此類區塊 操作（或可組態多大的區塊）主要取決於單元重置電流之數 量、同時傳導此類重置電流之單元數目、以及在字線驅動 器電路及位元線驅動電路内的PMOS與NMOS電晶體是否 可在可接受電壓降下支援此類電流。 可藉由使用其他技術在該反向模式下提供半選定陣列線 (除了在該正向模式下已經提供的）。在一單一此類技術 123178.doc -22- 1345787 中，該等列及行解碼器可由過電壓來供電，使得該等解碼 輪出節點高於該PM0S源極電壓且低於該]^1^〇8源極電壓 而橫過。藉由如此操作，可透過1^河〇8電晶體將選定字線 驅動最高至+VRR/2電壓，並可透過PM0S電晶體將選定位 , 元線驅動最低至-VRR/2電壓。此利用與該正向模式期間相 同的電晶體來驅動選定字線及位元線。 此類技術如圖7及8所示。最初參考圖7，說明一字線解 • 碼器電路，其利用一過驅動解碼輸出來驅動該等陣列線驅 動器，其源極保持在上述偏壓條件下。在此列解碼器電路 * 中，列解碼器15 2係由一 8伏特上部供應電壓與一負i伏特 下部供應電壓來供電。該等解碼輸出節點158、162之極性 係相對於圖4所示之極性逆反，故現在係一高態有效解碼 器，其在+8伏特下提供一選定輸出158並在_丨伏特下提供 一未選定解碼輸出162。源極選擇匯流排XSE[保持一解碼 匯流排不變。其個別匯流排線之一（或多個）者係選定並驅 • 動至+5伏特，而該等未選定線係驅動至接地。NMOS電晶 體172係接通，並將選定字線1〇2傳導至相關聯的xsel匯 流排線電壓（+5伏特）。NM0S電晶體174係也接通，並將該 (等）半選定字線181傳導至接地。在未選定解碼輸出節點 - 162在―1伏特下時’該等PMOS電晶體175、177係同時接 通，並將未選定字線104、183傳導至接地。在利用此技術 之某些具體實施例中，不使用該等條件輸出反相器156、 16〇及該等多工器157、161(此處顯示為”虛線·，）。 現在參考圖8，說明一位元線解碼器電路，其也利用一 123178.doc • 23- 1345787 過驅動解碼輸出來驅動該等陣列線驅動器。在此行解碼器 電路中，行解碼器202係由一+1伏特高電源電壓與一負8伏 特低電源電壓來供電。該等解碼輸出節點2〇8、212之極性 係相對於圖6所示之極性逆反，故現在係一低態有效解碼 器其在伏特下提供一選定輸出208並在+1伏特下提供 一未選定解碼輸出212 ^該等個別SELB匯流排線217之一 : (或多個）者係選定並驅動至_5伏特，而該等未選定SELB匯 φ 流排線218係驅動至接地。PMOS電晶體221係接通，並將 該等選疋位元線106傳導至相關聯的SELB匯流排線電壓（_5 • 伏特）。PM0S電晶體223係也接通，並將該（等）半選定字線 . 231傳導至接地。在未選定解碼輸出節點212在+1伏特下 時，該等NMOS電晶體226、228係同時接通，並將該等未 選定位元線！08、233傳導至接地。在利用此技術之某些具 體實施例中，不使用該等條件輸出反相器2〇6、2 ^ 〇及該等 • 多工器207、211。 在另一技術中，半選擇字線及位元線可藉由取代該等單 ^ —未選定偏壓線UXL及UYL而併人—個別反向源極選擇匯 流排來在該反向模式下提供。現在參考圖9，說明一字線 : ㈣器電路，其利用雙解碼源極選擇匯流排。用於該等字 、線驅動器電珞之該等PM0S電晶.體之一反向源極選擇匯流 排XSELP已取代圖4所示之未選定偏壓線皿而併入。此 字線解碼器電路之剩餘部分如前述操作。 在該反向模式下’選定解碼輪出節點158係低態有效並 驅動至接地。該反向源極選擇匯流排xsELp之該等個別匯 123178.doc -24· 1345787 流排線之一選定者係偏壓至一適用於一字線之反向操作模 式之有效偏壓條件。在此情況下，該XSELP匯流排之選定 匯流排線243係驅動至VRR/2，而該XSELP匯流排之未選定 偏壓線244係驅動至一適用於一字線之此操作模式之無效 偏壓條件，在此情況下係驅動至接地。PM〇s電晶體171係 藉由耦合至其閘極之低壓而接通，並將選定字線1〇2驅動 至VRR/2電位《然而，在該半選定字線驅動器電路内的 PMOS電晶體1 73保持截止，因為在其閘極上的電壓相對於 其源極不夠低，由於二者均接地。 由於NMOS電晶體174係也截止，故在該半選定字線驅動 器電路内的任一電晶體均不接通。因此，該等半選定字線 在接地電位或附近浮動。如同在範例性電路之情況下在 NMOS下拉電晶體174大於PM〇s上拉電晶體173時發生此 障况更大電晶體比更小電晶體完全具有一至其基板更大 洩漏數量。因此，由於電晶體174具有一捆綁至接地之基 板’故接地、/¾漏電流支配基板茂漏電流至由PMos電晶體 173所產生之vrr/2，且此淨電流傾向於將該等未選定字 線181維持在接地電位或附近。與未選定解碼輸出節點162 相關聯之該專子線驅動器電路如前述操作，該等電 晶體176、178係接通以將該等未選定字線1〇4、ι83傳導至 接地。 在一替代性具體實施例中，該等解碼輸出節點158、ι62 之低位準可藉由使用一等於_VTP(或更低）之低電源154操 作列解碼器152、反相器156、160及多工器157、ι61來驅 123178.doc -25- 1345787 動至低於接地（例如至一在接地以下PMOS臨界電壓或以下 之電壓，即-VTP)。由此，PMOS上拉電晶體173係接通至 有效驅動該（等）半選定字線181至接地。

一類似情形發生於併入雙資料相依源極選擇匯流排之一 行解碼器電路中。現在參考圖10,說明一位元線解碼器電 路，其利用雙解碼（在此情況下資料相依）源極選擇匯流 排。用於該等位元線驅動器電路之該等NMOS電晶體之一 反向源極選擇匯流排SELN已取代圖6所示之未選定偏壓線 UYL而併入。此位元線解碼器電路之剩餘部分如前述操 作。

在該反向模式下，選定解碼輸出節點208係高態有效並 驅動至接地。該反向源極選擇匯流排SELN之該等個別匯 流排線之一選定者係偏壓至一適用於一位元線之反向操作 模式之有效偏壓條件。在此情況下，該SELN匯流排之選 定匯流排線247係驅動至-VRR/2，而該SELN匯流排之未選 定偏壓線248係驅動至一適用於此操作模式之位元線之無 效偏壓條件，在此情況下係驅動至接地。NMOS電晶體222 係藉由耦合至其閘極之高電壓而接通，並將選定字線106 驅動至-VRR/2電位。然而，在該半選定字線驅動器電路内 的NMOS電晶體224保持截止，因為在其閘極上的電壓相對 於其源極不夠高，由於二者均接地。 由於PMOS電晶體223係也截止，故在該半選定位元線驅 動器電路内的任一電晶體均不接通。因此，該等半選定位 元線在接地電位或附近浮動。如同在此範例性電路之情況 123178.doc -26- 1345787 下’在PMOS上拉電晶體223大於NMOS下拉電晶體224時 發生此情況。更大電晶體比更小電晶體完全具有一至其基 板之更大洩漏數量。因此，由於更大電晶體223具有一相 綁至接地之基板，故接地漏電流支配基板洩漏電流至由 • NMOS電晶體224所產生之-VRR/2，且此淨電流傾向於將 該等半選定字線231維持在接地電位或附近。與未選定解 碼輸出節點212相關聯之該等位元線驅動器電路如前述操 Φ 作’該等PMOS電晶體225、227係接通以將該等未選定位 元線108、233傳導至接地。 . 對於該等解碼器電路二者’在該正向操作下的操作實質 . 上如圖4及6所示而執行。考量該列解碼器情況，在該正向 模式下，解碼該源極選擇匯流排，並將所有未選定字線驅 動至該未選定偏壓線UXL。在使用該雙解碼列解碼器之正 • 向模式下，不解碼該反向源極選擇匯流排，並將所有其個 別匯流排線驅動至與該UXL匯流排線相同之電壓。因而， # 該等字線驅動器電路相對於圖4不變地操作。確實，一單 • 一偏壓線UXL已由複數個"偏壓線"取代，各偏壓線係驅動 至與前者UXL偏壓線相同的電壓，且各未選定字線係驅動 : 至該偏壓線》 ' 在該行解碼器情況下，在該正向模式下解碼該源極選擇 匯流排SELB，並將所有未選定位元線驅動至該未選定偏 壓線UYL。在使用該雙解碼行解碼器之正向模式下，不解 碼該反向源極選擇匯流排，並將所有其個別匯流排線驅動 至與該UYL匯流排線相同的電壓。因而，該等位元線驅動 123178.doc •27- 1345787 器電路相對於圖6不變地操作。確實，一單一偏壓線UYL 已由複數個"偏壓線"取代，各偏壓線係驅動至與前者UYL 偏壓線相同之電壓，且各未選定位元線係驅動至該偏壓 線。 至此所述的該等解碼器電路係用於實施其中記憶體單元 包括一可逆電阻器加上一二極體之記憶體陣列。此類記憶 體單元可使用橫跨單元施加之一反向偏壓來重置，且用於 半選定字線及位元線允許將個別字線及位元線放置於一重 置偏壓條件下’從而提供重置個別記憶體單元而不須重置 一整個區塊之能力。 如圖7及8所述之技術具有僅一單一解碼源極選擇匯流排 之優點，但由於該等列及行解碼器係由過電壓來供電，故 用於此類解碼器電路之電壓要求更高。圖9及1〇所述之技 術在一額外解碼（及/或資料相依）反向源極選擇匯流排及併 入使用二解碼源極選擇匯流排之陣列線驅動器之可能增加 面積的代價下，藉由不利用過電壓向該等二解碼器電路供 電來減小該等電壓要求。該位元線選擇電路多達匯流排線 的兩倍，且可能佈線受限。該等字線選擇電路還可能略微 更大且佈線受限（即該等字線驅動器電路包括六個額外解 碼線用於一六頭解碼器，且該pM〇s裝置略微大於更早期 的電路）。雖然如此，但任一技術可能比用 施例之其他技術更有用。 』實 上面在一裎式化條件之背景下說明該正向模式，其中施 加至該選定位元線之電壓係vpp。該正向模式還應用於一 123178.doc • 28· 1345787 «賣取模式，其中選疋位元線係媒動至一讀取電壓VRD，且 選疋子線再次驅動至接地。此類讀取電壓可以係一比該程 式化電壓VPP低得多的電壓，且該未選定字線偏壓電壓 VUX及該未選定位元線偏壓電壓VUB因此在其用於該程式 化模式之值上減小。 特定記憶體單元可使用一正向偏壓模式來加以"程式化"， 並使用S亥反向模式來抹除區塊。其他單元可使用一最初正 向偏壓程式化技術來預調節（例如在製造期間），但接著使 用該反向模式來加以"程式化”，並使用該正向模式來加以 抹除。為了避免與可程式化技術中的歷史用法混淆，並 為了全面瞭解搭配至此所述之該等解碼器電路使用所構思 之不同記憶體技術，三個不同操作模式係用於說明：讀 取、叹火及重置。在該讀取模式下，橫跨一選定記憶體單 元施加一讀取電壓VRD。在該設定模式下，橫跨一選定記 憶體單元施加一設定電壓VPP。在至此所述之範例性具體 實施例中’該讀取電壓VRD及該設定電壓vpp二者均係正 電壓’且此模式係使用正向解碼器操作模式來實施。在該 重置模式下，橫跨一選定記憶體單元施加一重置電壓 VRR。在至此所述之範例性具體實施例中，該重置電壓 VRR係作為一反向偏壓電壓來施加’並使用該反向解碼器 操作模式來實施》 上述重置模式使用一分割電壓技術來限制用於該等解碼 器電路之該等電壓要求，並將一選定位元線驅動至一負電 壓（即使用一三重井半導體結構或者，該重置模式可使 123178.doc •29- 1345787 用完全非負電壓來實施。在此情況下，該重置電壓VRR係 傳遞至該選定字線，且接地係傳遞至該選定位元線。該等 VUX及VUB電壓較佳的係設定至大約VRR/2。 許多類型的記憶體單元（下述）能夠使用該重置模式來加 以程式化。在該些記憶體單元技術之特定技術中，在各記 憶體單元内的一反熔絲最初在正向方向上跳變。接著在反 向偏壓方向上"調諧"各記憶體單元之電阻以完成程式化。 此將對於一一次可程式化單元亦如此情況。對於可再寫單 元’使用該正向方向來抹除單元，其可在一各種大小之區 塊内執行，接著使用該反向模式來加以程式化。 該反向偏壓係用於重置該選定記憶體單元。該程式化電 流係由一二極體崩潰來供應。此外，可仔細控制與此程式 化相關聯之該等偏壓條件，包括控制該選定字線及/或位 元線之電壓斜坡。有用程式化技術之額外洞察可見諸於下 面所參考之美國專利第6,952,030號。如下面所參考之〇23_ 0049及023-0055申請案所述，以及如下面所參考之ΜΑ· 163-1申請案中更詳細所述，多個程式化操作可用於程式 化各種電阻狀態。傾斜程式化脈衝之用途係說明於下面所 參考之SAND-01114US0及SAND-01114US1申請案内，且用 於微調多個單元之電阻之技術係說明於下面所參考之 SAND-01117US0及 SAND-01U7US1 申請案内。 如上述（特別在雙解碼源極選擇線之背景下）使用重置程 式化來程式化一併入一可微調電阻元件之被動元件記憶體 單元在提供較大彈性以允許一更大陣列區塊大小時特別有 123178.doc •30- 1345787 用。即便在一選定陳 疋久呼列&塊内（如全部上述曾假定），在該 重置模式下橫跨該等夫撰宝 y ^寻禾選疋记憶體皁元不存在任何偏壓， 因此沒有浪費的功率消耗。透過一單元之反向電流㈣ 與區塊大小無關。因此可選擇許多區塊以增加寫入帶寬。 此外’橫跨各半選定記憶體單元之電壓僅係該程式化電壓 之一半，故安全地用於該些單元。 應注意，在上述中，該重置模式說明選定及半選定字線 及位元線。例如在列選擇之背景下，一給定位址可實際上 不選定’’此類半選定字線，且此術語係該多頭字線驅動器 結構之一人為產物。然而，在該等位元線之背景下，此類 半選定位7G線可能實際上只要與行位址有關便可選定，但 可能偏壓至一用於該等位元線之無效狀態而非有效狀態， 因為用於該位元線之特定資料不需要”程式化"單元，或因 為該位元線正在"等待"被程式化。此情況在同時程式化少 於位元線解碼器頭數目時發生。然而應注意，程式化帶寬 顧慮提出組態一記憶體陣列以盡可能多地同時程式化位元 線。 二重井處理允許該（等）選定位元線獲得一負電壓，而該 (等）選定字線獲得一正電壓》在重置程式化（即反向模式） 下’用於全部未選定陣列線（未位元線及字線）之參考位準 係接地’從而快速解碼及選擇字線及位元線二者。再次參 考該等半選定字線及位元線係浮動在接地（由於至該等二 驅動器電晶體之最大者之井電位的洩漏電流）之說明，該 4 §己憶體單元之電阻性質在此類半選定陣列線與該等未選 123178.doc -31 - ^45787 :陣列線之間提供一額外浅漏電流’該等陣列線係主動維 在該未選定偏磨位準Τβ此進—步促進該等未選定陣列 線保持在該未選定偏壓電位或附近浮動。

涵蓋二維記憶體陣列，但咸信該等解碼器配置對於一具 有多個記憶體平面之三維記憶體陣列特別有用。在特定較 佳具體實施例中’該記憶體陣列係組態使得各字線在多個 記憶體平面之各記憶體平面上包含字線片@，如下所述。 。圖11係一範例性記憶體陣列300之一方塊圖。雙列解碼 ^ 02 304產生列選擇線用於該陣列，各列選擇線橫跨陣 列300,如本文下面所述。在此具體實施例中，該等字線 驅動器電路（未顯示）空間分佈於該記憶體陣列下面並藉助 在個別記憶陣列區塊（標註306、3〇8的兩個區塊）之交替側 的垂直連接（其中一個係標註31〇)來連接至該等字線。所 不兄憶體陣列包括兩個記憶體，，條"3丨8、32〇，並進一步包 括四個行解碼器及分別在該陣列之頂部、中上部、中下部 及底部的位元線電路區塊312、314、315、316。如本文所 述，還可併入額外條，且各條可包括一或多個記憶體機 架。在各區塊内的該等位元線還2:1交錯以鬆弛行相關電 路之間距要求。作為一範例，位元線322與上部行電路區 塊3 12相關聯（即由其驅動並感應），而位元線324係與底部 行電路區塊314相關聯。 在範例性具體實施例中，記憶體陣列3〇〇係在四個記憶 體平面之各記憶體平面上形成之被動元件記憶體單元之一 三維記憶體陣列。此類記憶體單元較佳的係併入一可微調 U3l78.doc -32· 1345787 電阻器元件（如本文所述）’並還可包括一反熔絲。各邏輯 子線係連接至在四個字線層之各字線層上的一字線片段 (各與一個別記憶體平面相關聯）。 記憶體陣列300之各條係分成大量區塊，例如區塊3〇8。 . 在本文所述之特定範例性具體實施例中，各記憶體機架包 括1 6個陣列區塊，但可實施其他數目的區塊。在所示範例 I"生具體實施例中’各區塊在用於個別四個記憶體平面之四 φ 個位兀線層之各位元線層上包括288個位元線，因而總計 每區塊1，152個位元線。該些位元線係2:1交錯，使得在一 • 陣列區塊之頂部及底部的該等行解碼器及資料I/O電路之 . 各電路介接576個位元線。還涵蓋此類位元線及陣列區塊 之其他數目及配置’包括更高數目。 在一選定記憶體陣列區塊内，該些源極選擇匯流排線 — XSELN(或反向源極選擇匯流排XSELP)之一係由一列偏壓 電路來解碼並驅動至—有效偏廢條件，而剩餘匯流排線 •、（還稱為偏壓線”）係驅動至一無效條件（即一適用於一未選 . 定字線之電壓）。因此，一單一選定RSEL線（即列選擇線， 其對應於圖3内的解碼輸出節點158)驅動該選定記憶體區 塊内的一字線為低態，並將該選定區塊内的其他N1字線 • 馬區動至-未選定偏壓位準。在其他非選定記憶體區塊内， 該等源極及反向源極選擇匯流排之任何個別匯流排線均不 驅動為有效，故該有效RSEL線不選擇任何字線。或者， 可使在未選定陣列區塊内的該等源極及反向源極選擇匯流 排浮動’特別係在該正向模式下。 123178.doc -33. 1^4^/87 。各列選擇線橫跨整個記憶體條内的所有記憶體區塊，並 驅動位於該條之各對區塊（以及兩個以上各分別位於該 等第—及最後區塊"外部之間"的一個別四頭字線驅動 益。該等RSEL線還可稱為"全域列線"，㈣可對應於本文 所參考之該等列解碼器輸出節點。範例性電路、操作、偏 壓條件、浮動條件、操作模式（包括讀取及程式化模式）及 類似等之額外細節進一步說明於前述美國專利第6,879,5〇5 號並另外說明於授予Christopher J. Petti等人之美國專利 案第7,〇54,219號’標題為"用於緊密間距記憶體陣列線之 電晶體佈局組態"，其全部揭示内容以引用形式併入本 文並進一步說明於Roy E. Scheuerlein等人在2005年6月7 曰申請的美國申請案第11/146,952號，標題為"用於非二進 制記憶體線驅動器群組之解碼電路"，作為美國專利申請 公告案第2006-0221702號於2006年10月5日頒佈，其全部 揭示内容以弓丨用形式併入本文。 為了加快一全域列線之選擇時間，該些尺卯^線係藉由 二階層列選擇解碼器302、304(還稱為"全域類解碼器 302、304”），各分別在陣列條左右側而位於陣列外部，在 其兩端來加以驅動。藉由使用一階層解碼器結構，減小全 域列解碼器302之大小，從而改良陣列效率。此外，可方 便地提供一反向解碼模式以獲得改良測試能力，如進一步 說明於2006年7月6日作為美國抓了申請公告案第2〇〇6_ 0145 193號頒佈，於2004年12月30曰申請的美國申請案第 11/026,493號，Kenneth K. So等人之"雙模式解碼器電路、 123178.doc -34- 1345787 併入其之積體電路記憶體陣列及相關操作方法"中，龙八 部揭示内容以引用方式併入本文。用於此類階層式解碼： 之範例性電路可見諸於美國專利申請公告案第聰_ 0146639 A1號，Luca G· Fas〇u等人之”用於使用多層級多 頭解碼器之密集記憶體陣列之階層解碼之裝置及方法”， 其全部揭示内容係以引用形式併入本文。 在本文所述之特定材料中’一範例性四頭解碼器電路包

m 括四個"選定”偏壓線與-單—未収偏壓線。此命名之基 本原理係因為在選擇一給定解碼器頭之輸入(即驅動至一 有效位準）時，該解碼器頭將其輸出耦合至―"選定"偏壓 線。然而，此點絕不暗示著，所示該等頭之全部四個均驅 動其個別輸出至-反映正在選擇該輸出之位準，因為一般 情況下僅該等選定偏壓線之—係在—適合於—選定輸出之 條件下實際偏壓，而剩餘三個選定偏壓線係在一適合於一 未選定輸出之條件下偏壓。用於一多頭解碼器之該些"選 疋’偏壓線在本文中係說明為一"源極選擇匯流排"，但類 似刼作，另有提醒的除外。某些具體實施例還包括一第二 此類匯流排，其係一”反向源極選擇匯流排"而非一單一未 選定偏壓線。 反之’若用於該多頭解碼器之輸入節點係無效或未選 定，則所有此類頭均驅動其個別輸出至一相關聯"未選定" 偏壓線（或—反向源極選擇匯流排之個別匯流排線）。對於 許夕有用具體實施例，此類未選定偏壓線可組合成一由該 多頭解碼器之所有頭共用的單一偏壓線。 123178.doc •35- 1345787

類似或相關字線解碼器結構及技術，包括此類解碼之額 外階層、用於該等解碼匯流排（例如XSELN與XSELP)之偏 壓電路阻止及相關支援電路，係進一步說明於R〇y E

Scheuerlein及 Matthew P. Crowley之美國專利第 6,856,572 號，標題為"利用具有雙用途驅動器裝置之記憶體陣列線 驅動器之多頭解碼器結構"，其全部揭示内容以引用形式 併入本文、以及Roy E. Scheuerlein及Matthew P. Crowle之 美國專利第6,859,410號，標題為"特別適合於介接具有極 小佈局間距之樹狀解碼器結構"’其全部揭示内容以引用 形式併入本文。 圖12係表示依據本發明之特定具體實施例之一三維記憶 體陣列之一字線層及一位元線層之一俯視圖。其他字線層 及位元線可使用該等所示層來實施並在某些具體實施例中 共用相同的垂直連接。顯示記憶體區塊332、334分別包括 複數個位元線333、335，並具有2:1交錯的字線片段。至 用於一區塊之該等字線片段之一半的垂直連接係在該區塊 左側（例如字線片段337及垂直連接339)，而至用於該區塊 之該等字線片段之另一半的垂直連接係在該區塊右側（例 如子線片段336及垂直連接340)。此外’各垂直連接在二 相鄰區塊之各區塊内用於一字線片段。例如，垂直連接 340連接至在陣列區塊332内的字線片段336並連接至陣列 區塊334内的字線片段338。換言之，各垂直連接（例如垂 直連接340)係由在二相鄰區塊之各區塊内的一字線片段來 共用。然而，若所期望的，用於該等第一及最後陣列區塊 123178.doc -36· 1345787 之個別"外部"垂直連接僅用於該等第一及最後陣列區塊内 的字線片段°例如，若區塊334係形成一記憶體陣列（或一 έ己‘fe體機架）之複數個區塊之最後區塊，則其外部垂直連 接（例如垂直連接344)可僅用於區塊334内的字線片段342， 因而遍及該陣列之其他部分不由二字線片段共用。 藉由交錯所不字線片段，該等垂直連接之間距係個別字 : 線片段自身之間距的兩倍。此點特別有利，因為可獲得用 φ 於許多被動元件記憶體單元陣列之字線間距明顯小於可獲 知用於可能用於形成垂直連接之許多通道結構之間距。而 , 且，此點還可減小字線驅動器電路之複雜性以實施於記憶 體陣列下面的半導體基板内。 現在參考圖13，顯示一示意圖，其表示依據本發明之特 定具體實施例具有-片段化字線配置之—三維記憶體陣 • 列。各字線係由在該記憶體陣列之至少一（且較有利的多 個）字線層之一或多個字線片段所形成。例如，一第一字 ·· 線係由置放於該記憶體陣列之一字線層上的字線片段36〇 . 肖置放於另—字線層上的字線片段362所形成。該等字線 片段360、362係藉由—垂直連接358來連接以形成第一字 ·- 線。垂直連接说還提供-連接路徑至置放於另一層（例如 在該半導體基板内）的驅動器裝置171、172。一來自—列 解碼器（未顯示）之解碼輸出352實質上平行於該等字線片段 360、362而橫過，有時透過裝置172將該等字線片段⑽、 362輕合至—實質上平行於該等字線片段而橫過之解碼偏 線167(例如源極選擇匯流排灯腦），有時透過裝置171 123178.doc -37- /δ/ 將該等字線片段360、362耦人$鉉π 祸。至一解碼偏壓線203(例如如 圖所示之反向源極選擇匯流排XSELP)。 還顯示字線片段361、363,其係藉由—垂直連接州連 接^成-第：字線並提供—連接路徑至字線驅動器電路 來自該列解碼器之另一解碼輸出353有時透過 裝置176將該些字緩κ ~ /片奴361、363耦合至解碼源極選擇線 (即”偏壓線丨丨）167，右拄、風at ) 有時透過裝置將該等字線片段361、 363耦合至解碼偏壓绩 " °儘s此圖示概念性介紹一範例 性陣列組態，但下面旬ΒΒ也夕。1 ^ 5月許夕具體實施例，其包括所示組 〜之變更’而且包括可能適用於特定具體實施例，但不一 定適用於全部具體實施例之細節。 在特定較佳具體實施例中，利用一六頭字線驅動器。盘 此六頭字線驅動器電路相關聯之六個字線由兩個相鄰記憶 ，區塊在料美國專利第7,054,219號巾所述。換 口之 定頭字線驅動器解碼並驅動二相鄰區塊之各 區塊内的六個字線。如該圖所暗示，該些相鄰區塊可視為 刀别在該等相關聯字線驅動器左邊及右邊。然而，在較佳 具體實施例_，此麵客5S〜& 此類多頭子線驅動器實質上係置放於該等 陣列區塊下面’且僅至該等字線之該等垂直連接係製造於 該等區塊之間。 涵蓋具有非鏡射陣列（例如一字線線層僅與一單一位元 線層相關聯)之特定具體實施例，諸如在Luca G. Fasoli等 人於2〇05年3月31申請的美國申請案第1 1/095,907號，標題 為用於在記憶體陣列内併入區塊冗餘之裝置及方法"’現 123178.doc -38- 呀345787

為美國專利第7，142,471號中所述’其全部揭示内容係以^ 用形式併入本文。特定言之，圖15顯示4個位元線層、同 時在一陣列區塊之頂部及底部側上的一 16頭行解碼器β 圖顯示在4位元線層之各層上的4位元線係由一單一 16頭行 解碼器耦合至頂部資料匯流排（說明4〗/〇層），且同樣地在 相同4位元線層之各層上的4位元線係由一單一 16頭行解瑪 器而耗合至該底部資料匯流排（但在該說明中，該等兩個 群組的16選定位元線係位於相同陣列區塊内）。涵蓋其他 半鏡射具體實施例，例如二位元線層共用一字線層之該等 具體實施例，以形成二記憶體陣列。

在接下若干圖中，說明利用重置程式化（即反向偏壓程 式化）之各種具體實施例。因此，一些定義係依次用於本 揭不内容之此部分。術語"設定"應視為正向偏壓一單一（或 群組）記憶體單元’以透過各記憶體單元引起一更低電 F術"告抹除”應視為正向偏壓一記憶體單元區塊，以透 過各°己憶體單元引起一更低電阻。最後，術語"重置"應視 為反向偏壓一記憶體單元以透過各此類單元引起一更高電 [(關於本文所述之其他具體實施例，此類定義可能不

適用。特·定"^ «V .S之，術語"抹除"可還指橫跨一記憶體單元之 反向偏壓條件以增加該單元之電阻。） 現在參考圖14，—記憶體陣列370包括一第一條37丨與一 第一條3 72。兮笛 .. 必弟—條371係還標註為條〇而該第二條372還 T 為條1。條371包括二記憶體機架BAY—〇〇與8八¥_〇1。 各此類°己憶體機架包括複數個陣列區塊（例如16此類記憶 123178.doc •39- 1345787 體陣列區塊）。儘管顯示此範例性記憶體陣列370包括兩個 記憶體條’各具有兩個記憶體機架，但還涵蓋其他數目的 條及機架。 该第一記憶體機架BΑΥ_〇〇表示其他記憶體機架。總計 表示16個記憶體陣列區塊，其中兩個標註為374及375，各 具有置放於該記憶體陣列下面的一感應放大器（例如在該 ' 等半導體基板層内，但是一或多個記憶體平面可形成於在 籲 該等基板層上形成的一介電層上）。一頂部行解碼器電路 380、一頂部資料匯流排373及一頂部位元線選擇區塊381 . 跨越此機架之丨6個陣列區塊，且與從各陣列區塊之頂部退 . 出之該等位元線相關聯。一底部行解碼器電路379、一底 部資料匯流排378及一底部位元線選擇區塊382跨越此機架 之16個陣列區塊，且與從各陣列區塊之底部退出之該等位 元線相關聯。 應明白，頂部行解碼器電路38〇可說明為在該等陣列區 9 塊"上面"，而底部行解碼器電路379可說明為在該等陣列 . Ε1塊下面 此術5吾視覺上反映示意圖中所示之電路區塊 之方位。此類位置還可描述為在該等陣列區塊”一側，，及 相對側（但此公認地暗示著一水平基板用於其上實施此電 . 路之積體電路）。此外，方向術語"北，，與"南"係用於說明各 種電路區塊之位置關係的方便術語。 相比之下，在特定具體實施例中，記憶體陣列可形成於 基板"上面"’而各種電路組塊係說明為在記憶體陣列，，下 面’’。如本文所適用，在基板或一記憶體陣列區塊（其均係 123178.doc 1345787 一般具有一平面特性之實際實體結構）的"上面"或"下面"係 相對於一垂直於此類基板或記憶體平面之表面而言。 在圖14中’儘管底部行解碼斋可描述為在該等陣列區塊 下面，但此類行解碼器不一定在該記憶體陣列下面（即更 靠近基板）。相比之下，可假定描述為在該陣列區塊邊界 内並描述為在該陣列區塊"下面”或，，之下"的該等感應放大 器區塊（標註為SA)，以傳遞此類實體位置及結構關係。在

本說明書及各種圖之背景下，應清楚，，上面”及,,下面”之用 法。 在特定範例性具體實施例中，該等位元線解碼器係16頭 解碼器同時選擇在一選定記憶體陣列區塊之頂部側上 的16位元線。此"選擇"涉及行解碼，不—定暗示著所有16 位元線實際上同時程式化。該等十六個選定位元線較佳的 係在四個位元線層之各層上配置成在頂部(或用於其他解 碼器之底部）退出該陣列的四個相鄰位元線。

頂部資料匯流排373之該等十六個1/〇線水平橫越所有十 六個區塊。此類匯流排對應於上述SELB匯流排。此資料 匯流排373之該等個別匯流排線之各匯流排線㈣合至分 佈於該等所示十六個區塊中之十六個感應放大器電路之一 :別者。該等十六個資料匯流排線之各資料匯流排線還可 操：二:目關聯偏壓電路(即一重置電路)，其可在-特定 等;“間用於適當偏壓該等"選定” 16個位元線内的該 依據用I疋線。例如’對於一重置操作模式，此重置電路 ";該等16位元線之各位元線之資料位元，並還依據 123178.doc 41 丄 Μ)/87 允許同時程式化之位元線數目(當然意味著輕合至特定位 疋線之欲程式化單元）來適當偏_等"選定”16位it線内的 該等欲程式化位元線與該等不欲程式化位元線。可停用該 一偏壓電路並引起其在該等選定位元線藉助資料匯流排 373(即上述SELB匯流排）*輕合至個別感應放大器時在一 讀取操作模式期間展現一高阻抗。

底部資料匯流排378之該等十六個1/〇線水平橫越所有十 六個區塊。此類匯流排對應於上述另一刪匯流排，此 時係用於在陣列底部退出之該等位元線（應記住該等位元 線係2:1交錯）。如前述，此資料匯流排378之該等個別匯流 排線之各匯流排線係耦合至分佈於該等所示十六個區塊中 的十/、個感應放大器電路之_個別者^在各群組的Μ區塊 (即機木）中，存在連接至32個選定位元的32個感應放大 ^ °在讀取模式下’所有該等選定位元線可配置成用以落 入該等十六個區塊之—N，或可另外配置，如此處將要說 月°亥等感應放大器可方便地實施於記憶體陣列區塊之 下，。但該等資料匯流排線373、爪、該等十六頭行選擇解 碼器（即該等位元線選擇區塊381、382)及該等行解碼器 379 380之一小部分較佳的係實施於該陣列區塊外部。有 用订解碼器配置之額外細節可見諸於美國申請案第 U/〇95,9G7號（美國專利第7，142,471號）以及前述美國專利 申晴公告案第2006-0146639 A1號中。 在一程式化模式下，總程式化電路之數量可限制同時程 式化°己隐體單元之數目。此外，Ά -單-選定位元線或字 123178.doc -42- 1345787 線流動之程式化電流之數量還可限制記憶體單元之數目， 其可同時可靠地加以程式化。在所示範例性架構中，若兩 各行解碼器選擇相同陣列區塊内的位元線’則一陣列區塊 總計選定32個位元線。假定各解碼器從四個位元線層之各 層中選擇四個位元線(即來自各個別記憶體平面之四個位 兀•線）’則在各記憶體平面上的選定字線片段須支援用於 〜计八個選定記憶體單元之程式化電流。（參見圖13以顯 示每層的個別字線片段。）該些選定記憶體單元之四個記 憶體單it與向北退出之位元線相關冑，而其他四個選定記 憶體單元係與向南退出位元線相關聯。該等選定記憶體單 元之全部32個單元將由相同字線驅動器電路來驅動，但是 該等選定記憶體單元之各記憶體單元係由其自身位元線驅 動器電路來驅動。 如上所暗不，即便用於32個單元之總程式化電流可由該 積體電路來供應，用於8個選定記憶體單元之程式化電流 可&各層上的該等選定字線片段引起一不可接收的電壓 降此外，s玄選定字線驅動器電路可能無法使用可接收電 壓降來驅動此類電流。 在重置程式化模式下，將一反向偏壓施加至各選定被 動記憶體單元，藉此將可修改的電阻材料重置至一高電阻 狀態以程式化使用者資料。在—區塊内的一或多個位元線 可選定用於同時程式化，且隨著該等位元之某些位元重置 至一更间電阻狀態，從該選定位元線流向該選定字線之電 μ明顯減小，且該等剩餘位元由於減小的字線降而看見 123178.doc -43- 1345787 一明顯更高的電壓。由此，更容易程式化之該等位元先改 變狀態，從而使更"頑固"的位元看見一略微更高的電壓以 幫助程式化此類位元。 雖然如此，但使32個選定記憶體單元駐留於相同陣列區 塊内可能由於任一上述原因而難以接受。因此，兩個不同 陣列區塊可選定用於程式化，各使用該等兩個資料匯流排 之一個別者。在圖中，陣列區塊374係交叉陰影線繪製以 表示其用於重置程式化之選擇。用於區塊374之該等頂部 行解碼器380輸出之一係有效，從而將16個選定位元線耦 合至頂部資料匯流排373(由從陣列區塊374至資料匯流排 373之箭頭表示此外，陣列區塊375係交又陰影線繪製 以表示其用於重置程式化之選擇。用於區塊3 75之該等底 部行解碼器3 79輸出之一係也有效，從而將16個選定位元 線耦合至底部資料匯流排378(由從陣列區塊375至資料匯 流排378之箭頭表示）。 一單一列377係由在該記憶體陣列之任一側上的該等全 域列解碼器（未顯示）來選定，其橫跨整個條371來驅動一全 域列選擇線。此類全域列選擇線對應於圖9所示之列解碼 器電路之解碼輪出1 58。一多頭字線驅動器電路係致能（藉 由在其源極選擇匯流排及反向源極選擇匯流排上的適當偏 壓條件）以驅動區塊374内的一選定字線3 76與在區塊3 75内 的選疋子線°由於共用在此範例性具體實施例内的該等 子線故—此類選定字線驅動器電路驅動在二區塊374、 3 75内的字線。整個程式化電流仍透過此一選定字線驅動 123178.doc

的峰值電流將大約為一半。藉由選擇以將資料頁配置於一 對應於奇或偶子線之更複雜區塊配置内，可完全避免共用 器電路而發起，但現在沿各選定字線片段之電流減半 於各字線片段現在僅支持4個選定記憶體單元。應注 字線驅動器。例如，假定從一 給定陣列區塊左側驅動偶字 線，且從一給定陣列區塊右側驅動奇字線。當在給定陣列 區塊内選定一偶字線時，可同時選定其左邊的區塊，且當 在一給定陣列區塊内選擇一奇字線時，可同時選定其右邊 的區塊。在此情況下，沒有任何選定字線出現在一未選定 陣列區塊内。在一替代性具體實施例中，欲寫入資料頁可 配置成用以避免共用字線驅動器。 在上述雙資料匯流排範例中，各記憶體區塊係與兩個資 料匯流排373、378相關聯。在一不同記憶體循環中，與陣 列區塊374相關聯之其他位元線將被耦合至底部資料匯流 排378 ’而與陣列區塊375相關聯之其他位元線將被耦合至 頂部資料匯流排373 »在此及其他具體實施例中，為了最 佳化效能，在一給定機架内選定用於讀取之該等區塊不同 於選定用於重置之該等區塊。一次選定一單一區塊用於讀 取，但選定兩個區塊用於重置。該等兩個資料匯流排二者 均讀取有效，但存取一單一區塊，不同於上述重置存取。 存在提供類似好處之各種其他雙資料匯流排配置。圖15 顯示一記憶體機架400，其中該等奇數記憶體區塊係僅與 123178.doc •45· 1345787 一第一資料匯流排相關聯，而該等偶數記憶體區塊係僅與 一第二資料匯流排相關聯。奇數陣列區塊4〇6係與該第一 資料匯流排402相關聯，其係表示為位元線選擇區塊4〇8, 而偶數陣列區塊407係與第二資料匯流排4〇4相關聯。二記 憶體陣列區塊（例如陣列區塊406、407)係同時選定，各將 其選定位元線耦合至該等資料匯流排（表示為個別粗體箭 頭 410、412)之一。 圖16顯示一記憶體機架420，其中各記憶體區塊係與一 第一資料匯流排422與一第二資料匯流排424二者相關聯。 在一所示記憶體循環中，第一陣列區塊426係選定並將其 選疋位元線輕合（粗體箭頭430)至第一資料匯流排422，而 第二陣列區塊427係同時選定並將其選定位元線耦合（粗體 箭頭43 2)至第二資料匯流排424。在另一記憶體循環中， 第一陣列區塊426可被選定並將其選定位元線耦合至第二 資料匯流排424，而第二陣列區塊427係同時選定並將其選 定位元線麵合至第一資料匯流排422。 圖1 7顯示一記憶體機架440 ’其中各記憶體區塊係與一 第一資料匯流排442與一第二資料匯流排444二者相關聯， 其均位於該等陣列區塊之相同側。第一陣列區塊446係憑 藉一第一位元線選擇區塊449而與該第一資料匯流排442相 關聯’並還憑藉一第二位元線選擇區塊448而與第二資料 匯流排444相關聯《在所示範例性記憶體循環中，二記憶 體陣列區塊（例如陣列區塊447、446)係同時選定，各將其 選定位元線耦合至該等第一及第二資料匯流排442、 123178.doc -46· 1345787 444(表示為個別粗體箭頭450、454)。 現在參考圖18，描述一記憶體機架460，其類似於上述 記憶體機架BAY一〇〇，除了在此範例性具體實施例中，兩 個同時選疋陣列區塊462、4 64係不相鄰。在一所示記憶體 德環中’陣列區塊462係選定並將其選定位元線耦合（即粗 體箭頭）至上部資料匯流排466，而陣列區塊464係同時選 定並將其選定位元線耦合至一下部資料匯流排468。此組 織在相鄰記憶體陣列區塊之間不共用該等字線時特別有 用，但即便共用此類字線之情況下仍能使用。在此情況 下’在一選定區塊内的一選定字線還將伸入相鄰記憶體區 塊内。 在該些所示具體實施例之各具體實施例中，一個以上區 塊係選定用於重置程式化。反向偏壓係施加至該等選定陣 列區塊（即選定"子陣列"）内的該等被動元件單元，藉此將 可修改電阻材料重置至一高電阻狀態以將使用者資料程式 化在該陣列内。此可能由於若干原因在高帶寬下完成。首 先，藉由選擇一個以上區塊用於程式化，可增加同時程式 化記憶體單元之數目超出一給定字線片段所強加或甚至一 給定字線驅動器電路所強加之該等限制。可選定兩個以上 選定陣列區塊，只要該等資料匯流排到達各此類區塊。此 外，該程式化方向有助於允許程式化更大數目的單元。換 言之，由於該等程式化位元之某些位元重置至一更高電阻 狀態，從位元線流向字線之電流數量明顯下降，故勝餘位 元由於不斷減小的字線電壓降而看見略微更高的電壓。對 123178.doc •47- 1345787 於σ疋最大程式化電流，可能從低至高電阻比從高至低 電阻可靠地程式化更多位元。還貢獻於—高帶寬程式化的 係在全部大量未選定字線及位元線上的該等偏壓條件。由 於該些線全部保持接地，故不存在選定及取消選定陣列區 塊時升壓偏壓該等未選定陣列陣列相關聯之較大延遲，也 不存在必須容納以上升及下降偏壓此類陣列區塊之較大電 流暫態電流。應注意，在此重置程式化配置中，甚至在選 定記憶體區塊㈣該等㈣定字線與位元線偏塵在接地下 (即使用特定範例性解碼器結構時向左浮動 在範例性具體實施例中，可組織一記憶體晶片，使得各 機架具有其自己的讀取寫入電路組與將該等讀取/讀寫電 路連接至位7L線選擇電路之至少一資料匯流排。此匯流排 橫跨該機架之寬度而延伸，或換言之"跨越"區塊群組。可 能存在在該等區塊頂側的一行解碼器以及在該等區塊底側 的一第二行解碼器，故存在兩個資料匯流排。在特定具體 實施例中’可能存在與各個別資料匯流排相關聯的兩組讀 取寫入電路。較佳的係一特定資料頁係分散至所有機架以 獲得最高帶寬。此點係藉由在各記憶體機架内的一對選定 陣列區塊而描述於圖14所示之範例性具體實施例中。 車乂佳的係該等選疋位元係分佈於一機架内的兩個區塊 上’-區塊具有由該等行解碼器之—選定並於該等資料匯 流排之一相關聯之位元線，而第二區塊係由另一行解碼器 及資料匯流排來選定’使得每機架加倍帶寬’但在任一字 線片段内流動之電流不變。此外，在一選定行位置之該等 123178.doc •48- 1345787 位兀線之-或許多者係同時選定用於重置程式化。同時程 式化的數目可能受從-區塊㈣該等選定位元線流向共用 字線之電流的限制。.但此限制在—方法中得到減輕，其中 由於該等位元之某些位元重置至一更高電阻狀態，透過 "已重置"單元之電流減小’沿共用字線片段之ir降減小， 且剩餘位元獲得更多電壓以促進其重置。 在各選定區塊㈣料敎字線較佳㈣全部在相同列 上，從而4除解碼蘊涵，因為該全域列解碼器電流不需要 變化以支援此點。較佳的係該等同時選定區塊係相鄰，特 別在相鄰區塊之間共用字線之情訂。該解碼可配置，使 得對於在兩個相鄰區塊之間共用的任一選定字線該歧兩 個相鄰陣列區塊可經組態成同時選定陣列區塊。例如，置 放於該等及第二區塊之間的一給定字線驅動器驅動在該第 一及第二區塊（二者同時選定）内的一共用字線。下一字線 (假定其係在該等陣列區塊之左右側採用2:丨交錯形式）將由 該等第二及第三陣列區塊之間的一陣列線驅動器來驅動， 該等陣列區塊還可以係選定陣列區塊。此點避免處理選定 字線伸入相鄰非選擇陣列區塊内。 當使用重置程式化時，各記憶體單元係藉由該”設定"操 作模式而設定回至一低電阻狀態，該設定操作模式可用於 再寫新資料’或藉由一次施加正向偏壓至一位元，或在_ 資料頁或一抹除區塊内的許多位元來抹除一群組位元。高 效能抹除可藉由在一區塊内選擇多個位元線或多個字線， 並將該等單元設定至低電阻來獲得。在位元驅動器路徑内 123178.doc •49- 丄:545787 ㈣：電路限制流動至共用字線之總電流。取決於所選記

憶體平7C技術、及設定電流及重置電流之相對數量、及U 單元浅漏電流之數量’可比用於重置(即程式化)選定更少 區塊用於設定或抹除操作。 -電阻材料之選擇係形成二極體之多晶矽材料。一反熔 絲（"AF")可與多晶碎二極體串列，且該反料係在製造時 -格式化步驟中在程式化事件之前跳變。該反㈣用於限 制設定時單元傳導之最大電流。 如上述’較佳的係該記憶體陣列包括一片段化字線架構 (如圖12及13所示），且較佳的係、—三維陣列。在特定具體 實施例巾，在-、給定字線層± @該等字線係與在—單一位 π線層上的位元線相關聯，而在特定具體實施例中，在一 所謂"半鏡射"配置中，在一給定字線層上的該等字線在二 位7L線層（即定義二記憶體平面的一單一字線層與二位元 線層）之間共用《此類記憶體陣列結構進一步說明於前述 美國專利第6,879,505號中。 至此該等各種解碼器電路之說明主要集中於說明一單一 陣列區塊》應記得，各解碼器曾在一源極選擇匯流排以及 對於某些具體實施例一反向源極選擇匯流排之背景下加以 說明。該字線解碼階層可視為相對直接。源極選擇匯流排 及未選定偏壓線或者反向源極選擇匯流排係基於位址資訊 來解碼’並依據哪個陣列區塊係有效來驅動。本文中他處 已參考類似列解碼電路。可使用於與未選定陣列區塊相關 聯之字線的該（等）個別源極選擇匯流排及/或未選定偏壓線 i23178.doc •50· 1345787 向左浮動。 關於該等行解碼器配置’一階層式匯流排配置可用於提 供讀取/寫入資料之有效路由以及在選定及未選定陣列區 塊内之位元線之有效偏壓。將在圖9及10所示之雙源極選 擇匯流排解碼器之背景下說明有用階層式匯流排配置，但 該些配置可調適用於其他解碼器具體實施例。

在該等正向操作（讀取及設定）中，一範例性階層式匯流 排配置在該SELN匯流排上提供一適當偏壓用於一選定陣 列區塊，並使未選定陣列區塊的SELN匯流排浮動。此點 有助於減小相鄰一選定陣列區塊内之陣列區塊内的不合需 要功率消耗。在-選定陣列區塊内的該等未選定字線係偏 壓在一相當高電壓VUX(例如VPP_VT)下，且在一共用字線 木構下，$ #未選定字線還延伸至相鄰未選定陣列區塊 (即在未選料列區塊内的該等字線的—半與該選定陣列 ·. 區塊一起共用）。在相鄰陣列區塊内的該等未選定位元線 較佳的係在該未選定位元線電愿VUB(例如ντ)下偏屢。此 點由於透過未選定記憶體單元之茂漏電流而浪費功率。在 相鄰未選料列區塊内的該等字線之另—半係㈣，使得 其洩漏直至爾電壓，故；曳漏功率係針對該 之一半而最小化。 疋疋早兀 重置操作模式下提供 以到達在該等陣列區 該範例性階層式匯流排配置還在一 一較長SELN路徑，其跨越許多區塊 塊下面分佈的該等重置資料驅動器。 四個範例性階層式匯流排配 置係描述於接下 四圖中 。現 123178.doc 51 1345787 在參考圖1 9，描述一匯流排配置500，其包括三個記憶體 陣列區塊502、504、506，其表示在一機架内的所有陣列 區塊。儘管僅顯示三個陣列區塊，但應清楚該配置之遞增 性質以及其至任一陣列區塊數目的延伸性。顯示用於各個 別陣列區塊的一個別SELN匯流排片段。如本文所使用， 一匯流排片段僅係比其他此類匯流排更小的一匯流排，而 在其他具體實施例（下述）中，多個匯流排片段可一起耦合 以形成單一更大匯流排。

在設定模式下，用於一選定陣列區塊之SELN匯流排片 段係耦合至一更長GSELN匯流排，其藉由一耦合電路508 而跨越整個記憶體機架。此耦合電路508可簡單至16個電 晶體，各將一個別SELN匯流排線耦合至個別GSELN匯流 排線。此耦合電路508係由一控制信號EN_GSELN來致 能，其在設定模式或在重置模式時有效用於選定陣列區塊 (下述）。在該設定模式期間，此GSELN匯流排係耦合至未 選定位元線電壓VUB(即該GSELN匯流排之各匯流排線係 耦合至此電壓）。用於該等未選定陣列區塊之個別 EN_GSELN控制信號係有效，個別耦合電路508關閉，因 而需要時使個別SELN匯流排片段浮動。 在重置模式下，用於所有陣列區塊之個別EN_GSELN控 制信號係有效，且個別耦合電路508係開啟以將個別SELN 匯流排片段耦合至該GSELN匯流排。此點提供寫入資料至 所有陣列區塊，不管選擇哪個區塊。該SELB匯流排係驅 動至該VUX電壓（例如接地）以提供未選定位元線偏壓條件 123178.doc -52- 1345787 用以重置程式化。

此係一相對簡單的電路配置，每陣列區塊（耦合電路 508)僅需要一另外16個全域線（GSELN)及16個額外電晶 體。缺點（至少相對於下述其他具體實施例而言）包括在該 等SELB及SELN匯流排二者上的一相對較高電容。在該 SELB匯流排上的電容始終存在，但僅在一讀取循環期間 確定，而在所有該等SELN匯流排片段係耦合至全域匯流 排GSELN時，此時期間該等組合匯流排傳遞重置資料資 訊，在該SELN匯流排上的較高電容在該重置模式期間存 在0 在特定其他具體實施例中，該重置模式可組態有整個非 負電壓，而不將重置電壓VRR分割成-VRR/2及+ VRR/2。 在此情況下，該等未選定字線及位元線係在中點（現在係 VRR/2)下偏壓。因此，當從重置模式出來時，應小心控制 該些線之放電速率以免在放電時過多電流突波。

現在參考圖20，描述另一具體實施例，其中該等個別 SELN匯流排片段係一起耦合以形成一單一更大匯流排， 其跨越整個記憶體機架。在設定模式下，用於一選定陣列 區塊之SELN匯流排係藉由一耦合電路532而耦合至一單一 偏壓線VUB，其跨越整個記憶體機架。此耦合電路532可 簡單至16個電晶體，各將一個別SELN匯流排線耦合至該 VUB偏壓線（其係耦合至一適當偏壓電路，如所示）。此耦 合電路532係由一控制信號BLATVUB來致能，其係在設定 模式時針對該選定陣列區塊有效。對於該等未選定陣列區 123178.doc -53 - 1345787 塊，該個別BLATVUB控制信號係無效，個別耦合電路532 關閉，因而需要時使個別SELN匯流排片段浮動。

在重置模式下，該SELB匯流排係驅動至該VUB電壓（例 如接地）以提供未選定位元線偏壓條件用於重置程式化。 此外，該等個別SELN匯流排片段係藉由一耦合電路533 — 起耦合以形成一跨越整個記憶體機架之單一匯流排，該記 憶體機架係耦合至該重置電路以向該等組合匯流排提供重 置資料資訊。該等SELN匯流排片段之一可藉由匯流排536 而耦合至該重置電路。在特定具體實施例中，一耦合電路 535可用以在RESET模式下向重置區塊提供連接。 此係一相對簡單的電路配置，其每陣列區塊（該等耦合 電路532、53 3)僅需要一額外偏壓線（VUB)及32個額外電晶 體。類似於先前具體實施例，在二SELB與SELN匯流排上 仍存在一相對較高電容。

現在參考圖21，描述一匯流排配置550，其併入來自二 先前具體實施例之特徵。在SET模式下，用於一選定陣列 區塊之SELN匯流排片段係藉由一耦合電路554而耦合至一 跨越整個記憶體機架之VUB偏壓線，耦合電路5 54係由一 控制信號BLATVUB來致能。用於未選定陣列區塊之個別 BLATVUB控制信號係無效，個別耦合電路554關閉，因而 需要時使個別SELN匯流排片段浮動（由於在SET模式下該 EN_GSELN信號也無效）。 在重置模式下，用於一選定陣列區塊之個別EN_GSELN 控制信號係有效，故一個別耦合電路552係開啟以將個別 123178.doc -54- 1345787 SELN匯流排片段耦合至該GSELN匯流排。用於該等未選 定陣列區塊之個別EN_GSELN控制信號係無效，個別耦合 電路552關閉，故使個別SELN匯流排片段浮動。此組態僅 向該（等）未選定陣列區塊提供寫入資料，從而明顯減小總 電容。該SELB匯流排係驅動至該VUX電壓（例如接地）以提 供未選定位元線偏壓條件用於重置程式化。

此電路配置每陣列區塊（該等耦合電路552、554)需要17 個額外線（VUB匯流排與GSELN匯流排）與32個額外電晶 體。不同於該等先前具體實施例，此配置提供用於明顯減 小SELN匯流排上的電容，由於用於未選定陣列區塊之該 等個別SELN匯流排片段不耦合至該GSELN匯流排。在該 SELB匯流排上仍存在相當高的電容。

圖22描述另一階層式匯流排配置，此次僅利用一跨越記 憶體機架的單一全域選擇匯流排GSEL，並將SELB匯流排 分成一個別SELB匯流排片段用於各陣列區塊。對於一選 定陣列區塊，個別SELB匯流排或個別SELN匯流排片段係 耦合至此GSEL匯流排。在SET模式期間，該選定區塊 SELB匯流排片段係耦合至該GSEL匯流排，而該選定區塊 SELN匯流排片段係耦合至該VDSEL·偏壓線（在SET期間其 傳遞一適當偏壓電路所產生之未選定位元線偏壓條件 VUB，如所示）。使該等未選定區塊SELN匯流排向左浮 動。 在RESET模式期間，該選定區塊SELN匯流排片段係耦 合至該GSEL匯流排，而該選定區塊SELB匯流排片段係耦 123178.doc -55- 1345787 合至該VDSEL偏壓線（在RESET期間其傳遞未選定位元線 偏壓條件VUX)。再次使該等未選定區塊SELN匯流排向左 浮動。

此配置係所述該等配置中最複雜的，每陣列區塊需要1 7 個全域線（即跨越記憶體機架）與64個額外電晶體，且可能 在某些具體實施例中需要更多佈局面積。然而，其還在 SELB及SELN匯流排上提供低電容，因為允許更高的效 能，並提供一極模組化的區塊設計。而且，可實施更大記 憶體機架而不明顯增加該等SELB及SELN匯流排上的電 容.。 在另一具體實施例中，該等行解碼器電路可加以修改以 提供一分離行解碼輸出用於位元線驅動器電路之該等 NMOS及PMOS電晶體，故可將位元線選擇器設定在高阻 抗狀態下。但此配置將明顯增加位元線選擇器面積以及自 身的行解碼器。

現在參考圖23，描述一資料電路，其包括用於該等設 定、重置及讀取模式之分離區塊。應記得，在反向偏壓模 式（即重置模式），該等選定位元線係耦合至一個別SELN匯 流排線（即該反向源極選擇匯流排）。此處發現一重置驅動 器615耦合至SELN匯流排617(其表示可使用四個階層式匯 流排配置之任一者的至SELN匯流排之路徑）。本質上，此 表示對於一選定陣列區塊最終耦合至SELN匯流排片段之 路徑。欲寫入資料資訊係接收於I/O邏輯601，在匯流排 602上傳遞至一寫入鎖存器區塊604，在匯流排607上傳遞 123178.doc -56- 1345787 至控制邏輯608，該控制邏輯接著藉助控制線612來控制重 置驅動器615。 應記得’在該正向模式下，該等選定位元線係耦合至一 個別SELB匯流排線。由於二SET及READ模式利用正向偏 壓模式’故一設定驅動器614及一讀取感應放大器613係同 時耦合至SELB匯流排616(其表示用於上述四個階層式匯流 排配置之任一者或可採用之任何其他配置之至SELB匯流 排之路徑）。感應資料係由匯流排609而傳遞至一讀取鎖存 器605 ’由匯流排603而傳遞至I/O邏輯601。各種匯流排 606、610及611提供用於一程式化控制迴路，有時稱為智 慧寫入，其可在一位元係成功跳變或設定時關閉程式化電 流。該等匯流排還提供一寫入前讀取能力以決定（例如）在 一後續程式化操作之前應保留之任何先前程式化狀態（例 如LSB資料位元）。此類能力係進一步說明於下面參考的 023-0049及 023-0055 中請案中。 圖24中描述一簡化範例性重置驅動器615以及至一選定 記憶體單元638之字線及位元線選擇路徑之一表示。一字 線選擇路徑639表示透過該字線驅動器電路（即解碼器頭）至 用於產生解碼源極選擇匯流排XSELN之電路的路徑。一位 π線選擇路徑636表示透過該位元線驅動器電路以及透過 任何耦合電路（例如在各種階層式匯流排配置具體實施例 中所述之該等電路）至個別SELN匯流排線635之路徑。一 較佳重置方法及相關聯重置驅動器係說明於下面參考的 sand-〇i114USO及SAND_01114USlf 請案中，特別涉及其 123178.doc •57· 中圖13。 位元線選擇路徑之電容係在試圖程式化一新定址選定位 元線之前預充電。此點可使用一高於實際重置選定記憶體 單元所需之數量的電流來執行，但適當定時時，此類更高 數量預充電可加快預充電時間而對記憶體單元沒有決定性 的影響。此預充電係由一在控制信號637上傳遞至位元線 選擇路徑636之預充電行信號PCHGCOL來控制。一位元線 預充電（BLP)限流電路633與一重置限制電路634係同時提 供以控制個別位元線預充電及重置電流之上部數量。若資 料使得不需要任何重置操作，則二者均由信號632來停 用’且SELN匯流排線635浮動。 反之，若資料使得要重置記憶體單元，則停用線632係 無效，且暫時（例如200 ns至500 ns)致能BLp限流電路633 以提供一更高位準的控制電流用於此類預充電，之後其係 停用（藉由一未顯示控制信號），使重置限流電路634來供應 一更低數量的電流用於重置選定記憶體單元。由於重置一 記憶體單元引起其m電阻狀態變成—更高電阻狀 態，故很少需要感應重置操作之完成並停用重置限制 634,由於單元在其到達重置狀態便自動關閉。 至於上述各種具體實施例，許多類型記憶體單元能夠使 用一反向偏壓（例如上述重置模式）來加以程式化。此類單 元包括-被動元件單元，其具有一金屬氧化物(例如一過 渡金屬氧化物）與--太 甘A丄 一極體。其他適當單元包括在一二 體矩陣内的一電阻材料 計之該專早兀。粑例包括一可程式化 123178.doc •58- 1345787 金屬化連接、-相變電阻器（例如GST材料）、一有機材料 可變電阻器、-複合金屬氧化物、一碳聚合物膜、一摻雜 硫化物玻璃及一含遷移原子以改變電阻之宵特基 (Schottky)阻障二極體。所選電阻材料可提供一次可程^ 化(OTP)記憶體單元或多:欠寫入記憶體單元。&外，可採 用夕日日矽一極體，其具有反向偏壓應力修改的傳導。 用於反向重置操作之有用記憶體單元係說明於授予s· Brad Hemer等人之美國專利第6 952 〇3〇號，標題為”高密 度二維記憶體單元，，；以及還說明於2〇〇5年12月Μ曰 Tanmay Kumar等人申請的美國申請案第u/237 167號標 題為"使用帶可微調電阻之可切換半導體記憶體元件之記 憶體單元之方法"，於2〇〇7年4月26日作為美國專利申請公 告案第2007-0090425號公佈。一適當金屬氧化物記憶體單 元係顯示於2006年3月31aS. Brad Hernert請的美國申請 案第11/394,903號，標題為”含電阻率切換氧化物或氮化物 及反炼絲之多層非揮發性記憶體單元”。一使用一可提供 多個電阻狀態之相變材料之適當記憶體單元係顯示於R〇y Ε· Scheuedein等人申請的美國專利申請公告案第2〇〇5· 0158950號，標題為"串列包含介電層及相變材料之非揮發 性記憶體單元”。該些上述參考揭示案之各案全體内容以 引用形式併入本文。具有一過渡金屬氧化物（例如包括該 等具有結之氧化物）之其他範例性記憶體單元以及其中操 縱元件之多晶矽材料自身包含可切換電阻材料之範例性單 元係說明於下面所參考之ΜΑ· 163-1申請案中。 123178.doc -59- 1345787 此外’ S. Brad Herner等人於2005年5月9曰申請的美國申 請案第1 1/125,939號’標題為”包含二極體及電阻切換材料 之可再寫記憶體單元，•，於2006年12月9日作為美國專利申 請公告案第2006-0250836號公佈，揭示一串列一氧化物（氧 化鎳）併入一二極體之有用可再寫記憶體單元，其中該記 憶體單元之電阻可從低至高及從高至低電阻狀態而重複切 換。S. Brad Herner等人於2006年3月31申請的美國申請案 第11/395,995號’標題為”包含二極體及電阻切換材料之非 揮發性記憶體單元"並於2006年11月9日作為美國專利申請 公告案第2006-0250837號而公佈，揭示一 〇ΤΡ多層記憶體 單元’其係使用正向偏壓來設定並使用反向偏壓來重置。 該些上述參考揭示案之各案全體内容以引用形式併入本 文。 在本文所述許多具體實施例中，在資料路徑内強加於各 個別匯流排線之精確偏壓條件係獨立控制。用於該等設定 及重置驅動器之各驅動器的特定電壓及電流設定可針對資 料路徑之各位元來加以調整。由此，涵蓋具有兩個以上狀 態之特定記憶體單元（即”多層”記憶體單元）用於配合本文 所述許多結構來使用。範例性多層記憶體單元係說明於下 面參考的前述美國申請案第11/23 7,167號及MA-163-1申請 案中。 可用於實施本發明之範例性被動元件記憶體單元及相關 非揮發性記憶體結構係說明下列文件中，其全部内容各以 引用形式併入本文： 123178.doc •60- 美國專利第6,034,882號，標題為”垂直堆疊場可程式化 非揮發性記憶體及製造方法”，授予Mark G J〇hns〇n等 人； 美國專利第6,420,215號，標題為"三維記憶體陣列及製 造方法"’授予N. Johan Knall等人； 美國專利第6,525,953號，標題為"垂直堆疊場可程式化 非揮發性記憶體及製造方法"，授予Mark J〇hns〇n等人； 美國專利第6,490,218號，標題為"用於儲存多位元數位 資料之蘇會為記憶體方法及系統"，授予Michael Vyv〇da 等人； 美國專利第6,952,043號，標題為'，主動裝置中的電絕緣 柱"’授予Michael Vyvoda等人；以及 美國專利申請公告案第US 2005-0052915號，標題為'，具 有1¾及第阻抗態之不帶介電反溶絲之非揮發性記憶體單 元"，由S· Brad Herner等人申請。 下列申請案（各在相同時期申請）說明可用於實施本發 明之記憶體單元結構、電路、系統及方法，各申請案全 部内容以引用形式併入本文： 美國申請案第11/496,985號（律師檔第10519_ 141號），標 題為"多用途記憶體單元及記憶體陣列"，由R〇y

Scheuerlein與 Tanmay Kumar 申請（"10519-141"申請案）； 美國申請案第11/496,984號（律師檔案號10519-1 50)，標 題為••多用途記憶體單元及記憶體陣列之使用方法"，由

Roy Scheuerlein與 Tanmay Kumar 申請（"10519-150"申請 123178.doc -61 - 1345787 案）； 美國申請案第11/496,874號（律師檔案號10519-142)，標 為"混合用途記憶體早元”’由Roy Scheuerlein申請 ("10519-142"申請案）； 美國申請案第11/496,983號（律師檔案號1〇519-151)，標 題為"混合用途記憶體單元之使用方法"，由R〇y Scheuerlein 申請（"105 19-151"申請案）； 美國申請案第11/496,870號（律師檔案號10519-149)，標 題為"具不同資料狀態之混合用途記憶體單元"，由R〇y

Scheuerlein 與 Christopher Petti 申請（"i〇519-149"申請 案）； 美國申請案第11M97,021號（律師檔案號1〇519-152)，標 題為"具不同資料狀態之混合用途記憶體單元之使用方 法"’由 Roy Scheuerlein與 Christopher Petti 申請（"105 19· 152"申請案）； 美國申請案第11/461,393號（律師檔案號SAND-01114US0)， 標題為"在非揮發性記憶體中的受控脈衝操作"，由R〇y Scheuerlein 申請（"SAND-01114US0"申請案）； 美國申請案第11/461，399號（律師檔案號呂八仙- 01114US1) ’標題為"用於非揮發性記憶體中受控脈衝操 作之系統”’由 Roy Scheuerlein 申請（"SAND-01114US 1" 申請案）； 美國申請案第11/461,410號（律師檔案號8八肋-01115US0) ’標題為"高帶寬一次場可程式化記憶體” ’ 123178.doc -62- 1345787 由 Roy Scheuerlein 與 Christopher J. Petti 申請（"SAND- O1115US0"申請案）； 美國申請案第11/461,419號（律師擋案號呂八⑽-0111 5US 1) ’標題為"用於高帶寬一次場可程式化記憶體 之系統"，由 Roy Scheuerlein與 Christopher J· Petti 申請 ("SAND-01115US1” 申請案）； 美國申請案第11/461,424號（律師檔案號呂八^-01117US0) ’標題為"在非揮發性記憶體中的反向偏壓微 調操作"’由 Roy Scheuerlein 與 Tanmay Kumar 申請 ("SAND-01117US0"申請案）； 美國申請案第11/461，431號（律師檔案號3八·-0111 7US 1)，標題為”用於非揮發性記憶體中反向偏壓微 調4呆作之系統’由Roy Scheuerlein與Tanmay Kumar申 請（"SAND-01117US1"申請案）； 美國申請案第11/496,986號（律師檔案號ΜΑ-163-1)，標 題為”包含具可微調電阻之可切換半導體記憶體元件之 吕己憶體早元之使用方法"’由Tanmay Kumar、S. Brad

Herner、Roy E. Scheuerlein及 Christopher J· Petti 申請 ("MA-163-1"申請案）； 美國申請案第11/461，339號（律師檔案號023-0048)，標題 為併入反向極性字線及位元線解瑪器之被動元件記憶 體陣列"，由 Luca G. Fasoli、Christopher J. Petti及 Roy E. Scheuerlein 申請（"023-0048"申請案）； 美國申請案第II/461，364號（律師檔案號023-0054)，標題 123178.doc -63 · 1345787 為"使用併入反向極性字線及位元線解碼器之被動元件 記憶體陣列之方法"，由 Luca G. Fasoli、Christopher J. Petti及 Roy E. Scheuerlein 申請（"023-0054"申請案）； 美國申請案第1 l/46i，343號（律師擋案號〇23_〇〇49)，標題 為"用於讀取一多層被動元件記憶體單元陣列之裝置„， 由 Roy E. Scheuerlein、Tyler Thorp及 Luca G. Fasoli 申請 ("023-0049"申請案）； 美國申請案第11/461,367號（律師檔案號023-0055)，標題 為"用於讀取一多層被動元件記憶體單元陣列之方法"， 由 Roy E. Scheuerlein、Tyler Thorp及 Luca G. Fasoli 申請 ("023-0055"申請案）； 美國申請案第11/461，352號（律師擋案號023-0051)，標題 為”用於耦合讀取/寫入電路至記憶體陣列之雙資料相依 匯流排"’由 Roy E. Scheuerlein及 Luca G. Fasoli 申請 ("023-0051"中請案）； 美國申請案第11/461，369號（律師檔案號023-0056)，標題 為"用於耦合讀取/寫入電路至記憶體陣列之雙資料相依 匯流排之使用方法"，由Roy E. Scheuerlein及Luca G. Fasoli 申請（"023-0056"申請案）； 美國申請案第11/461,3 59號（律師檔案號023-0052)，標題 為"併入用於記憶體陣列區塊選擇之二資料匯流排之記 憶體陣列"，由 Roy E. Scheuerlein、Luca G. Fasoli 及 Christopher J. Petti 申請（"023-0052"申請案）； 美國申請案第11/46丨，372號（律師檔案號023-0057)，標題 123178.doc -64- 1345787 為”用於記憶體陣列區塊選擇之二資料匯流排之使用方 法"，由 Roy E. Scheuerlein、Luca G. Fasoli 及

Christopher J. Petti 申請（"023-0057"申請案）； 美國申請案第11/461,362號（律師檔案號023-0053)，標題 為"用於區塊可選擇記憶體陣列之階層式位元線偏壓匯 # " » 由 Roy E. Scheuerlein及 Luca G. Fasoli 申請（"023- 0〇53"申請案）；以及

美國申請案第11/461,376號（律師檔案號023-0058)，標題

為"使用用於區塊可選擇記憶體陣列之階層式位元線偏 壓匯流排之方法"，由Roy E. Scheuerlein& Luca G

Fasoli 申請（"023-0058"申請案）。 个人r/r不付疋粑例性具_只冗π —且牡付疋数

位範例之背景下說明，例如解碼輸出之數目、解碼器頭之 數目、匯流排線之&目、f料匯流排之數目、纟一記憶體 機架内陣列區塊之數目及記憶體條之數目。可使用此揭示 案之教導來實施符合其他設計目標之其他變化。清楚起 見’並未顯示並說明本文所述實施方案之全部常規特徵。 大多數記憶體陣列係設計具有一相對較高的均句度。例 如’通常每-位元線包括相同數目的記憶體單 位元線、字線、陣列區塊及甚至記憶體平面= =2的-整數次幕(例如，2V以獲得解碼 :及效率。但此類規則性或一致性 :施例中當然不要求。例如，在不同層上心= 不同數目的記憶體單元，該記憶體陣列可包括_:匕 』』0枯二個記憶 123178.doc -65 - 1345787 體平面，在第一及最後陣列區塊内的字線片段可能在記憶 體單元數目或位元線組態及對記憶體陣列設計之通常一致 性的許多其他不規則變化之任一變化上不同，除非申請專 利範圍中另有明確說明，即便如本文所述具體實施例中所 不’此類通常規則性不應引入任何申請專利獨立項之意義 内。 應瞭解，指示頂部、左邊、底部及右邊僅係用於一記憶 體之四侧之方便說明性術語。用於一區塊之該等字線片段 可實施為水平定向之二指間字線片段群組，而用於一區塊 之該等位元線可實施為垂直定向之二指間位元線群組。各 個別字線或位元線群組可由在陣列四側上的一個別解碼器/ 驅動器電路及一個別感應電路來服務。 如本文所使用，一列橫跨整個記憶體機架延伸（若不橫 跨整條）並包括許多字線。如本文所使用，"一般跨越複數 個陣列區塊"之一匯流排或線包括幾乎跨越所有陣列區 塊’例如跨越全部但除最後區塊外（例如一給定匯流排不 輕合之一最後區塊）。此類匯流排或線可置放於陣列區塊 側，或可置放於此類記憶體區塊上面或下面（即在一垂直 於一半導體基板之方向上）。 如本文所使用將選定位元線耦合至一第一匯流排,，意 味著分別將各此類選定位元線耦合至該第一匯流排之一對 應匯流排線。如本文所使用，字線（例如包括字線片段）與 位元線通常表示正交陣列線，且一般遵從此技術中的一普 通假設，即至少在一讀取操作週期驅動字線並感應位元 123I78.doc • 66 - 1345787 線。而且，如本文所使用，一"全域線，，（例如一全域選擇 線）係跨越多個記憶體區塊之一陣列線，但不應得出任何 特定推論來暗示此類全域線必須橫跨一整個記憶體陣列或 實質上橫跨一整個積體電路。

如本文所使用，一讀取/寫入電路（例如一設定及讀取電 路）可用於一或多個資料位元，因此可耦合至一單—導 線，或可包括耦合至用於各分離資料位元之一資料匯流排 之各匯流排線的一分離此類讀取/寫入電路。

如本文所使用，一"資料匯流排”或資料匯流排"片段"至 少多次傳遞資料相依資訊，但不必始終如此。例如，此類 -貝料匯流排可針對特定操作模式來在此類資料匯流排之各 匯"IL排線上傳遞相同偏麗資訊。如本文所使用，一"全域" 匯流排可橫跨多個陣列區塊，但不必橫跨（或跨越）整個記 憶體陣列。例如’此類全域匯流排可橫跨記憶體機架，而 不一疋跨越一整個記憶體條。適當時，一"資料電路"可包 括一讀取/寫入電路、一設定電路、一重置電路、一讀取 電路或一程式化電路之一或多個者或任一組合。 如本文所使用，選定”線（例如在一陣列區塊内的選定位 元線）對應於由一多頭解碼器電路同時選定並各耦合至一 對應匯流排線之此類位元線。此類位元線還可以或不可以 由資料或I/O電路來選定以實際執行一給定讀取、程式 化《•又疋重置或抹除操作。例如，若一 16頭行解碼器同 時選擇並將16位元線耦合至一給定匯流排（例如seln匯 流排），則其涵蓋沒有任何位元線、一位元線、一個以上 123178.doc •67· 1345787 位元線或此16位元線群組之全部位元線可實際上接收一.商 用於給定操作模式之選定偏愿 〃 、 -未選定偏歷條件。此件，而剩餘位元線可接收 1… 排可說明為-”資料相依"匯 卜在其他具體實施财，可能存在-個以上此類，，選 定”偏壓條件在一认宏匯&祕t油 遲 ^ w ，，°疋匯流排上傳遞，例如在二同時選定 §己憶體早謂程式化成不同資料狀態時。 本文所使用’ 一被動几件記憶體陣列包括複數個2端 。己憶體單7L ’各連接於一相關聯χ線（例如字線）盘一相 關聯Υ線(例如位元線)之間。此類記憶體陣列可以係一二 維（平面）陣列或可以係一具有—個以上記憶體單元平面之 三維陣列。此類記憶體單元具有一非線性導電率，其中在 一反向方向（例如’從陰極至陽極）上的電流低於在一正向 方向上的電流。一被動元件記憶體陣列可以係一一次可程 式化（即一次寫入）記憶體陣列或一讀取/寫入（即多次寫入） 記憶體陣列。此類被動元件記憶體陣列可—般視為具有一 在方向上引導電流之電流操縱元件與另一能夠改變其狀 態之組件（例如一熔絲、一反熔絲、一電容器、一電阻元 件等）。在選定記憶體元件時，該記憶體元件之程式化狀 態可藉由感應電流或電壓降來讀取。 在各圖中各種陣列線之方向性僅方便用於簡化陣列中二 交又線群組之說明。如本文所使用，一積體電路記憶體陣 列係一單石積體電路結構，而非一個以上封裝在一起或緊 密近接之積體電路。 文中方塊圖可使用一連接區塊之單一節點之術語來說 123178.doc -68- 1345787 明。雖然如此，但應瞭解，在背景要求時，此類"節點"可 實際上表示用於傳遞一差分信號之一對節點，或可表示用 於載送若干相關信號或用於載送形成一數位字或其他多位 元信號之複數個信號的多個分離導線（例如匯流排）。 儘官一般假疋電路及實體結構，但應完全認識到，在現 代半導體設計及製造中，實體結構及電路可採用適用於後 續設計、測試或製造階段以及所產生製造半導體積體電路 之電腦可讀取描述性形式來具體化。因此，關於傳統電路 或結構之主張符合其特定語言’可理解為其電腦可讀取編 碼及表示，不論嵌入於媒體内或是組合適當讀取器以允許 對應電路及/或結構之製造、測試或設計精細化。本發明 係還涵蓋以包括電路、包括此類電路之封裝模組、利用此 類電路及/或模組及/或其他記憶體裝置之系統、相關操作 方法、用於製造此類電路之相關方法、及此類電路及方法 之電腦可讀取媒體編碼，均如本文所述及如隨附申請專利

些〇 * . 前述詳細說明僅已說明本發明之許多可行實施方案之

制。 123178.doc -69- 1345787 此例之變化及修改而不脱離本發明之範嘴及精神。僅希望 隨附申請專利範圍（包括全部等效内容）定義本發明之範 疇。而且’上述具體實施例明確涵蓋以單獨以及採用各種 組合來加以使用。因此，本文所述之其他具體實施例、變 化及改良不必脫離本發明之範嘴。 【圖式簡單說明】

參考附圖，習知此項技術者不僅可更理解本發明，還可 明白其許多目標、特徵及優點。 圖1係一記憶體陣列之一示意圖，說明選定及未選定字 線及位元線、及在—正向偏壓操作模式下的範例性偏壓條 件。 ’、 但s兒明在一反向 圖2係圖1所示記憶體陣列之一示意圖 偏壓操作模式下的範例性偏壓條件。

圖3係一字線解碼器電路 壓操作條件下的範例性條件 圖4係一字線解碼器電路 壓操作條件下的範例性條件 之一示意圖，包括在一 〇 之一示意圖，包括在一 正向偏 反向偏 :二包括在-正向 包括在一反向 包括對於特定其 範例性條件。 ，包括對於特定 咏解碼器電路之一示 偏屋操作條件下的範例性條件。 圖7係一字線解喝器電路之一示意 他具體實施例在一及 圖8係一位元線解碼器電路 欠向偏壓操作條件 之一开 123178.doc 1345787 其他八體實知例在一反向偏壓操作條件下的範例性條件。 圖9係一具有雙解碼源極選擇匯流排之字線解碼器電路 之一不意圖，包括在一用於重置程式化之反向偏壓操作條 件下的範例性條件。 圖1〇係一具有資料相依源極選擇匯流排之位元線解碼器 電路之一示意圖，包括在一用於重置程式化之反向偏壓操 作條件下的範例性條件。 圖11係描述—包括一三維記憶體陣列之範例性積體電路 之一方塊圖，且該積體電路包括在該陣列一側的一全域列 解碼器與同時在該陣列頂部及底部的—對行解碼器。 圖12係表示依據本發明之特定具體實施例之一三維記憶 體陣列之-字㈣及-位元線層之—俯視圖，其顯示2:1 交錯的字線片&，其中至用於—區塊之該等字線片段之一 半的垂直連接係在該區塊左側，而至用於該區塊之該等字 線片段之另一半的垂直連接係在該區塊右側。此外，來自 二相鄰區塊之一字線片段共用各垂直連接。 圖13係一三維圖，其描述符合圖12所示者之特定具體實 施例之-三維記憶體陣列之-部分，並說明藉助至;;相鄰 陣列區塊之各區塊内_個別字線片段之—垂直連接箱合並 在一或夕個予線層之各層上的一字線驅動器電路。 圖14係-記憶體陣列之-方塊圖，說明二記憶體條，各 具有二（或多個）記憶體機架’且各機架包複數個記憶體陣 列區塊。二，列區塊係顯示為同時選定，各將其個別位元 線耦合至與該記憶體機架相關聯之二資料匯流排之一個別 123178.doc .71 · 1345787 者。 一圖15係-記憶體機架之一方塊圖1明另 二陣列區塊係_為同時選定，各將其個別位元線㈣至 ”該記憶體機架相關聯之二資料匯流排之—個別者。 -圖16係—記憶體機架之一方塊圖說明另一配置：其中 二陣列區塊係顯示為同時選定，各將其個別位元^至 與該δ己憶體機架相關聯之二資料匯流排之—個別者。 圖17係一汜憶體機架之一方塊圖’制另一配置，其中 -陣列區塊係、顯示為同時選定，各將其個別位元線輛合至 與該記憶體機架相關聯之二f料Μ流排之_個別者，該等 匯流排係置放於該等記憶體陣列區塊之相同側上。/ 圖18係一記憶體機架之一方塊圖，說明另一配置，其中 二不相鄰陣列區塊係顯示為同時選定，各將其個別位元線 耦合至與該記憶體機架相關聯之二資料匯流排之—個別 者0 ‘

圖19係一記憶體機架之一部分之一方塊圖，說明一範例 性階層式解碼配置用於在該等源極選擇匯流排上提供適當 條件用於選定及未選定陣列區塊。 圖20係一記憶體機架之一部分之一方塊圖，說明另一範 例性階層式解碼配置用於在該等源極選擇匯流排上提供適 當條件用於選定及未選定陣列區塊。 圖21係一記憶體機架之一部分之一方塊圖，說明另—範 例性階層式解碼配置用於在該等源極選擇匯流排上提供適 當條件用於選定及未選定陣列區塊。 123178.doc -72· 1345787 圖22係一記憶體機架之一部分之一方塊圖，說明另一範 例性階層式解碼配置用於在該等源極選擇匯流排上提供適 當條件用於選定及未選定陣列區塊。 圖23係一資料電路之一方塊圖，其包括用於本文所述各 種具體實施例之一讀取感應放大器、一設定驅動器、及一 重置驅動器。 ^圖24係一範例性重置電路之一方塊圖，包括透過一選定

«體單元之重置路徑及該等字線及位元線選擇路徑之一 描述D 不同圖式中使用相同參考符號指示相似或相同的項目。 【主要元件符號說明】 範例性被動元件記憶體陣列 被動元件記憶體單元 字線

1〇〇 101 102 103 104 105 106 107 108 152 153 154 155 被動元件記憶體單元 字線 被動元件記憶體單元 位元線 被動元件記憶體單元 位元線 列解碼器 電源節點 電源節點 輸出/節點 123178.doc -73- 1345787

156 反相器 157 多工器 158 解碼輸出 159 輸出 160 反相器 161 多工器 162 解碼輸出 164 節點 167 匯流排 168 匯流排線 171 PMOS電晶體 172 NMOS電晶體 173 PMOS電晶體 174 NMOS電晶體 175 PMOS電晶體 176 NMOS電晶體 177 PMOS電晶體 178 NMOS電晶體 181 未選定字線 183 未選定字線 200 範例性偏壓條件 202 行解碼器 203 電源節點 204 電源節點 -74- 123178.doc 1345787 205 輸出 206 反相器 207 多工器 208 解碼輸出 209 輸出 210 反相器 211 多工器 212 解碼輸出 214 節點 217 匯流排 218 匯流排線 221 PMOS電晶體 222 PMOS電晶體 223 PMOS電晶體 224 NMOS電晶體 225 PMOS電晶體 226 NMOS電晶體 227 PMOS電晶體 228 NMOS電晶體 231 位元線 233 未選定位元線 300 範例性記憶體陣列 302 雙列解碼器 304 雙列解碼器 -75- 123178.doc 1345787

306 記憶陣列區塊 308 記憶陣列區塊 310 垂直連接 312 位元線電路區塊 314 位元線電路區塊 315 位元線電路區塊 316 位元線電路區塊 318 記憶體”條” 320 記憶體”條" 322 位元線 324 位元線 332 記憶體區塊 333 位元線 334 記憶體區塊 335 位元線 336 字線片段 337 字線片段 338 字線片段 339 垂直連接 340 垂直連接 342 字線片段 344 垂直連接 352 解瑪輸出 353 解碼輸出 -76- 123178.doc 1345787 358 垂直連接 359 垂直連接 360 字線片段 361 字線片段 362 字線片段 363 字線片段 370 記憶體陣列 371 第一條 372 第二條 373 頂部資料匯流排 374 記憶體陣列區塊 375 記憶體陣列區塊 376 選定字線 377 列 378 底部資料匯流排 379 底部行解碼器電路 380 頂部行解碼器電路 381 頂部位元線選擇區塊 382 底部位元線選擇區塊 400 記憶體機架 402 第一資料匯流排 404 第二資料匯流排 406 奇數陣列區塊 407 偶數陣列區塊 123178.doc ·77· 1345787 408 位元線選擇區塊 410 粗體箭頭 412 粗體箭頭 420 記憶體機架 422 資料匯流排 424 第二資料匯流排 426 第一陣列區塊 427 第二陣列區塊 430 粗體箭頭 432 粗體箭頭 440 記憶體機架 442 第一資料匯流排 444 第二資料匯流排 446 第一陣列區塊 447 陣列區塊 448 第二位元線選擇區塊 449 第一位元線選擇區塊 450 粗體箭頭 454 粗體箭頭 460 記憶體機架 462 陣列區塊 464 陣列區塊 466 上部資料匯流排 468 下部資料匯流排 123178.doc -78- 1345787

500 匯流排配置 502 記憶體陣列區塊 504 記憶體陣列區塊 506 記憶體陣列區塊 508 耦合電路 532 耦合電路 533 耦合電路 535 耦合電路 536 匯流排 550 匯流排配置 552 耦合電路 554 耦合電路 601 I/O邏輯 602 匯流排 603 匯流排 604 寫入鎖存器區塊 605 讀取鎖存器 606 匯流排 607 匯流排 608 控制邏輯 609 匯流排 610 匯流排 611 匯流排 612 控制線 123178.doc -79· 1345787 613 讀取感應放大Is 614 設定驅動器 615 重置驅動器 616 SELB匯流排 617 SELN匯流排 632 信號 633 位元線預充電（BLP)限流電路 634 重置限制電路 635 SELN匯流排線 636 位元線選擇路徑 637 控制信號 638 選定記憶體單元 639 字線選擇路徑

123178.doc -80-

Claims (1)

1345787 ^月日修正替換頁 第096128078號專利申請案 中文申請專利範圍替換本(1〇〇年3月） 十、申請專利範圍： 1* 一種積體電路，其包含： 一記憶體陣列，其具有複數個陣列區塊，各陣列區塊 包含字線及位元線； -第-全域匯流排，其—般跨越該複數個陣列區塊， 用於有時將-敎區塊之選定位元線耗合至個別資料電 路；及 每陣列區塊的一個別第一匯流排片段，其用於在一第 一操作模式期間將一適合於該第一操作模式之第一未選 定位元線偏壓條件傳遞至一選定區塊之未選定位元線， 並將-適合於該第一操作模式之第二未選定位元線偏壓 條件耦合至未選定陣列區塊之未選定位元線。 2.如請求項1之積體電路，其中： 該第一操作模式包含一設定操作模式； 適合於該第-操作模式之該第一未選定位元線偏壓條 件包含一未選定位元線電壓；以及 適合於該第-操作模式之該第二未選定位元線偏壓條 件包含一浮動條件》 3·如請求項1之積體電路，其中： 在-第二操作模式下，一選定陣列區塊之該個別第一 匯抓排片段係_合以將適合於該第二操作模式在個別第 匯排片#又®流排線上之個別資料相依偏壓條件傳遞 至該選定區塊之選定位元線。 4.如凊求項3之積體電路，其中： 123178-1000310.doc 1 曰修正替換f 該第一全域匯流排包含耦合至一端你/办1—— 項取/.寫入電路之一讀 取/寫入匯流排。 5.如請求項4之積體電路，其進一步包含： -耦合至-第二資料電路之第二全域匯流排； 其中各區塊包括-個別耗合電路，其用於有時將該個 別第一匯流排片段輕合至該第二全 王埤匯流排，有時使之 浮動 6.如請求項5之積體電路，其中： 在該第-操作模式下，該第二全域匯流排之各匯_ 線係在適合於該第-操作模式之第一未選定位元線偏漫 條件下偏壓；以及 在該第二操作模式下，該第-全域匯流排之各匯流排 線係在-適合於該第二操作模式之纟選定位元線偏壓條 件下偏壓。 7·如請求項3之積體電路，其進一步包含： 一全域偏壓線’其麵合至一偏壓電路； 其中各區塊包括一個別耦合電路，其用於有時將該個 別第一匯流排片段之各匯流排線耦合至該全域偏壓線， 在此期間該全域偏壓線傳遞一適合於該第一操作模式之 未選定位元線偏壓電壓。 8.如請求項7之積體電路，其進一步包含： 複數個竊合電路，其用於有時將用於各個別陣列區塊 之該#個別第一匯流排片段耗合在一起，以形成跨越該 複數個陣列區塊之一單一邏輯匯流排，該等耦合一起的 123178-1000310.doc -2- 第一匯流排片段係耦 〇 , ^ . 弟一貢枓電路。 9·如明求項8之積體電路，其中： 用於各個別陣列區塊 該第二操作棋式期間麵合在1起個別第一匯流排片段係在 10.如請求項8之積體電路，其中： 在該第二操作模式下， 複梅太a第—全域匯流排之各匯流排 線係在一適合於該第二 件下偏壓；以及 〃、式之未選定位元線電壓條 同時在該等第一及第二 遞一適合於該第-操作模偏壓線傳 ! , , ^ 飞之未選疋位元偏壓電壓。 Π.如凊求項7之積體電路，其中： 一m括•別耦合電路’其用於有時將該個別第 一匯流排片段輕合至-第二全域匯流排。 12.如請求項11之積體電路，其中： 在該第二操作模式下，該 人 弟王域匯流排之各匯流排 線係在一適合於該第二操 杜卞说@ . 料敎位域電壓條 件下偏壓；以及 了-及第二操作模式二者下，該全域偏壓線傳 遞-適合於該第-操作模式之未選定位元偏壓電塵。 13.如請求項7之積體電路，其中： 該第一全域匯流排包含耦人 、 3耦13至該等個別資料電路之一 全域選擇匯流排；以及 該S己憶體陣列進一步包含各瞌s丨r 母陣列區塊一個別第二匯流 排片段，其用於在該第—操作 锞作杈式期間，將一適合於該 123178-1000310.doc U45787 C/V - 日修正替換, 第-操作模式之資料相依位元線 區塊之選定位元線條件㈣至-選定 -適合於該第二操作==: =模式期間，將 至未選定陣㈣塊之未選定位未Γ線讀虹⑽件傳遞 14.如請求項13之積體電路，其甲：

各區塊包括-個㈣合電路，其用於有時將個別第二 匯流排片段耦合至該全域選擇匯流排，並在特定其他時 候韓合至該全域偏壓線，並在其他時候使之浮動，· *在該第一操作模式下，該全域偏壓線傳遞一適合於該 第一操作模式之未選定位元偏壓電壓；以及 在》亥第一操作模式下，該全域偏壓線傳遞一適合於該 第二操作模式之未選定位元偏壓電壓。 15.如請求項丨之積體電路，其中： 該記憶體陣列包含一三維記憶體陣列，其具有在二位 元線層上的位元線；以及 在一個別陣列區塊之二位元線層上的位元線係同時耦 合至個別匯流排片段。 16.如請求項15之積體電路，其中： 各記憶體單元包含—可逆電阻器元件。 17.如請求項16之積體電路，其中： 該可逆電阻器元件包含一過渡金屬氧化物。 18.如請求項丨5之積體電路，其中： 各記憶體單元包含與一二極體串列的一可逆電阻器元 件。 123178-1000310.doc S -4- 1345787 ^3月替換貢 19. 如請求項1之積體電路，其中該第一全域匯流排以一正 父於該等位元線之方向橫越該等陣列區塊。 20. —種封裝模組，其包括請求項1之積體電路。 21. —種積體電路，其包含： 一記憶體陣列’其具有複數個陣列區塊，各陣列區塊 包含字線及位元線；

第一耦合構件，其用於在一第一操作模式下，藉由一 般跨越該複數個陣列區塊之一第一全域匯流排將一選定 區塊之選定位元線耦合至個別資料電路； 第二耦合構件，其用於將選定及未選定陣列區塊二者 之未選定位元線耦合至與各個別陣列區塊相關聯的一個 別第一匯流排片段； 第-傳遞構件，其用於在與該選定陣列區塊相關聯之 個:第-匯流排片段上傳遞—適合於該第—操作模式之 第一未選定位元線偏壓條件；以及 第二傳遞構件’其用於在與未選定陣列區塊相關聯之 :別第一匯流排片段上傳遞-適合於該第-操作模式之 第一未選定位元線偏壓條件。 22.如請求項21之積體電路，其中·· 、 保忭祺式包含一設定操作模式； 適合於該第一操作模式之該一〜 件包含一夫·登'"第未選疋位元線偏壓條 未k疋位7C線電壓；以及 適合於該第一操作模式 件包含—浮動條件。 第-未選…線偏壓條 123178-1000310.doc -5. 1345787 23.如請求項21之積體電路 式下： 其進—步包含在一第 免月冷日換頁 操作模 選疋陣列區塊之一或多個 列區塊相關聯之個別第— 第三耦合構件，其用於將一 選定位元線輕合至與該選定陣 匯流排片段； 第三傳遞構件，其用於在盥哕 /、这選疋陣列區塊相關聯戈 個別第一匯流排片段上值揀 . 乃又上傳遞一適合於該第二操作模式之 個別資料相依偏壓條件；以及 —第四輕合構件，其用於將該選定陣列區塊之未選定位 元線柄合至該第一全域匯流排。 24. 如請求項23之積體電路，其進—步包含： 在該第二操作模式下，用於將與該選定陣列區塊相關 .聯之該個別第一匯流排片段耦合至一資料電路之構件。 25. 如請求項23之積體電路，其中： 該第一操作模式包含一重置操作模式； 耦合至該選定陣列區塊之選定位元線的適合於該第二 操作模式之該等個別資料相依偏壓條件包含一使一選定 位7G線重置的第一值與一使一選定位元線不改變的第二 值。 26. 如請求項23之積體電路，其中： 該第一全域匯流排包含耦合至一讀取/寫入電路之一讀 取/寫入匯流排。 27. 如請求項26之積體電路，其進一步包含： 第五輪合構件，其用於有時將用於一陣列區塊之個別 123178-1000310.doc c -6 - 1345787 心月/^日修正替換頁 第一匯流排片段耦合至一第二全域匯流排，該第二全域 匯荒排自身係、輕合至—第二資料電路’並有時用於使該 個別第一匯流排片段浮動。 28·如請求項23之積體電路，其進一步包含： 第六耦合構件，其用於有時將該個別第一匯流排片段 之各匯流排片段耦合至一全域偏壓線；以及 第四傳遞構件，其用於有時在該全域偏壓線上傳遞一 適β於該第一操作模式之未選定位元線偏壓電壓。 29，如請求項28之積體電路，其進一步包含： 第七耦合構件，其用於有時將用於各個別陣列區塊之 該等個別第-匯流排片段耦合在一起，以形成一跨越該 複數個陣列區塊之單一邏輯匯流排；以及 第八耦合構件，其用於將該等耦合一起的第一匯流排 片段耦合至一第二資料電路。 3 0,如請求項28之積體電路，其進一步包含： 第七耦合構件’其用於有時將該個別第一匯流排片段 耦合至一第二全域匯流排。 31_如請求項28之積體電路，其中： 該第一全域匯流排包含耦合至該等個別資料電路之一 全域選擇匯流排；以及 該積體電路進-步包含第五傳遞構件，其用於藉由每 陣列區塊的一個別第二匯流排片段，在該第一操作模式 期間’將適合於㈣—操作m職料相依位元線 偏壓條件傳遞至—敎區塊之敎位元線，並用於在該 123178-1000310.doc 1345787 年3#曰修正替找頁 第二操作模式期間，將—適合於該第二操作 :位元線偏壓條件傳遞至未選—之未== A如請求項21之積體電路，其中該第一全 交於該等位元線之方向橫越該等陣列區塊。^ W一正 33. -種用於配合—記憶體陣列使用之方法，該記憶體_ = 區塊，各陣列區塊包括字線與位元線， 在第操作模式下，該方法包含： Ο 排=二:^ ^ ^ H區域匯流 、疋品塊之選疋位π線輕合至個別資料電路. 將選定及未敎陣㈣塊二者之未觀位元軸合至 ”各個別陣列區塊相關聯的—個別第—匯流排片段; 在與該選定陣列區塊相關聯之個別第一匯流排片段上 傳遞-適合於該第一操作模式之第一未選定位元線偏壓 條件；以及 在與未選定陣列區塊相關聯之個別第一匯流排片段上 傳遞-適合於該第一操作模式之第二未選定位元線偏壓 條件。 34.如請求項33之方法，其中·· 適。於該第-操作板式之該第二未選定位元線偏壓條 件包含一浮動條件。 •如D月求項33之方法，其中該第—全域匯流排以—正交於 該等位元線之方向橫越該等陣列區塊。 3 6·如請求項34之方法，其中： J23178-10003I0.doc 1345787 嘴月/¾修正替換茛 該第一操作模式包含一設定操作模式；以及 =於該第一操作模式之該第一未選定位元編條 件包含一未選定位元線電壓。 3人如請求項33之方法，其進一 入 步在一第二操作模式 下· 將：選定陣列區塊之一或多個選定位元線耗合至盘該 L疋陣列區塊相關聯之個別第-匯流排片段. ^與該選定陣列區塊相關聯之個別第流排片段上 傳遞一適合於該第-握 件；以及 ㈣彳以之個㈣料相依偏虔條 將該選定陣列區塊之夫撰 _ 匯流排。 塊之—轉合至該第一全域 38·如請求項37之方法，其進一步包括： 在該第二操作模式下，將與該 個別第-匯涂排片仙合至-資料電路車心塊相關聯之 39.如請求項38之方法，其進一步包括 在該第二操作模式下 個別第-匯流排片㈣人：陣列區塊相關聯之 匯流排。排片㈣合至-跨越該複數個陣列區塊之 40.如請求項37之方法，其中： 該第二操作模式包含一重置操作模式； 广至該選定陣列區塊之選定位元線的適 位讀重置之第—值與一使一選定位元線不改變之 操作換式之該等個別資料相依偏壓條件包含:，二 位元線重罟夕筮_ & & .. 更一選定 第 123I78-I000310.doc 日修正替換頁 值》 41.如請求項37之方法，其中： 二：全域匯流排包含耦合至一讀取/寫入電路之一讀 取/寫入匯流排。 42·如請求項41之方法，其進一步包括： ―:時將用於一陣列區塊之個別第-匯流排片段耦合至 第—全域匯流排，>> ΛΛ g __ 一、 該第二全域匯流排自身係耦合至一 苐一貧料電路，士 m 、有時用於使該個別第一匯流排片段浮 動。 •如請求項42之方法，其進一步包含： 在該第-操作模式下，將該第二全域匯流排之各匯 於該第_操作模式之第—未選定位元線偏 條件下偏壓；以及 在該第二操作模式 排線在一適合於該第 件下偏壓。 下’將該第一全域匯流排之各匯流 二操作模式之未選定位元線偏壓條 44.如請求項37之方法，其進一步包含： 有時將該個別第一匯流排片段之各匯流排線耦合至一 全域偏壓線，.以及 在該等時候在該全域偏慶線上傳遞一適合於該第一操 作模式之未選定位元線偏壓電壓。 45·如請求項44之方法，其進一步包含： 凡有時將用於各個別陣列區塊之該等個別第-匯流排片 奴耦〇在一起，以形成一跨越該複數個陣列區塊之單一 123178-I〇〇〇3i〇.doc 1345787 月/¾修正替換貧 邏輯匯流排；以及 電:該等Μ合一起的第一―至一第二資料 46. 如請求項45之方法，其進一步包含： 個作模式期間將用於各個別陣列區塊之該等 個别第一匯〜排片段耦合在一起。 47. 如請求項45之方法，其進一步包含： 在該第二操作模式， 排绫在潘人 將該第—全域匯流排之各匯流 排線在-適合於該第二操 件下偏壓丨以及 之未選疋位凡線偏壓條 在該等第一及第二操作模 上傳遞-適合於該第—操作在該全域偏壓線 壓。 呆作杈式之未選定位元偏壓電 48. 如請求項44之方法，其進一步包含： 有時將該個別第—匯流排人 排。 奴耦合至一第二全域匯流 49. 如請求項48之方法，其進-步包含： 在該第二操作模式下，將該 排線在-適合於該第二操錢匯流排之各匯流 件下偏壓；以及 、"之未選定位元線偏壓條 在該等第—及第二操作Hi 上傳遞-適合於該第一操作模—下，在該全域偏塵線 壓。 、式之未選定位元偏壓電 50_如請求項44之方法，其中： 123178-1000310.doc 1345787

該第一全域匯流排包含輕合至該等個別資 全域選擇匯流排；以及 該方法進一步包含藉由每陣列區塊的一個別第二匯法 排片段’在該第-操作模式期間，將適合於該第:掉: 模式之個別資料相依位元線偏歸件㈣至_選定區 之選定位讀’並用於在㈣二操作模式_ 合於該第二操作模式之未選定位元線偏遞： 選定陣列區塊之未選定位元線。 得遞至未 51. 如請求項50之方法，其中·· r 在該第一操作模式期間傳遞至該選定陣列區塊之選定 該等個別資料相依偏塵條件包含-使—選it ==其上操作之第-值與-使-較位元線不改變之 52. 如請求項50之方法，其進一步包含： 、有時將用於-區塊之個別第：匯流排片段輕合至該全 =選擇匯流排’並在特定其他時㈣合 線，並在其他時候使個別第二匯流排片段浮動；£ 操作模式下，在該全域偏壓線上傳遞—適人 於該第-操作模式之未選定位元偏塵電壓；以及 在：第二操作模式下，在該全域 於該第二操作模式之未選定位元偏厂堅·。 適。 53’種用於製造—記憶體產品之方法，該方法包含. 「=:!憶體陣列，其具有複數個陣列區塊，各陣列 區塊包含字線及位元線； +單歹J 123178-1000310.doc •12· 1345787 f年j月’农日傪正替換頁j 形成一第一全域匯流排，其-般跨越該複數個陣列區 塊，用於有時將-選定區塊之選定位元軸合至 料電路； 形成每陣列區塊的-個別第—匯流排片段，其用於在 -第-操作模式期間將一適合於該第一操作模式之第一 未選定位元線㈣條件傳遞至―選定區塊之未選定位元 t並將-適合於該第-操作模式之第：未敎位元線 偏條件傳遞至未選定陣舰塊之未選定位元線。 54.如凊求項53之方法，其中： 該第一操作模式包含—設定操作模式； 適合於該弟一 #作握4 «Jr # & 株勺人“、#作模式之該第—未選定位元線偏麼條 牛l 3未選疋位元線電壓；以及 適合於該第一操作模式之 件包含-浮動條件。 第—未選疋位元線偏壓條 55·如請求項53之方法，其中·· 匯Ϊ:片第：操作模式下，一選定陣列區塊之該個別第-第:匯輕合以將適合於該第二操作模式之在個別 定巴塊H 流排線上的個別偏壓條件傳遞至該選 疋區塊之選定位元線。 56. 如請求項53之方法，宜 哕望彳 ’、以第一全域匯流排以一正交於 疋，.之方向橫越該等陣列區塊。 57. 如請求項55之方法，其進_步包含、 形成該第一全域匯流排 之專用讀取/寫入匯流排。 至一讀取/寫入電路 123178-I000310.doc •13- 笑》月/^修正替換頁 58.如請求項57之方法，其進_步包含： 成耗合至一第二資料雷故a 針對久「& _電路之弟二全域匯流排； 個別第―兩士以 』祸0电路，其用於有時將該 卑匯流排片段耦合至玆坌-人上 之浮動。 D 一王域匯流排，有時使 59·如請求項55之方法，其進一步包含： :成，至一偏壓電路之全域偏壓線； 針對各區塊，形成一個 個別莖w 』祸σ電路，其用於有時將該 第 匯流排片段之各匯流排始j人 雄如 ，瓜排線耦合至該全域偏壓 ;之=該全域偏壓線傳遞-適合於該第-操作模 飞之未選疋位元線偏壓電壓。 6〇·如請求項59之方法，其進—步包含： 形成複數個耦合電路，其用 令呀將用於各個別陣列 &塊之該等個別第一匯流排 又耦s在一起，以形成跨 越該複數個陣列區塊之一單—邏 平邏輯匯流排，該等耦合在 -起的弟-匯流排片段係耗合至—第二資料電路。 61·如請求項59之方法，其進—步包含： 針對各區塊，形成-個別輕合電路，其用於有時將該 個別第-匯流排片段叙合至—第二全域匯流排。 人 62.如請求項59之方法，其中： 該第-全域匯流排包含麵合至該等個別資料電路之一 全域選擇匯流排；以及 該方法進-步形成每陣列區塊的—個別第：_排片 段’其用於在該第-操作模式期間，將一適合於該第一 123178-1000310.doc •14- 1345787 ζΟ 〇 ' "ΊΛΙΓ· 年 >月〜修正替換頁 ，作模式之選定位元線偏壓條件傳遞至1定區棟之選 疋位二線，並用於在該第：操作模式朗將—適合於 該第二操作模式之未選定位元線偏屡條件傳遞至未：定 陣列區塊之未選定位元線。 63. 如請求項53之方法，其進一步包含· 形成-三維記憶體陣列，其具有在二位元線層上的位 元線。 64. 如請求項63之方法，其中： 形成記憶體單开，甘^ λ 70 其包含一可逆電阻器元件。 65. 如請求項62之方法，甘^ 中該第一全域匯流排以一正交於 該等位元線之方而技& ^榣越該等陣列區塊。 123178-1000310.doc 15·