TWI345291B - Semiconductor package assembly and silicon-based package substrate - Google Patents

Description

1^45291 九、發明說明： 【發明所屬之技術領域】 本發明有關於半導體晶片㈣裝技術，特別是有關 於-種封裝體中的封裝材料以及在用來在封裝體降低的 應力方法。 【先前技術】 一般而言，目前的積體電路的製造包含了幾個步 驟’首先，於半導體晶圓上製造積體電路，其中半導體 晶圓包括多個複製的半導體晶片，而每個晶片包含積體 電路。然後’從半導體晶圓分割成半導體晶片，再進行 =。封震的製程主要有兩個目的：一為保護脆弱的半 導體晶片，另一為連接内部的積體電路至外部的接腳。 在傳統的封裝製財，㈣覆晶接合法（咖响 =dlng)或打線接合法b(mding)將半導體晶片置於 吴、、且基板之上。使用底膠填充物是為了防 銲料球體本身產生鑫劲。& ^ 所引起。 、 瓜而έ，此龜裂是由熱應力 駐Γ ^夕功月匕的需求增加，將兩個或以上的晶片封 使用板上的系統級封裝(Sip)技術愈來愈常被 度，且會㈣絲件之料接職變 = 爭…：: 褒’封裝設計變得更具彈性並且 -·、、严曰，產口口升級的上市時間也隨著縮短。 0503-A32512TWF/Jessica 5 5 1345291 巨疋，比起單-晶片封裝’系統級封裝具有較大 封震尺寸，因此會產生較大的應力。此外 八 均也更為嚴重。由於系統級封農在局部區= =應力，所以較容易失效。在系統級封裝可能發j 失效，包括凸塊龜裂、基板龜裂、低介電常數 勝填充物脫層的現象或者球栅陣列_咖

龜裂等。即使採關如由低熱膨脹係數材料形成的 基板(核d形成封㈣的各層）等先賴基板，也無法解 決上述失效的問題。如熟悉此技術領域之人士所知，使 用先進的基板不僅是為了提升封裝體的電性，也期 用來降低封裝體中的應力。 因此，在此領域有需要一種新穎的封裝構造及/或封 裝結構，以適用於系統級封I，而I具較高積集度的好 處，同時可以克服習知技術的缺點。 【發明内容】 根據本發明的目的，本發明一實施例提供一種半導 體封裝體’包括：一矽基封裝基板，其厚度小於2〇〇_ ; 一半導體晶片，包括至少一低介電常數介電層，其介電 常數小於3.0;以及複數個銲料凸塊，設置於該半導體晶 片與該矽基封裴基板的一第一表面之間。 根據本發明另一目的，本發明另一實施例提供一種 半導體封裝體，包括··一矽基封裝基板；一半導體晶片， 位於該矽基封裝基板上，其中該半導體晶片包括至少— 0503-A32512TWF/Jessica 6 < S' > 丄扣291 -種發明又-目的，本發明另—實施例提供一種 ▲封裝基板，包括：複數個貫穿料通物；以及 稷數個金屬走線’連接於該貫穿孔導通物，盆中 :=厚度小於2〇_，且财基封裝基板含有：

本發明較佳實施例具有幾個有益的特徵，由於封裝 體内的應力可降低’所以可減少低介電常數材料層的的、 脫層及龜裂，並且，不需受限於龜裂的問題而可使用無 錯銲料凸塊及高錯銲料凸塊。金屬線的間距與金屬線^ 的比值也可增加而降低串音的問題。 · 【實施方式】 在封裝體使用有機基板最大的問題在於，構件之間 # 的熱膨脹係數不匹配（mismatch)的問題。例如，半導體曰曰 片通常使用矽基板為底材，其熱膨脹係數約為3ppm/c戋 更小，當使用有機基板時，由於熱膨脹係數可能會大於 17ppm/C，所以當熱變化產生時，會由於熱膨脹係數明顯 不同，而導入熱應力於封裝體。解決此熱應力問題的方 法之一為，藉由進行底膠填充製程，在此製種中，液態 的環氧樹脂（epoxy)會沿著晶片的單側或兩側分佈並填入 晶片與基板之間的間隙，而環氧樹脂底膠填充物 0503-A32512TWF/Jessica 7 1345291 (underfill)有助於分散應力以及保護銲料凸塊（s〇ider bump) ° 隨著低介電常數材料廣泛地使用於積體電路以形成 内連線結構’保護銲料凸塊的需求以及使用低介電常數 材料的好處陷入兩難。欲保護脆弱的凸塊需要形成高強 度的底膠填充物，然而此高強度的底膠填充物有可能會 傷害低介電常數材料而導致例如脫層（delaminating)的問 題。 因此’梦基（silicon-based)封裝基板成為較佳的選 擇’這是由於矽基封裝基板以及半導體晶片兩者皆是由 石夕構成’而具有大體上相同的熱膨脹係數，所以熱膨脹 係數不匹配的現象會因兩者的熱膨脹係數接近的程度而 消除或減少。 雖然半導體晶片以及封裝基板之間熱膨脹係數不匹 配的現象消除或減少，但是由於封裝基板以及印刷電路 板之間的應力仍然存在，所以應力仍會作用在封裝基板 以及印刷電路板之間的球柵陣列（ball grid array)球體 上’進而作用在封裝基板上。因此，有需要進一步改良 封裝基板。 封裝基板的厚度與作用於球柵陣列（BGA)球體上的 應力之間的關係’已經可使用模擬的方式得到。第1圖 顯示典型的覆晶封裝體的一部分，經由焊料凸塊6將包 含至少低介電常數材料（例如層間介電材料、金屬間介電 材料）4的晶片2,以翻轉的方式安裝（flip_m〇unted)於封 0503-A32512TWF/Jessica 8 1345291

裝基板8上，而封裝基板8則是經由球柵陣列球體10而 組裝在印刷電路板12。 模擬的結果如第2圖所示，球柵陣列球體之標準化 應力（normalized stress)為基板厚度之函數，其中利用封 裝基板的厚度為31mil時，作為球栅陣列球體應力之標準

化的基準。在模擬期間，封裝體樣品會經歷介於大約〇°C 與100°C之間的熱循環，且溫度的升降速度約為10°C/分 鐘’由此可得知’當基板厚度T變薄時，作用於球栅陣

列球體的應力會降低大約52%，此模擬結果顯示較薄的 基板厚度有助於降低球栅陣列球體的應力，而基板愈薄 則作用的應力愈小。 基於以上的分析，本發明較佳實施例提供矽基薄（封 裝）基板亦提供對應的封裝結構。較佳者，⑦基板的厚 度大約小於200nm，爭/土心 又佳者，小於50nm。可以理解的是， 石夕基薄基板所含的石夕合夕 ..m ^ 愈夕，則熱膨脹係數匹配程度命 佳，因此，矽基薄基柘 入七乙 丞扳較佳含有大於40%的矽，更佳者， 含有60%的矽。 』/又Ί玄有’ 第3圖至第4c圖 貫穿導通孔形成於料^基祕板的封裝結構，其中 體的部分剖面圖。在^封録板中。第3 ®顯示封果 稱為晶粒（die)，此丰^技術領域中，半導體晶片4〇也 ”基祕丄SC晶片4〇經由焊料凸塊-黏, 電層43,其機械強度體晶片4〇最好包括低介電常數力 介電層43可能會應力的作用下，低介電常秦 成脫層及龜裂’因此’在使用低介, 0503-A32512TWP/Jessica 1345291 常數介電層的情況下，需要較低的應力。 凸塊下金屬層45形成於矽基薄基板42上，用以使 矽基薄基板42與焊料凸塊44的接觸更為良好。金屬走 線（metal trace)50配置安排的方式為，連接焊料凸塊44 與貫穿導通物（through-hole via)48，而貫穿導通物48是 形成於矽基薄基板42之中的貫穿孔。第3圖中的鈍化層 53是用來保護金屬走線50。 當使用矽基薄基板時，可以利用一般用以形成積體 電路中的内連線的方法來形成金屬走線50。有益的特徵 之一為，可以容易地形成寬度非常小，例如0.6μιη或更 小的金屬走線50於矽基薄基板42。在一實施例中，具有 至少二層導電層的金屬走線50係由例如鋁、銅、鎢、鈦 或其組合等金屬形成。較佳的形成步驟包括沈積一層金 屬層，再蝕刻掉不想要的部分，而留下金屬走線50。在 另一實施例中，金屬走線50可以使用此技術領域之人士 已知的雙鑲嵌製程來形成。 貫穿導通物48較佳包含銅、鎢、銲料或其組合等金 屬材料。在一較佳實施例中，可利用微機電系統 (micro-electro-mechanical system; MEMS)技術形成貫穿 孔，然後再填入上述金屬材料以形成貫穿導通物48。 在另一實施例中，首先最好藉由蝕刻或鑽孔方式形 成貫穿孔，然後形成金屬薄膜於此貫穿孔的侧壁，其中 上述金屬薄膜包含銅、鈦、類似的物質或其組合。再將 例如銅的柱狀凸塊（stud bump)壓入此貫穿孔而形成貫穿 0503-A32512TWF/Jessica 10 1.345291 導通物48。 根據貫穿導通物48與黏附於貫穿導通物48的球柵 陣列球體的面積比例，而視需要形成凸塊墊52於貫穿導 通物48的底部表面上。如果貫穿孔的面積（從上方向或下 方向觀看）與球栅陣列球體46的接觸面積接近時，不需要 形成凸塊墊52 ;相反地，若貫穿孔的面積太小，則需要 形成凸塊墊52以增加接觸面積。 +第4A圖顯示如上所述封裝裝置的上視圖。較佳地， =穿導通物48圍繞著焊料凸塊44，此處可黏附一或多個 曰曰粒。貫穿導通物48連接於球柵陣列球體（圖未顯示）， 八位於矽基薄基板42的另一側。可以理解的是，如第4A 圖所不的封裝結構較適合應用於具有有限量的ι/〇連接 線的封裝半導體晶片。如果半導體晶片需要超量的 連接線，則需要多層的金屬走線以及更多行斑列的貫 孔。可以理解的是，可利用在半導體晶片中形成内連線 、、’=構的方法來形成多層的金屬走線。 第4Β圖顯不具有兩個半導體晶片黏附的封裝體 的口P刀上視圖，母一個谭料凸塊44群組一 物料組圍繞著。如果兩個半導體晶片具有多=二 接線彼此連接著，可採用如第4C圖所示的封裝體。 、奋f 5圖顯示另一種封裝結構的剖面圖，其中沒有形 成二牙孔半導體晶片60與球柵陣列球體62形成在矽 ，缚基板64的同—側，而半導體晶片⑼中的積體電路 穿過金屬走線66耦接於球柵陣列球體62。值得注意的

〇503-A32512TWF/Jessica 1345291 « ·. 是，銲料凸塊68與半導體晶片60的總高度HA小於球 柵陣列球體62的高度HB，以致於半導體晶片無法防止 球柵陣列球體與印刷電路板接觸。 請參照第6圖，其顯示矽基薄基板64的上視圖。球 柵陣列球體62經由金屬走線66的配置安排而連接於銲 料凸塊68。半導體晶片與印刷電路板是由砍基缚基板6 4 的上側黏附於矽基薄基板64。如同第4B圖與第4C圖所 示的情況，可以安裝複數個半導體晶片於矽基薄基板64 • 上。 第7圖顯示另一個封裝結構，其可達到更低的應力。 在本實施例中，矽基薄基板72是作為黏附半導體晶片70 的載具（carrier)。然後，經由金屬走線75而安排設置連 接於銲料凸塊74的連接線。 將矽基薄基板72黏附於額外的基板77。在一較佳實 施例中，額外的基板77可使用有機基板。在其他實施例 中，也可使用陶瓷基板、可撓性基板或薄膜基板等一般 • 常用的基板作為額外的基板77。再者，接合打線78將貫 穿孔導通物7 6與金屬走線7 5連接在一起，而球柵·陣列 球體80是由不同於黏附著矽基薄基板72的一侧黏附於 貫穿孔導通物76。由於矽基薄基板72具有緩衝物的作 用，所以所有球柵陣列球體80、銲料凸塊74以及半導體 晶片70會承受較小的應力。在有機基板中形成貫穿孔以 及貫穿孔導通物76的方法是一般常用的方法，所以在此 不贅述。 0503-A32512TWF/Jessica 12 1345291 最好使用黏著劑82使矽基薄基板72黏附於額外的 基板77上。第7圖所示的封裝結構的優點之一為，矽基 薄基板72是安裝在薄且可撓性之額外的基板77上，因 此，可用此可撓性的基板釋放整個封裝體結構的應力。 系統級封裝體更易於在承受應力的情況下而損傷， 因此，在系統級封裝體使用矽基薄基板是有助益的。第8 圖顯示系統級封裝體的剖面圖，其中半導體晶片A與半 導體晶片B安裝於矽基薄基板9〇上。在一實施例中，半 導體晶片B經由額外的基板92安裝於矽基薄基板9〇 上，上述額外的基板92可以是有機基板。導電插塞（圖未 顯不）較佳為形成於額外的基板中的貫穿孔（圖未顯示）之 中，用來連接半導體晶片B的積體電路於矽基薄基板 90。在其他實施例中，額外的基板％也可以是矽基薄基 板二又另-實施例中’半導體晶片B是直接地黏附於矽 基薄基板90，而不需穿過封裝基板。 除了上述的料結構之外，♦基薄基板也可以整人 或積集於各種不同的封裝技術，例如覆晶封裝、表面^ 裝技術、晶片級封裝、直接晶片接合、具有封膠 打線接合、3D封裝或其組合。在线級封裝技術中，可 以結合這些封裝技術於相同的矽基薄基板上。 本發明實施例有益特徵為，降低作用於半導體 ，的應力，因此低介電常數介電層的脫層或龜裂的曰二 較>、。此不僅使封裝體可更容易地含超 料，而且可增加整合更多的半導體晶片於系统 0503-Α32512TWF/Jessica 1345291 術的彈性。 本發明另一有益的特徵為，由於應力降低，可使用 料凸塊、低料料凸塊（含有錢上小於州的錯） 錯銲料凸塊（含有大於95%的錯）。無錯銲料凸塊、低 料凸塊是由於無毒的特性或較佳的 塊為二，在應力的作用下’當無錯銲料凸 塊為頁鋼％，會容易龜在實施例較低的應力作用下， 可使用無鉛銲料凸塊。 除了應力降低的好處以外，本發明另—有益的特徵 為，形成於石夕基薄基板的内連線可以非常薄。例如，形 成於矽基板的多層内連線結構可以非常薄，例如，第二 金屬化的線寬可以小於或等於06μπ1。在一般可 : 設計準則’為了降低内連線之間的串音（⑽sstalk)，= 間距必須為線寬的3倍或更大，因此，在—較佳實 中’導線間距可以L8_或更小。相較之下，形 機基板的内連線的線寬大約為^卜爪至18从瓜之間，由於 如此大的線寬，導線間距通常設計成接近線寬，否合 佔用大多的m然而，此意謂著串音會成為—個問題曰。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本#明，任何熟悉此項技藝者’在不脫離本發明 之精神和範圍内，當可做些許更動與潤飾，因此本發 之保護範圍當視後附之申請專利範圍所界定者為準。

0503-A32512TWF/Jessica 1345291 【圖式簡單說明】 弟1圖顯示覆晶（flip_chip)封裝體。 第2圖顯示作用於球珊陣列（BGA)球體的標準化應 力為封裝基板的厚度之函數的圖式。 μ 第3〜4Α、4Β及4C圖顯示封裝結構，其中具有 導通物形成於矽基薄基板中。 、 第5圖及第6圖顯示封裝結構，其中沒有貫 物形成於矽基薄基板中。 ^ 第7圖為具有一額外的封裝基板的封震結構剖面 圖，其中矽基薄基板用來作為载具（carder)。 第8圖為系統級（SiP)封裝體的剖面圖。 主要元件符號說明】 4〜低介電常數材料； 8〜封裝基板； 12〜印刷電路板； 42、64〜矽基薄基板； 44、68、74〜焊料凸塊 50、75〜金屬走線； 77〜額外的基板； 2〜晶片； 6〜焊料凸塊； 10〜球柵陣列球體； 40、60、70〜半導體晶片； 43〜低介電常數介電層； 45〜凸塊下金屬層； 46、62、80〜球柵陣列球體 48、76〜貫穿導通物； 53〜鈍化層； 78〜接合打線。 0503-A32512TWF/Jessica

Claims (1)

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第96127294號申請專利範圍修正本 十、申請專利範圍： 1.一種半導體封裝體，包括： 一矽基封裝基板，其厚度小於200μ1η ; 一半導體晶片’包括至少—供八带A 介電常數小於3.0;以及 -;丨、〃電層’其 複數個銲料凸塊，設置於該 裝基板的-第-表面之間；牛導體曰曰片與該石夕基封 ，數個㈣㈣，其位於料細録板上，其中 該複數個導電走線位於一或多層中； 複數個球㈣_體，位於财基封裝 一表面上方，其中該第一表面相對於該第二表土面。、 2^申請專利範圍第！項所述之半導體封裳體，其中 該矽基封裝基板的厚度小於5〇pm。 3. 如申請專利範圍第1所述之半導體封穿體，… =個球拇陣列球體，位於該卿基板的= 4. 如申請專利範圍第！項所述之半導體封 該球柵陣列球體經由該導電走線以、_八 基板中的貫穿孔導通_接於該銲料二。基封裝 請專利範圍第】項所述之半導體封裝體，更包 括一額卜的縣基板，_於該矽基封震基板。 6.如申請專利範圍苐5項所述之 括複數個導電插塞，位於該額外的封裝基板之更包 7·如申請專利範㈣5項所述之半導體封裝體，更包 0503-A32512TWFl/Cindv 16 1345291 第96127294號申請專利範圍修正本 1〇〇年2月24曰修正替換頁j 括複數個球栅陣列球體，黏附於該額外的封裝基板，且 . 該球栅陣列球體位於相對於該矽基封裝基板的一側上， 其中該銲料凸塊經由位於該額外的封裝基板中的該貫穿 孔導通物耦接於該球栅陣列球體。 8.如申請專利範圍第5項所述之半導體封裝體，其 中省額外的封裝基板為有機基板、陶瓷基板、可撓性基 板或薄膜基板。 9. 如申請專利範圍第丨項所述之 中該石夕基縣基板包含4G%以上㈣。 ^ 10. 如申請專利範圍第9項所述之半導 中該石夕基封裝基板包含6〇%以上_。 /、 11. 一種半導體封裝體，包括： 一矽基封裝基板； 首一半導體晶片，位於財基封I基板上，其中該半 V體晶片包括至少一低介電常數介電層，其介電常數小

複數個銲料凸塊，_該半導體晶片與該石夕基隹 二”二第-表面，其中該複數個銲料凸塊 體上小於5% ; 複數個導電走線， 該複數個導電走線位於 其中 其位於該矽基封裝基板上 一或多層中； =個球栅陣列球體’位於财基封裝基板的一第 表面上方，其甲該第一表面相對於該第二表面。 •如申請專利範圍第"項所述之半導體封裝體，更 0503-A32512TWFl/Cindy ⑧ 1345291 第96127294 ”請專利範正本 … 額外的半導體晶片，搞接於該石夕基封裝基板。 1 一3’如申請專利範圍第u項所述之半導體^裝體，更 “個A線’其具有形一基封裝基板上的至 14. 如申請專利範圍第13項所述之半導體封裝體，其 中該至少兩個導電層包含銅。 /、 15. 如申請專利範圍第13項所述之半導體封裝體，其 中該金屬走線具有鑲嵌結構。 /、 16. 如申請專利範圍第u項所述之半導體封裝體，其 中該石夕基封裝基板含有大於40%的石夕。 17.—種矽基封裴基板，包括： 複數個貫穿孔導通物；以及 複數個金屬走線，連接於該貫穿孔導通物，其中該 矽基封裝基板的厚度小於2〇〇μΠι，且該矽基封裝基板含 有大於40%的石夕；

複數個球栅陣列球體，位於該矽基封裝基板的一第 一表面上。 18.如申請專利範圍第17項所述之石夕基封裝基板，其 中該石夕基封裝基板含有大於60%的石夕。 0503-A32512TWF1/Cindy