TWI343631B - Recess channel mos transistor device and fabricating method thereof - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本七明係有關於—種凹人式通道電晶體與其製作方法，特別 ，關於-雜作具有.式超深圓角元件的凹人式通道電晶體 與其製作方法。 【先前技術】 隨著元件設計的尺寸不斷縮小，電晶體閘極通道長度_ —μ1⑻抑)縮短所引發的短通道效應(short channel effect)已成 為半導體70件進-步提昇積集度的障礙。過去已有人提出避免發 生短通道賴的綠，例如，減㈣錄化層的厚度或是增加摻 雜漢度等，然而’這些方法卻可能同時造成元件可靠度的下降或 是資料傳送速度變慢賴題，並不適合實際應用在製程上。 為解決這些問題，該領域現已發展出並逐漸採用一種所謂的 凹入式閘極(reCeSSed-gate^ M0S電晶體元件設計’藉以提昇如動 態隨機存取記憶體(DRAM)等積體電路積集度。相較於傳統水平置 放式M0S電晶體的源極、閘極與汲極，所謂的凹入式閘極m〇s 電晶體係將閘極與汲極、源極製作於預先蝕刻在半導體基底中的 溝渠中，並且將閘極通道區域設置在該溝渠的底部，俾形成一凹 入式通道(recessed-channel)，藉此降低M0S電晶體的橫向面積， 以提昇半導體元件的積集度。 然而’前述製作凹人相歸⑽sed柳e) _電晶體的方法 乃諸多缺點，献待進-步的改善與改進。舉例來說，由於凹入 電晶體具有較長的閘極通道長度，而會因此提高電晶 體的驅動糕以及使得電晶體_動電流變小。 【發明内容】 因此’本發明之主要目的即在提供一種具有凹入式超深圓角 讀的凹人式通道電晶體與其製作方法，靖決前述習知技藝之 問韻。 本發明提供—錄細人式麟MQS電晶體元狀方法，包 3有提供-半導體基底，該半導縣底具有複數觀緣結構、複 數個主動區域與至少二溝渠電容，其中各該絕緣結構與各該主動 區域互相交錯平行，該等溝渠電容位於鮮主祕域其中之一 於該等溝渠電谷之間之該主動區域中形成一凹入式通道，該 凹入式通道具有-底部’細彳該凹人式通道兩側之—部分之該絕 緣’·-構使該4刀之該絕緣結構之上表面低於該凹入式通道之該 底部，以形成-鰭狀石夕結構凸出於該部分之該絕緣結構之上表 面圓角化該賴狀石夕結構，以形成一凹入式超深圓角元件，於該 凹入式超冰圓角7〇件上形成—閘極介電層以及於該部分之該絕 緣結構之上表面與朗極介電層上形成—顺材料層。 本發明另提供-種凹人式通道M〇s電晶體^件，包含有一半 1343631 ,導11基底’辭導縣底具倾數個縣結構、減個主動區域 與至少二縣電容，其巾各舰.輯構與各魅祕域互相交錯 平行，該等溝渠電容位於該等主動區域其中之一上，一凹入式通 道，位於料鮮餘之間無等絕緣、輯之狀社動區域^ 中’且該凹入式通道具有-底部，—凹入式超深圓角元件，位於 —該半導體基底巾，錄於鱗溝渠電容之間，以及位於各該絕緣 結構之間，並且凸出於該凹入式通道之該底部，一開極介電詹， 鲁位於該凹入式超深圓角元件上，以及一閘極材料層，位於該_ 介電層上與該凹入式通道中。 —為了使貴審查委員能更進一步了解本發明之特徵及技術内 容，請參閱以下有關本發明之詳細說明與附圖。然而所附圖式僅 供參考與辅助說明用，並非用來對本發明加以限制者。 【實施方式】 • 請參考第1圖至第15圖，其中第i圖至第3圖、第5圖至第 ^ 6圖與第9圖至第11 _示的是本發明較佳實施例之凹入式通道 MOS電晶體藉的製作方法的剖面示第*崎示的是本發 明較佳實施例記憶體陣列區域中的溝渠電容佈局的上視示意圖； 第7圖至第8圖與第12圖繪示的是本發明較佳實施例之凹入式通 道MOS電晶體元件的製作方法的三維立體示意圖；第13圖斑第 .Η圖係顯示第12圖中的A_A，剖面結構；第15圖係顯示第12圖 中的B-B’剖面結構。 1343631 首先’如第1圖所示’ 一半導體基底10具有一記憶體陣列區 % 域100與一週邊電路區域102，而在半導體基底1〇的記憶體陣列 區域100中具有所謂的「單邊埋入導電帶(Single_sidedBuried Strap ’又稱為SSBS)」製程的溝渠電容結構2〇。溝渠電容結構20 包含有一側壁電容介電(sidewall capacitor dielectric)層24以及一摻 雜多晶石夕(dopedpolysilicon)層26 ’而摻雜多晶矽層26係用來作為 溝渠電容結構20的連接層。溝渠電容結構2〇的製作方法為習知 φ 技藝，因此其詳細製作過程不再贅述。此外，為了簡化說明，溝 渠電谷結構20的埋入式電容下電極(burie(j plate)與上電極並未特 別顯示在圖中，而僅簡要顯示溝渠電容結構2〇的上部構造。此外， 在各溝渠電容結構20上另有一溝渠上蓋層3〇，其中溝渠上蓋層 30的材質可例如是氧化矽（SiO)。接著，在半導體基底1〇的記憶 體陣列區域100以及週邊電路區域1〇2上依序沈積一第一氮化石夕 襯墊層(silicon nitride liner)42以及一介電層44,例如四乙氧基矽烷 (tetra-ethyl-ortho-siHcate，TEOS)。然後再塗佈一光阻層丨3〇，並以 B 微影製程將記憶體陣列區域100打開，並遮住週邊電路區域1〇2。 然後，如第2圖所示，進行一非等向性乾蝕刻製程，蝕刻介 電層44，在溝渠上蓋層30的側壁上形成環繞著溝渠上蓋層3〇的 第一側壁子46。在形成第一側壁子46之後，接著將光阻層13〇 去除，暴露出週邊電路區域102的介電層44。 接著，如第3圖所示，半導體基底1〇的記憶體陣列區域 9 1343631 上依序形成一低壓四乙氧基石夕炫層（LPTEOS) 48，然後再於低壓 四乙氧基矽烷層48上以及半導體基底10的週邊電路區域1〇2上 形成一第二氮化矽襯墊層50,其中第二氮化矽襯墊層5〇之厚度約 為20〜200奈米。 接著，如第4圖所示’進行半導體基底10的主動區域定義製 程與淺溝絕緣製程，在半導體基底10上形成主動區域52以及淺 • 溝絕緣區域54,並且在淺溝絕緣區域54中形成複數個淺溝絕緣結 構（STI) 56 ’然後剝除第二氮化石夕襯塾層5〇。前述的主動區域 5 2之定義製程與淺溝絕緣區域5 4之製程通常包括有以下幾個主 要步驟：⑴硼摻_玻璃(BSG)沈積；（2)多晶魏積；⑶主動 區域微影及钱刻；（4)主動區域氧化製程；（5)淺溝絕緣溝渠填補 以及化學機械研磨；但不限於上述步驟。

接著，如第5騎示，進行製程，以在溝渠電容· 2〇之間的半導體基底1G健四乙氧基魏層48以形; -第二側壁子6G，錢再以第二側壁子6Q作為硬群來侧敗

一開口 58，其中開口 58之寬声約良ιη I 30〜3_奈米。 遣々為丨㈣〇奈米，而深度約為 接著，如第6圖所示，進彳 -側壁子46_渠上蓋層3。作 刻成為一凹入式通道62，而此時第_ ^ '汗 ” t第一側壁子6〇亦同時被蝕 1343631 ' 其中凹人式通道62之寬度約為2〇〜2⑽奈米。其中，第一側 ^子46與第二側壁子6()可以是相_材質也可以是不同的材 發月在這郤分並沒有任何限制。另外請參考第7圖，第7 ®為第6圖之三維立體示意圖。 #者，如第8圖所示，進行―濕糊製程與乾_製程，將 弋通道62兩側之淺溝絕緣結構56剝除掉一部份，使部分之 • 《溝絕緣結構56之上表面低於凹入式通道62之底部，以在半導 體基底1〇巾形成—鰭狀石夕結構64凸出於部分之淺溝絕緣結構56 之上表面，凊參考第9圖，第9圖顯示第8圖中的I-Ι，刳面結構。 然後’如第1G圖所示，進行—等向性乾蝴製程或濕侧製程將 縛狀石夕結構（fin siliC0n structure) 64圓角化，以形成一凹入式超 沬圓角元件66。此外，在圓角化鰭狀矽結構64之過程中也可以調 整凹入式通道62之寬度與深度h，其令，深度h可以是大於5奈 米，但本發明並沒有限制深度h的大小，深度h可以依據元件的 •獨需求轉性調整。 接著，如第11圖所示，於凹入式超深圓角元件66上形成一 閘極介電層68以完成一鰭狀通道（fm channei)，然後於部分之淺 溝絕緣結構56之上表面與閘極介電層66上形成一閘極材料層 70 ’其中閘極材料層7〇的材質可以包含有多晶石夕、鎢（w)、氮 化铪（HfN)、氮化鉬（m〇N)、給鉬合金（HfMo)、氮化铪鉬 (HfMoN)、氮化鈦（TiN)、氮化鈕（TaN)以及氮化鋁（A1N) 1343631 、=’而凹入式超深圓角元件66可以是SiOx。然後再進行一平坦化 製程，例如一化學機械研磨（CMP)製程，以磨平半導體基底1〇 之主表面’請參考第12圖，第12圖為第u圖之三維立體示二意圖。 此外’請參考第13 ®，第13圖係顯示第12 ®中的A_A，剖面 結構。本發明可以進一步回侧閘極材料層7〇，然後再於淺溝絕 . 緣結構56之側壁上形成第三側壁子72。接著，請參考第14圖， • 第14圖也是顯示第12 ®中的Μ剖面結構，如第！4圖所示，於 閘極材料層70、淺溝絕緣結構56以及第三側壁子乃上依序沉積 -多晶矽層74、一鎢金屬層76與氮化矽層78，以形成—閘極導 電結構層80’在鱗注意，雜導電、_層⑽之組雜構並非本 發明之限制，舉例來說，在閘極導電結構層8〇中也可以只具有 晶石夕層74與氮化石夕層78。 然後，再進行微影製程與餘刻製程，以形成一間極幻於閉極 • 材料層70上方，並且進行離子佈植製程以製作源極84與沒極L， 最後再於間極82之側壁上形成第四側壁子88，如第15圖所示，’ 第15圖係顯示第12圖中的B-B’剖面結構。 ' 综上所述，由於本發明之凹入式通道M〇s電晶體元件 入式超深81角元件66 ’因此使得在具有較長的閘極通道長度 件下，有效控制電晶體的驅動電壓與驅動電流。 、^ 1343631 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖至第3圖繪不的是本發明較佳實施例之凹入式通道MOS電 晶體元件的製作方法的剖面示意圖。 第4圖纷不岐本㈣紐實關記憶辦顺域㈣溝渠電容 佈局的上視示意圖。 第圖至第6圖緣不的是本發明較佳實施例之凹入式通道⑽$電 晶體元件的製作方法的剖面示意圖。 第圖至第8圖繪不的是本發明較佳實施例之凹入式通道電 晶體元件的製作方法的三維立體示意圖。 第11圖心的是本發明較佳實施例之凹人式通道腿S 電晶體元件的製作方法的剖面示意圖。 MOS電晶體元 第12圖_岐树顺佳實酬之凹入式通道 件的製作方法的三維續示意圖。 第13圖係顯示* 12圖中的A-A，·結構。 第14圖係顯示第12圖中的a_a’剖面結構。 第15圖係顯示第】2圖中的B-B，剖面結構。 【主要元件符號說明】 10 :半導體基底 20 :溝渠電容結構 1343631 24 :側壁電容介電層 26 :摻雜多晶矽層 30 :溝渠上蓋層 42 :第一氮化矽襯墊層 44 :介電層 46 :第一側壁子 48 :低壓四乙氧基矽烷層 50 :第二氮化矽襯墊層 52 :主動區域 54 :淺溝絕緣區域 56 :淺溝絕緣結構 58 :開口 60 :第二侧壁子 62 :凹入式通道 64 :鰭狀矽結構 66 :凹入式超深圓角元件 68 :閘極介電層 70 :閘極材料層 72 :第三側壁子 74 :多晶矽層 76 :鎢金屬層 78 :氮化矽層 80 :開極導電結構層 Ϊ343631 82 :閘極 84 :源極 86 :沒極 88 :第四側壁子 100 :記憶體陣列區域 102 :週邊電路區域

Claims (1)

1343631 申請專利範圍： 提供半導體基底，該半導體基底具有複數個絕緣結構 數個主動^域與至少二溝親容，其巾各該絕緣結構與各該主動 區域互相交錯平行’辦賴電容位機等絲區域中； 於該等溝渠電容間之該主祕域中形成—凹人式通道， 入式通道具有一底部； Μ凹

100年〇1月25日修正替換頁 1. -，製作凹入式通道廳8電晶體元件之方法，包含有： 钮刻细人式通道_之—部分該絕緣結構，使該部分之談 絕緣結構的上表面低_凹人式通道之該絲，鄉妙 結構凸出_部分之麵緣結構的上表面； ·、狀夕 於韻狀石夕結構上形成一閘極介電層；以及 於。亥。Ρ刀之魏緣結構之上表面與該閘極介電 榀；Μ·斜屉。 人呢

2.如申請專利範圍第1項之方法， 驟後另包含有： 其中在形成該鰭狀矽結構之步 圓角化摘狀頻構，以形成—凹人式超棚角元件。 3·如申請專利範圍帛1項之方法， 一閘極與一側壁子。 其中該閘極材料層上另包含有 晶石夕層 4H專她圍第3項之方法，其中該閘極包含有多 鎢金屬層與氮化矽層。 16 從 年〇】月25日修正替換頁 -·種凹八式通道M〇s電晶體元件，包含有： 、 半導體基底’該半導體基底具 __與至少二溝輯容，其中各_=== 互相交錯价__位於鱗主她==£域 :式通道，位於該等溝渠電容之間與該等絕緣結構之間 "動區域中’且該凹人式通道具有-底部； 凹入式超深圓角元件，位於該半導體基底中，且位㈣等 ^以及位於該等絕緣結構之間，並且凸出於該凹^ 式通道之該底部； =間極介電層，位於該凹人式超深_元件上；以及 —間極材料層，位械難介電層上_凹人式通道中，並 使得該凹人式超角元件凸人制極材料層中。 如申4專她圍第5項之凹人式通道M〇s電晶體元件，其中 销極材料層上另包含有-閘極以及-側壁子。 7.如中請專利範圍帛6項之凹入式通道廳；5電晶體元件，其令 該閘極包含衫晶⑪層、鶴金屬層以聽化石夕層。 17