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TWI343125B - Semiconductor devices with dual-metal gate structures and fabrication methods thereof - Google Patents

Semiconductor devices with dual-metal gate structures and fabrication methods thereof Download PDF

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TWI343125B
TWI343125B TW096104412A TW96104412A TWI343125B TW I343125 B TWI343125 B TW I343125B TW 096104412 A TW096104412 A TW 096104412A TW 96104412 A TW96104412 A TW 96104412A TW I343125 B TWI343125 B TW I343125B
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metal
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semiconductor
oxide
gate
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TW096104412A
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Peng Fu Hsu
Fong Yu Yen
Yi Shien Mor
Huan Just Lin
Jin Ying
Hun Jan Tao
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Taiwan Semiconductor Mfg
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Description

1343125 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體元件，特別是有關於一種 具有雙金屬閘極的互補式金屬-氧化-半導體（CMOS)元件 及其製造方法。 【先前技術】 傳統的互補式金屬-氧化-半導體（CMOS)元件的製造 方法係以形成複晶矽閘極結構的型式為主。然而，複晶 矽閘極結構易造成空乏效應，致使CMOS元件的整體閘 極介電層厚度增加。在CMOS元件微縮化的歷程，採用 金屬閘極結構的原因乃由於具有較佳的導電性與較小的 電壓空乏問題，因此，可避免如複晶矽閘極所造成的空 乏效應。當CMOS元件採用金屬閘極結構時，金屬閘極 與閘極介電層之間無實質的載子空乏區形成。因此，電 晶體元件的電性並不會隨著閘極堆疊結構厚度的降低而 劣化。然而，具雙功函數（work function)的金屬閘極的半 導體元件於積體化過程中，確有其困難。例如，控制金 屬功函數的方式非常困難。 雙功函數閘極結構的優點在於可應用在兼具PMOS 及NMOS電晶體的半導體元件，必須同時使PMOS及 NMOS電晶體達到操作條件的最佳化，需選用不同功函 數的金屬閘極對應於PMOS及NMOS電晶體。為此之 故，當PMOS及NMOS電晶體皆採用相同的金屬材料製 0503-A32096TWF/JamnGwo 5 1343125 作金屬閘極時，便無法根據PMOS及NMOS電晶體的不 同而改變成所欲的功函數。為解決此問題，可分別於 NMOS電晶體上形成第一金屬閘極，而於PMOS電晶體 上形成第二金屬閘極，使PMOS及NMOS電晶體皆具有 所欲的功函數的金屬閘極。然而，分別不同的金屬材料 形成於PMOS及NMOS電晶體上的製造方法既繁複且成 本高昂。 第1圖係顯示傳統具有雙金屬閘極結構的CMOS電 晶體元件的剖面示意圖。上述CMOS電晶體元件包括一 PMOS電晶體10P，形成於一 η-型阱中，以及一 NMOS 電晶體10N，形成於一 p-型阱中。一半導體基板1具有 第一摻雜型之第一阱以及第二摻雜型之第二阱，其間隔 以一淺溝槽隔離物（STI) 13，以分隔PMOS電晶體10P區 與NMOS電晶體1 ON區。閘極介電層15設置於半導體 基板1上，包括PMOS電晶體10P區與NMOS電晶體10N 區。第一金屬閘極16a與第二金屬閘極16b分別形成於 PMOS電晶體10P區及NMOS電晶體10N區的閘極介電 層15上，以形成對應CMOS電晶體元件的雙金屬閘極 構。接著，複晶矽電極Π沉積且形成於對應的第一金屬 閘極1 6a與第二金屬閘極16b上。如先前所述，形成第1 圖所示之CMOS電晶體的製造方法既繁複且成本高昂。 於習知技術中，形成具有雙金屬閘極結構的半導體 元件的製造方法亦揭露於，例如美國專利第US 6,974,764 號，當中揭露形成一介電層於一基板上，以及形成一第 0503-A32096TWF/JamnGwo 6 1343125 '該介電層的第-部分上，並露出介電層 父接r將第二金屬層形成於第-金屬 一曰勺第一部分上，並利用一遮罩層形成於第 一層上’以定義出第—金屬閘極與第二金屬閘極。 【發明内容】 CM 發明提供-種具有雙金屬閘極結構的 °第—金屬閘極結構與第二金屬問極 卿成於半導體基板的第-與第二摻雜區上。第 屬声構係由第—金屬層、金屬介在層及第二金 構^由第^層金相極結構。第二金相極堆疊結 :層：功用兼具調整第一金屬間極的功函於: 過程中保護第一金屬間極。一密封層設置於第_ = ❿ =與第二金屬閉極結構的側壁上，以防止第一與第 一金屬閘極結構氧化。 、 -半導二具有雙金屬閉極的互補式金屬-氧化 :一半導體基板具有-第-型 /、苐—型摻雜區域，其間隔以一絕緣區；— 第：J屬閉極堆叠結構位於該第一型摻雜區域上 二相姆疊結構位於該第二歸㈣域上，· 一密封 :°又置於第—金相極堆疊結構與該第二金屬間極堆 f結構的側壁上；其中該第-金屬閘極堆疊結構包括一 介面H介電材科層料介面層上、_第_^層 〇503-A32096TWF/JamnGwo 1343125 玄二電材料層層上、—金屬介在層於該第—金屬層 上、一苐二金屬層於該金屬介在層上、以 於該第二金屬層上m甘士― 夕曰曰矽層 ，以及其中戎第二金屬閘極堆疊結構 ° "面層、一高介電材料層於該介面層上、一第二 金屬層於該高介電材料屏 ^ a 金屬層上。 料層1卩及-夕晶矽層於該第二 本發明另提供—種具有雙金屬閘極的 化-半導體（C助S)元件的製造方法，包m半屬^ 基板具有-第-型摻雜區域與—第二型摻雜區域，1間 隔以一絕緣區·，形成-介面層於該半導體基板上；形成 :局介電材料層於該介面層上；形成—第—金屬層於該 …丨電材料層_L ;形成一金屬介在層於該第一金屬層 上；依序圖案化該金屬介在層、該第一金屬層、高“ 材料層以及該介面層，以露出該半導體基板於該第二型 摻雜區域的表面；順應性地形成一第二金屬層於該金屬 介在層與露出的該半導體基板於該第二型摻雜區域的表 面上；形成一多晶矽層於該第二金屬層上；圖案化一第 -金屬間極堆疊結構與―第二金制極堆疊結構分別位 於該半導體基板的該第一型摻雜區域與該第二型摻雜區 域士；以及形成一密封層於該第一金屬閘極堆叠結構與 該第二金屬閘極堆疊結構的側壁上。 ^為使本發明之上述目的、特徵和優點能更明顯易 II，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下： 0503-A32096TWF/JamnGwo 8 < £ ) 1343125 【實施方式】 本發明提供一種具有雙金屬閘極結構的半導體元 件’其具金屬介在層的功用兼具調整第—金屬閘極的功 函數以及於蝕刻過程中保護第一金屬閘極。—密封層設 置於第一金屬閘極結構與第二金屬閘極結構的側壁上， 以防止第-與第二金屬閘極結構氧化。以下針對本發明 實施例樣態’詳細描述如下： > 第2A-2I圖係顯示根據本發明實施例之具有雙金屬 閘極結構的半導體元件各製程步驟的剖面示意圖。請參 閱第2八圖，—閘極介電層1]5形成於—半導體基板月⑽ -上。半導體基板100包括單晶石夕基板或絕緣層上覆石夕結 構基板（silicon-on-insulator ’簡稱S0I)。例如，半導體基 板100為-單晶石夕基板包括一 p_型摻雜井對應形成 NMOS的元件區麵，以及_ n_型摻雜井對應形成 NM0S的元件區100P。一介面層1〇5包括一實質含量的 石夕⑸）、氧（0)及氮(N)’於RCA晶圓清洗步驟後形成於基 板100表面，或者介面層105係可由熱氧化步驟或化學 氧化步驟形成於基板1〇〇表面。介面層1〇5較佳由二氧 •化矽（Si〇2)或氮氧化矽（Six〇Ny)所構成，其含氮的原子計 量比範圍大約介於1〇/。-15〇/〇，且厚度範圍大約介於〇至3 奈米（nm)。 閑極介電層115較佳者為高介電常數(high_k)材料所 構成。高介電材料層包括單-或多元金屬氧化物或石夕化 0503-A32096TWF/JamnGwo 9 1343125 物，含實質的含氮量.上述單一或多元金屬包括姶（Hf)、 鋁（A1)、錯（Zr)、爛（La)、或其他金屬元素。高介電材料 層115的厚度範圍大約介於1至10奈米（nm)，且其含石夕 的原子計量比範圍大約介於10%-90%。高介電材料層較 佳者為二氧化姶（Hf02)或矽氧化鈴（HfSiOx)。 間極介電層】15可由傳統的薄膜沉積製程形成於基 板1〇〇上，例如可由原子層沉積法（ALD)、化學氣相沉積 法（CVD)、或物理氣相沉積法（pVD)形成。於上述原子層 沉積法（ALD)、化學氣相沉積法（CVD)、與物理氣相沉積 法（PVD)步驟中，可進行調整高介電材料層的矽原子計量 比及介電常數。例如，該高介電材料層包括矽氧化給 (HfSl〇x)，且於奈米積層原子層沉積法（ALD)步驟中調整
Hf與Si的前驅物循環數致使矽氧化铪（HfSi〇x)含矽原子 計量比的範圍約介於30%_8〇%以及介電常數的範圍介於 7-20 〇 再者，上述高介電材料層亦可選用氮化的高介電材 料層，其含氮原子的計量範圍大約介於5%_3〇%，且其厚 度範圍大約介於丨至10奈米（nmp上述氮化的高介電材 料層較佳者為魏氧化給(HfSiQ為)層，其含⑦原子的計 量範圍大約介於】0%_90%。或者，高介電材料層實質上 為非結晶態。氮化介電層的步驟可選擇於形成高介電材 料層步驟之前或之後實施。更明碟地說，高介電材料層 可藉由熱氮化或電漿氮化步驟進行氮化。 於閘極介電層1丨5形成於半導體基板】〇〇之後即 〇503-A32096TWF/JamnGwo 1343125 ❿ 形成一第一金屬層120於閘極介電層115上。接著，形 成一金屬介在層125於第一金屬層12〇上。第一金屬層 120包括金屬、合金、金屬碳化物、金屬氮化物、或導電 金屬氧化物，較佳由原子層沉積法（ALD)或物理氣相沉積 法（PVD)形成。第一金屬層的厚度範圍大約介於ι至％ 奈米（nm)。第一金屬層包括碳化鈕（TaCx)、氮化鈕 (TaNx)、氮化鈦（ΤιΝχ)、釕（ru)、氧化釕（Ru〇2)、氧化鉬 (M〇Nx)、氮氧化鉬（Mo〇xNy)、或氮化鎢（wn)。 〃金屬介在層125包括金屬、合金、金屬碳化物、金 屬亂化物、或導電金屬氧化物，其厚度範圍大約介於！ 至10奈米（nm)。金屬介在層m較佳者為碳化叙（τ〇、 氮化組（TaNx)、或氮化鈦(丁 ％)，。應注意的是，第一金 屬層12G^屬介在層ί25係於不同的沉積腔體中分別 幵:成’且藉由一共用的傳輸腔在不破真空的條件下進 行k用金屬介在層125的功效之一在於保護第一金屬 層j20於圖案化第一金屬與第二開極堆疊結構步驟中， =的知壞’並且其具有調變第-金屬層120 在層？2=著2=以—遮罩層130遮蓋部分的金屬介 屬介在> 2^依相除未钱衫⑽魅的部分金 =cl? —金屬層"Ο,露出部分的介電層 可採取金屬介在層125與第-金屬層⑽ 移除。根據本;明或乾式與濕式混合⑽"10 之較佳貫知例，可以電漿乾式蝕刻， 〇5〇3-A32〇96TWF/JamnGw〇 丄Z：) ==氣其對介電層〗15具有較顯著的 ❿適用於移除金屬介在層125與第一金 :層丄，於移除金屬介在層125與第一金屬層12〇步驟 後’接者將遮罩層13〇移除。 =第2D圖’順應性地沉積一第二金屬層14〇於 層12’i盘:]25與露出的部分介電層115上。第—金屬 金屬層14G係擇自不同的材料，亦即，當 包括η·型金屬，則第二金屬層140包括 = 第一金屬層12G與第二金屬層刚的材質皆可 组（Tacx)、氮化纽(TaNX)、I化欽、
MoO N ) 'V' (RU〇2) ' 19 (M〇N" :二y、或氮化，’且其厚度範圍大約介於】至 不…_應4意的是，第一金 層140亦可擇自相同的材料。 、弟一五屬 芦==2Effil’於沉積第二金屬層140於金屬介在 詹125與路出的部分介雷 多晶石夕層15GJ = 5上的步驟之後’沉積一 曰0於弟二金屬層140上。多晶矽声15〇鲈估 以化學氣相沉積法形成，i 軏佳 奈米⑽）。 4度祀圍大約介於30至200 並刹用ί絲:^微衫步驟形成—圖案化光阻做為光罩， 金屬堆疊結構，如第二圖:極金屬，疊結構與第二開極 包括-介面層丨G5、_高介H—金屬間極堆叠結構 匕、一望一 回）丨電材料層於介面層105 ，绮《丨20於高介電材料層層115上一金 0503-A32096TWF/JamnGw〇 12 1343125 屬介在層125於第一金屬層12〇上、一第二金屬層刚 於金屬介在層】25上、以及一多晶矽層15〇於第二金屬 層140上。第二金屬閘極堆疊結構包括一介面層】的二一 高^電材料層1]5於介面層105上、一第二金屬層刚 於高介電材料層115上、以及一多晶石夕層15〇於第'二金 屬層140上。部分的半導體元件可採用上述第—與第二 金屬閘極結構製作第一導電型的第一電晶體3〇卯與第: 導電型的第二電晶體300N。應注意的是，於第邛圖中 的第一與第二金屬閘極結構的高度差值，可與金屬介在 層125與第一金屬層12〇的厚度總和相同，亦可不同\ 請參閱帛2G 1，順應性地形成一密封㉟18〇於 100上，亚覆盖該第一與第二閘極堆疊結構。密封層⑽ 包括-有機材料或-無機材料，可藉由化學氣相沉積法 (CVD)或原子層沉積法(ALD)形成。密封層⑽較佳的严 度範，大約介於10至20奈米(_)。再者，該密封層二 的材質較佳者包括碳化矽或氮化矽。 接著，施以非等向性㈣步驟23〇回餘刻密封芦 _，以形成一密封層間隙壁結構於第一與第二閘極堆： 結構的侧壁上。密封層間隙壁結構的功用可做為保護； 一與第一閘極堆疊結構不致受到氧化。 於形成-密封層於第—與第二閘極堆叠結構的側壁 上的步驟之後，沉積並以非等向㈣刻步驟250回敍刻， 形成間隙壁結構185、19G，以及於第—電晶體300P盘第 -電晶體3麵區域摻雜形成源極/汲極摻雜區⑽。應注 0503-A32096TWF/JamnGwo 13 1343125 意的是，於形成間隙壁結構1 85、190以及摻雜形成源極 /汲極摻雜區104步驟之前，更包括輕摻雜步驟形成輕摻 雜汲極區（LDD) 103，摻雜步驟與其他傳統的電晶體的摻 雜步驟相同，其最終結構如第21圖所示。 本發明之特徵與優點在於提供一種雙金屬閘極堆疊 結構，分別於第一電晶體300P的第一金屬層採用MoNx 以及於第二電晶體300N的第二金屬層採用TaC，因而有 效地降低閥電壓值（threshold voltage，Vth)。再者，本發 明實施例所形成的電晶體具有較佳的開關電流特性 (I〇n-I〇ff performance)，以及易受控制的短通道效應。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範圍，任何熟習此項技藝者，在不脫離本發 明之精神和範圍内，當可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 準。
0503-A32096TWF/JamnGwo 14 【圖式簡單說明】 曰第1圖係顯不傳統具有雙金屬$極結構的CM〇s電 曰日體元件的剖面示意圖；以及 第2A-2I圖係顯示根據本發明實施例之具有雙金屬 結構的半導體元件各製程步驟的剖面示意圖。 L主要元件符號說明】 習知部分（第1圖） 1〜半導體基板； 10N〜NMOS電晶體； 15〜閘極介電層； 16b〜第二金屬閘極； 10P〜NMOS電晶體； 13〜淺溝槽隔離物（STI); 16a〜第一金屬閘極； 17〜複晶矽電極。 本案部分（第2A〜21圖） 1〇〇〜半導體基板； 103〜輕摻雜汲極區（LDD);
105〜介面層； 120〜第一金屬層； 130〜遮罩層； 150〜複晶石夕電極； 104〜源極/汲極摻雜區 115〜閘極介電層； 125〜金屬介在層； 140〜第二金屬層； 180〜密封層； 185、190〜間隙壁結構； 230、250〜非等向性蝕刻步驟； 300P〜第一電晶體； 300N〜第 曰a 體 0503-A32096TWF/JamnGwo 15

Claims (1)

1343125 十、申請專利範圍：
一半導體基板具有一第一 雜區域，其間隔以一絕緣區； 一第一金屬閘極堆疊結構位於該第 •氧化-半導體
一型摻雜區域 一型摻雜區域
一弟二金屬閘極堆疊結構位於該第 一密封層設置於該第一 金屬閘極堆疊結構的側壁上； X 其中該第-金屬閘極堆疊結構包括一介面芦、一言 介電材料層於該介面層上、一 二 ^ X, « & 乐鱼屬層於該南介電材 枓層層上、-金屬介在層於該第—金屬層上、_第二金 :層於該金屬介在層上、以及一多晶矽層於該第 層上；以及 其中該第二金屬閘極堆疊結構包括一介面層、一高 介電材料層於該介面層上、―第：金屬層於該高介電= 料層上、以及一多晶矽層於該第二金屬層上。 、2.如申請專利範圍第1項所述之具有雙金屬閘極的 互補式金屬-氧化-半導體（CMOS)元件，其中該介面層包 括一實質量的矽（Si)、氧（0)及氮（N)。 3‘如申請專利範圍第Ϊ項所述之具有雙金屬閘極的 互補式金屬-氧化-半導體（CM〇S)元件，其中該介面層的 〇503-A32096TWF/JamnGwo 16 1343125 厚度範圍大約介於0至3奈米（nm)。 、4.如申請專利範圍第1項所述之具有雙金屬閘極的 互補，金屬-氧化-半導體（CMOS)元件，其中該介面層包 括二氧化矽（Si〇2)或氮氧化矽（SixONy)。 、5·如申請專利範圍第丨項所述之具有雙金屬閘極的 互補，金屬_氧化-半導體（CMOS)元件，其中該介面層包 括合氣的原子計量比範圍大約介於1%-15%。 鲁 …6.如申請專利範圍第丨項所述之具有雙金屬閘極的 互補式金屬_氧化-半導體（CMOS)元件，其中該高介電材 料層包括一實質的含氮量。 、7.如申請專利範圍第〗項所述之具有雙金屬閘極的 . 互補式金屬-氧化-半導體（CMOS)元件，其中該高介電材 料層包括單一或多元金屬氧化物或矽化物，其包括銓 (Hf)、鋁（A1)、錯（Zr)、鑭（La)、或其他金屬元素。 8·如申請專利範圍第】項所述之具有雙金屬閘極的 • 互補式金屬·氧化·半導體（CMOS)元件，其中該高介電材 料層的厚度範圍大約介於1至〗0奈米（nm)。 9·如申請專利範圍第1項所述之具有雙金屬閘極的 互補式金屬-氧化-半導體（CM〇s)元件，其中該高介電材 料層包括含;ε夕的原子計量比範圍大約介於丨〇%_9〇〇/。。 10. 如申請專利範圍第丨項所述之具有雙金屬閘極 的互補式金屬-氧化_半導體（CM〇s)元件，其中該高介電 材料層包括二氧化铪（Hf〇2)或矽氧化铪(HfSi〇x)。 11. 如申請專利範圍第】項所述之具有雙金屬閘極 0503-A32096TWF/jamnGwo 17 1343125 的互補式金屬·氧化-半導體（CMOS)元件，其中該高介電 材料層包括-氮化的高介電材料層，其含氮原子的計量 範圍大約介於5%_3〇%。 12. 如申請專利範圍第】〗項所述之具有雙金屬閘極 ，互補式金屬-氧化-半導體(CMOS)元件，其中該氮化的 向介電材料層的厚度範圍大約介於I至10奈米（nm)。 13. 如申請專利範圍帛丨項所述之具有雙金屬問極 #的互補式金屬-氧化-半導體(CMOS)元件，其中該氮化的 '介電材料層為-石夕氮氧化給（腿〇為)層，其含石夕原子 的計量範圍大約介於]0%-90%。 14. 如申請專利範圍第丨項所述之具有雙金屬閘極 •的互補式金屬-氧化-半導體（CMOS)元件，其中該高介電 材料層實質上為非結晶態。 15. 如申請專利範圍帛〗項所述之具有雙金屬問極 的互補式金屬-氧化-半導體（CMOS)元件，其中該第一金 春與。亥第—金屬層包括金屬、合金、金屬碳化物、金 屬氮化物、或導電金屬氧化物。 〗6·如申請專利範圍第15項所述之具有雙金屬閘極 的互補式金屬—氧化-半導體（CMOS)元件，其中該第一金 屬層與该第二金屬層係擇自不同的材料。 17·如申請專利範圍第丨項所述之具有雙金屬閘極 的互補式金屬-氧化-半導體（CMOS)元件，其中該第一金 屬層與該第二金屬層的厚度範圍大約介於丨至％ (nm、。 不 〇5〇3-A32096TWF/jamnGwo 的互二範圍第I項所述之具有雙金屬間極 -半導體(CM0S)元件，其中該第一金 屬1與該第二金屬層包括碳化糾Tacx)、氮化㈣风）、 备欽(TlNx)、峰u)、氧化釕（Ru〇2)、氧化銦（ΜοΝχ)、 亂氧化鉬（Mo〇xNy)、或氮化鎢（WN)。 •如申明專利範圍帛1項所述之具有雙金屬閘極 的互補式金屬—氧化-半導體（CMOS)元件，其中該金屬介 ^層包f金屬、合金、金屬碳化物、金屬I化物 '、或導 電金屬氣化物。 2〇.如申請專利範圍第]9項所述之具有雙金屬閘極 的互補式金屬-氧化·半導體（CM〇s)元件，其中該金屬介 在層與該第二金屬層係擇自相同的材料。 21. 如申請專利範圍第丨項所述之具有雙金屬閘極 的互補式金屬-氧化_半導體（CM〇s)元件，其中該金屬介 在層的厚度範圍大約介於！至1G奈米（細）。 22. 如申請專利範圍第1項所述之具有雙金屬閘極 的互補式金屬_氧化_半導體（CM〇s)元件，其中該金屬介 在層包括碳化组(TaCx)、氮化组(TaNx)、或氣化欽(TiNx)。 23. 如申請專利範圍第1項所述之具有雙金屬閘極 的互補式金屬-氧化_半導體（CM〇s)元件，其中該多晶矽 層的厚度範圍大約介於3〇至2〇〇奈米（nm)。 24. 如申凊專利範圍第1項所述之具有雙金屬閘極 的互補式金屬-氧化-半導體（CMOS)元件，其中該密封層 包括一有機材料或一無機材料。 〇503-A32096TWF/jamnGwo 19 .25 的專心圍第1項所述之具有雙金屬閘極 ^ r fi 〇. +導體（CM〇s)兀件’其中該密封層 的厚度乾圍大約介於丨0S20奈米(nm)。 的互專利範圍第1項所述之具有雙金屬閘極 勺 /、，屬_氧化-半導體（CMOS)元件，其中該密封層 L括碳化石夕或氮化石夕。 27. —種具有雙金屬閘極的互 體（CMOS)元件的製造方法，包括：屬乳化+導 提供-半導體基板具有一第一型摻雜區域盥 _ 型推雜區域，其間H絕㈣； 〃 形成一介面層於該半導體基板上； 形成一高介電材料層於該介面層上； 形成一第一金屬層於該高介電材料層上； 形成一金屬介在層於該第一金屬層上； 依序圖案化該金屬介在層、 U M m ,ν χ, ^ 弟金屬層、尚介電 ^層以及齡面層’以露出該半導體基板於該第 摻雜區域的表面； 1 順應性地形成-第二金屬層於該金屬介在層 的該半導體基板於該第二型摻雜區域的表面上；一出 形成一多晶矽層於該第二金屬層上； β圖案化-第-金相極堆疊結構與—第二 堆®結構分別位於該半導體其 、’碣極 該弟二型摻雜區域上；以及 匕及興 形成-密封層於該第-金屬閘極堆疊結構與該第二 〇503-A32096TWF/jamnGwo 20
中該高介電材料層係由原子層 積法（CVD)、或物理氣相沉積 或物理氣相沉積法（PVD)形成。 /儿積法（ALD)、化學氣相沉 金屬閘極堆疊結構的側壁上。 28’如申請專利範圍第27
，.如申凊專利範圍帛29項所述之具有雙金屬開極 、互補式金屬-氧化-半導體（CM〇s)元件的製造方法，其 中於该原子層沉積法(ALD)、該化學氣相沉積法(cvd)、 或該物理氣相沉積法(PVD)步驟中，調整該高介電材料層 31.如申請專利範圍$29項所述之具有雙金屬間極 的互補式金屬-氧化-半導體（〇^〇8)元件的製造方法，其 中該高介電材料層包括一矽氧化铪(HfSi〇x)，且於一奈米 積層原子層沉積法（ALD)步驟中調整1^[與Si的前驅物循 環數致使邊矽氧化鈴（HfSi〇x)含矽原子計量比的範圍約 介於30%-80%及介電常數的範圍介於7_2〇。 32_如申請專利範圍第27項所述之具有雙金屬閘極 的互補式金屬-氧化-半導體（CMOS)元件的製造方法，於 形成一尚介電材料層步驟之前或之後，更包括施以一氮 化步驟。 0503-A32096TWF/JamnGwo 21 1343125 33.如申請專利範圍第32項所述之具有雙金屬 、互^式金屬-氧化-半導體（CMOS)元件的製造方法:° :“介電材料層係由熱氮化法或電漿氮化法達成2 的互3補4^1請專利範圍第27項所述之具有雙金屬閑極 補式金屬-虱化-半導體（CMOS)元件的製造方法，| 金屬層與該第二金屬層係分別由原子層沉積ς (LD)或物理氣相沉積法（PVD)形成。 、 35.如申請專利範圍第27項所述之具有雙金屬 、互補式金屬-氧半導體（CMOS)元件的製造方法，農 層係於移除該第一金屬層之後才形成於該 丰V體基板的該第二型摻雜區域。 的万m中請專利範圍第2 7項所述之具有雙金屬閘極 的互補式金屬-氧化-半導體(CMOS)元件的製造方法，1 =其中該第-金相極堆4結構包括該第—金屬層了 該金屬介在層、及該第二金屬層所構成的三層金』結 構以及其中该第二金屬閘極堆疊結構包括該第二 層所構層的單層金屬結構。 37.如申請專利範圍第27項所述之具有雙金屬閘極 的互補式金屬-氧化-半導體（CM〇s)元件的製造方法，其 中該金屬介在層係於該第—金屬層形成後，由ALD法或 PVD法直接形成於該第一金屬層上。 、·如申明專利範圍第27項所述之具有雙金屬閘極 的互補式金屬-氧化·半導體（CM〇s)元件的製造方法，其 〇503-A32096TWF/JamnGwo 22 1343125 在層錄列的㈣中分別 〃、用的傳輸腔在不破真空的條件下進行。 的互補式2料利範圍第27項所述之具有雙金屬閘極 ::=r第一金屬堆疊結構與該第二二： 乂乾蝕刻法、濕蝕刻法或乾濕蝕刻法並用， 以移除該[金屬層與該第二金屬層。並用 的申請專利範圍第39項所述之具有雙金屬閘極 "屬·虱化-半導體（cm〇s)元件的製造方法，苴 堆爲第—金屬閘極堆疊結構與該第二金屬問極 且、σ ^驟中，該金屬介在層係用以保護該第一金屬 層。 41_如申請專利範圍第27項所述之具有雙金屬問極 的互補式金屬-氧化·半導體（CMOS)元件的製造方法，盆 中该多晶石夕層係由化學氣相沉積法形成。 如申明專利範圍第27項所述之具有雙金屬閘極 的式金屬-氧化-半導體(CMOS)元件的製造方法，其 中达封層係由化學氣相沉積法或原子層沉積法形成。 士申1專利範圍第27項所述之具有雙金屬閘極 的互補式金屬—氧化-半導體（CMOS)元件的製造方法，其 也、封層留存於該第 極堆疊結構的側壁上 由係由非等向性㈣法㈣，致使該 閘極堆 金屬閘 0503-A32096TWF/JamnGwo 23
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