TWI342475B - Analogized power saving apparatus and method thereof for sharing electric charges - Google Patents

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1342475 广义/η 100-3-15 九、發明說明： 【發明所屬之技術領域】 本發明是關於一種電荷分配的省電裝置及其方法，且 特別是有關於一種類比式電荷分配的省電裝置及其方法。 【先前技術】 一般類比電路常選用運算放大器(〇perati〇nal ampiifier， 0PA)來推動負載電容(i〇a(j capacit〇r)後’以提供輸出電壓 給所需的應用電路使用。圖1繪示為習知運算放大器1〇1 推動負載電容CL的電路圖，其中運算放大器ι〇1的正輸入 %(+)用以接收數位類比轉換器（digital to analog converter, DAC) 103依據其所接收之數位碼ds所產生的類比電壓 VDAC，而運算放大器101的輸出端與其負輸入端㈠彼此連 接在起以形成單增益放大器（unit gain amplifier)來推動 負載電容cL ’藉以提供輸出電壓ν〇υτ給所需的應用裝 使用。 圖^繪示為圖1之類比電壓Vdac與輸出電壓ν〇讲的 波形示意圖。請合併參照圖丨及圖2，由圖2所揭露的波 形示意圖可看出’當類比電壓ν·由低電壓準位垂 升至高電壓準位時，此時運算放大器1〇1會對負載電容Cl 進行充電’故輸出電壓V〇UT亦會由低電壓準位爬升至高^ 壓準位’而此期間Tl將會造成上述顧裝置的電源消耗。 另外，當類比電壓VDAC由高電壓準位垂降至低電壓準位 時’此時負載電容（^上所儲存的電荷將會經由運算放大哭 101内部而釋放掉，故輸出電壓¥贿亦會由高電壓準位； 5 位，而此期間Μ不會造成上述應用裝置任 省電比電路設計者提出一種電荷分配的 V再\士了二將上述釋放的電荷回收，並於輸出電壓 _升至高電壓準位時，先將回收的 樟放電何刀配至負载電容上 口口 釋放電荷的負載電容Q，如此以讓上ΐ 應用裝置達到省電機制之目的。 4 路Θ F1 貝用之電荷分配的省電裝置300電 v:二電荷分配的省電裝置300之幽壓 心== = ::開關，與 圖4, 一妒而丄 :、CS2波形圖。凊合併參照圖3及 DS的狀態。 時後月hi〜丁?3所接收之數位碼 合,1先妓於時間週期Τρι時，上述應用裝置之數位季统 ==週期Τρι内，數位類比轉換器1。： 收之數位碼D S的狀態為高電璧準位 上述應繼之數位系統便會於：：二文 cs^cS2,^ ，儲存分配電容Ceq上於期間了丨之前所儲存的電3 =L=ClJl，故而可推知的是，在未利用運“ ==負時，負載電容c“跨麗已為 子刀電令cEQ上的分配電壓Veq之電壓準位。 1342475 月正兌拉 1C(0-V1S____ 接著，上述應用裝置之數位系統便會於期間τ2時再送 出控制讯號CS1與CS2’以致使開關SW1導通而開關SW2 $止。藉此，因為此時負載電容CL之跨壓已為儲存分配電 谷CEQ上的分配電壓vEQ之電壓準位’故運算放大器2〇1 僅而=为配電壓vEQ的電壓準位開始推向高電壓準位的類 比電壓Vdac即可。最後，上述應用裝置之數位系統會於 肩間丁3時再送出控制訊號CS1與CS2，以致使開關SW1 戴止而開關SW2導通，藉此再將負載電容&上所需釋放 的電荷儲存至儲存分配電容CEQ上。 然後，於時間週期Τι>2時，上述應用裝置之數位系統 會知曉於整段時間職ΤΡΜ，触舰轉齡1G3所接 收之數位碼DS的狀態為低電壓準位的類比電遷VDAc，故 而可推知的是，儲存分配電容CEQ於躺74時，並不需分 容^，所以上述應用裝置之數位系統便 送出控制訊紅81與CS2，以致使開關SW1 杵制ΐί’ϋ應用裝置之數位系統會於期間T5時再送出 ΐ止，藉崎算放導通而開關， 拉降至低電:準=广_ 上ϋ庙l並不需釋放電荷至儲存分配電容& §fUb CS1與CS2 ’以致使開關SW1與SW2皆戴止。工 然後，於時間週期Tp3時，上述應用裝置之數位系統 7 1342475

會知曉於整段時間週期Tn内，數位類比轉換器ι〇3所接 收之數位碼DS的狀態為高電壓準位的類比電壓Vdac，故 上述應用裝置之數位系統便會於_ τ?時送出控制訊號 CS1與CS2,以致使開關SW1截止而開關⑽導通。因 此’儲存分配電容CEQ上於顧Τ3之前所儲存的電荷即會 分，至負載電容C L上，故而可推知的是，在未_運算放 大杰201來推動負載電容Cl時，負載電容CL之跨壓已為 儲存分配電容CEQ上的分配電壓vEQ之電壓準位。 接著，上述應用裝置之數位系統會於期間時再送出 控制訊號CS1與CS2,以致使開關SW1導通而開關SW2 ，止。藉此，因為此時負載電容（^之跨壓已為儲存分配電 容CEQ上的分配電壓Veq之電壓準位，故運算放大器2⑴ 僅需從分配電壓Veq的電壓準位開始推向高電壓準位的類 比電壓VDAC即可。最後，上述應用裝置之數位系統會於 期間丁9時再送出控制訊號CS1與CS2，以致使開關SW1 截止而開關SW2導通。藉此，再將域電容^ 放的電荷先儲存至儲存分配電容CEQ上。如此，以週而復 始地執行上述運作流程後，即可讓上述應用裝置達到省電 機制之目的。 然而，利用上述應用裝置之數位系統來判斷何時要將 儲存分配電容CEQ上的電荷分配至負載電容CL上，以及何 時要將負載電容（^所需釋放的電荷儲存至儲存分配電容 CEQ的機制是有缺陷的。 舉例來說，首先假設於上述時間週期Tp2内，數位類 1342475 匕·3月(η. 100-3-15 =轉=Η)3所接收之數位碼Ds的狀態為高電 = 上述應用農置之一 内’數位類比轉換器1〇3所接收之數位瑪DS 電壓準位的類比電壓w，故而可 ，，電容CEQ於期間了4時，必需分配其於期間丁3之 =ΐ!電荷至負載電容。上，所以上述應用裂置之數 =、.級3於期間Τ4時送出控制訊號cs 使開關SW1截止而開關SW2導通。 以致 準位，ί =出電壓νουτ於朗T2〜T4時，必須由高電壓 先㈣配電麗vEQ之電墨準位後，接 登 時再拉升至南電塵準位，而此種情形還是會造 5 。除此之外，當儲存分配;容cEQ:;分 y發生林賴枝存純 電荷給負裁雷Q女刀配具所儲存的 其所儲存的電荷給儲存V配電反 將會造成上述應用震置的電源消耗更 而此種情形 【發明内容】 配的的種類比式電荷* 先前技術所述電荷分配之痛:“二來解決 位系統判斷機制所造成的反效果。、應用裝置之數 基於上述及其所欲達成之目的，本發明所提出的類比 100-3-15 式電荷分_省電裝置包括触舰轉料 盗、負，電容、储能單元，以及控制模纽。其中，數 比轉換器依據數位訊號而產生類比 2 大 -仏入π m⑽ 電壓。運算放大器之第 輸入螭用以接收數位類比轉換器 運算放大器之第二輸人端_至其輸出端之^ 器之輸出端，並用以輸出輸出電壓，而 負載電谷之第一端則輕接參考電位。 儲此單7〇之第-端用以輸出分配電壓，而儲能單元之 ^二端_接參考餘。控龍_接運算放大器之輸出 ^與儲能早7L及負載電容之第—端，用以接收運算放大器 =輸出端所產生的比較訊號’並據以控制負載電容與儲能 單元間之電荷分配狀態。其中，控制模組以類比方式操作 來控制負載電容與儲能單元間之電荷分配狀態。 在本發明的一實施例中，本發明所提出的類比式電荷 为配的省電裴置更包括第一開關與一第二開關。其中，第 一開關之第一端耦接運算放大器之第二輸入端，而第一開 關之第一端耦接負載電容之第一端。第二開關之第一端耦 接運算放大器之第二輸入端，而第二開關之第二端則耦接 運算放大器之輸出端。 在本發明的一實施例中’控制模組用以於第一期間， 當上述類比電壓高於輸出電壓，且儲能單元所儲存的電荷 多於負載電容所儲存的電荷時，致使運算放大器之輸出端 產生高電壓準位的比較訊號，以使得儲能單元上所儲存的 電荷分配至負載電容上，並於第二期間，將輸出電壓的電 1342475 100-3-15 壓準位拉升至類比電壓的電壓準位。 此外’於第三期間’當上述類比電壓低於輸出電廢， 且負載電容所儲存的電荷多於儲能單元所儲存的電荷時， 致使運算放大器之輸出端產生低電壓準位的比較訊號，以 使得負載電容上所需釋放的電荷儲存至儲能單元上，但釋 放電荷後的負載電容所儲存的電荷不能低於儲存電荷後的 儲能單元所儲存的電荷，並於第四期間，將輸出電壓的電 壓準位拉降至類比電壓的電壓準位。 在本發明的—實施例中，上述第一開關於第一期間及 第二期間導通，而上述第二開關於第二期間及第四期間導 通。 ^本發明的一實施例中，上述控制單元包括控制訊號 產生單元、控制電壓產生單元，以及開關單元。其中，控 制訊號產生單元會依據上述高電壓準位的比較訊號或低^ 壓準位的比較訊號，而產生第一控制訊號與第二控制訊 號。控制電壓產生單元用以各別接收上述輸出電壓與分配 電壓，並依據控制訊號產生單元所產生的第一控訊 第二控制訊號而產生控制電壓。 … 開關單兀之第-端耗接運算放大器之輸出端，開關單 元之第二端用以接收上述分配電壓，開關單元之第三端用 以接收控制電壓產生單元所產生的控制電壓，而開關單元 之輸出端則用以產生上述輸出電壓。開關單元會依 電壓產生單摘產生的控制電壓，而於第—期間， 類比電壓高於輸出麵，且儲能單元觸存的電荷^於負 »42475 ---—.......... /} (ΪΙ, iyii 100-3-15 ’ 載電容所儲存的電荷時，將儲能單元 至負載電容上，並於第二期間將輸出=的電荷分配 至類比電壓的電壓準位- 的電壓準位拉升 此外’於第三期間，當上述類比電 且負載電容所齡的電射於儲能單儲存 將負載電容上所需釋放的電荷儲存至儲能單::電二 ^後的負，電容所儲存的電荷不能低於儲存電荷後的儲 月匕早兀所儲存的電荷’並於第四_將輸出電壓的電壓準 位拉降至類比電壓的電壓準位。 在本發明的-實施例中，上述控制訊號產生單元包括 第二開關、第四開關、第—反相器，以及第二反相器。其 中’第二開關之第-端用以接收高電壓準位的比較訊號或 低電壓準位的比較訊號。第四開關之第—端搞接至系統電 壓，而第四開關之第二端則耦接第三開關之第二端。第一 反相器之反相輸入端耦接第四開關之第二端，而第一反相 器之輸出端則產生上述第二控制訊號。第二反相器之反相 輸入端麵接第一反相器之輸出端，而第二反相器之輸出端 則產生上述第一控制訊號。其中，第三開關於第一期間及 第三期間導通，而第四開關於第二期間及第四期間導通。 在本發明的一實施例中，上述控制電壓產生單元包括 第五開關、第六開關、NMOS電晶體、定電流源、第七開 關，以及第八開關。其中，第五開關與第六開關之第一端 分別耦接負載電容與儲能單元之第一端，而第五開關及第 六開關之第二端則耦接NMOS電晶體之閘極。NMOS電晶 12 1342475 100-3-15 體^及_接至上述系統電壓，而定電流源麵接於

NMOS 電曰B體之源極與上述參考電位之間。 ^七«之第-_接NM〇S電㈣之祕，第八開 』第！;:耦=系_壓，而第八開關之第二端則耦 箱之第—端’並用以產生上述控制電壓。盆中， 及第六開關分別依據上述第—控制訊號與第 :控決定其導通狀態，而第七開關於第一期間及 第一』間¥通，且第八開關於第二期間及第四期間導通。 在本發明的一實施例中，當上述第一控制訊號與第二 控制訊號為高輕準_，#五關料 則截止。 在本發明的-實施例中，開，元包 PM〇s電㈣。其中，第九_之第-端_運算放大器 之輸出端，而第九開關之第二端則耦接負載電容之第一 端。PMOS電晶體之閘極用以接收上述控制電壓，pM〇s 電晶體之第-端‘_接儲能單元之第—端，而pM〇s電晶 體之第二端點_接負载電容之第—端。其中，第九開關 於第二期間及第四期間導通，而pM〇s電晶體則依據上述 控制電壓、輸出電壓與分配電壓而決定其導通狀態。 從另一觀點來看，本發明提出一種類比式電荷分配的 省電方法，其剌於上述本發騎提出_比式電荷分配 的痛電裝置、’而本發明所提出的電荷分配的省電方法包括 下列4 .首^ ’於第—期間，當上述類比電壓高於輸出 電廢’且儲能單元所儲存的電荷多於貞航容所儲存的電 13 f342475

100-3-15 電廢準位的比較訊 配至負載電容上。 準位拉升至類比電 荷時，致使運算放大器之輸出端產生高 號，以使得儲能單元上所儲存的電荷分 接者，於第一期間，將輸出電壓的電麼 壓的電壓準位。 之後’於第三期間’當上述類比電壓低於輸出電壓， 且負載電容所儲存的f荷多於儲能單元所儲存的電荷時， 致，運算放大H之輸出端產生低電壓準位的比較訊號，以 使得負載電谷上所需釋放的電荷儲存至儲能單元上，但釋 放電荷後的貞載電賴儲存的電荷不能低於儲存電荷後的 儲能單元所儲存的電荷。最後，於第四期間，將輸出電壓 的電壓準位拉降至類比電壓的電壓準位。 在本發明的一實施例中，於第一期間更包括下列步 驟：首先，將第一開關、第三開關及第七開關導通，並將 第二開關、第四開關、第八開關及第九開關截止，以致使 運算放大器成為比較器來比較上述類比電壓與輸出電壓的 大小，藉以於運算放大器之輸出端獲得高電壓準位的比較 訊號。接著，依據此高電壓準位的比較訊號以致使上述第 一控制訊號為高電壓準位，而上述第二控制訊號為低電壓 準位’藉以將第五開關導通，並將第六開關戴止。之後， NMOS電晶體之閘極依據上述輸出電壓，而於nm〇s電晶 體之源極產生上述控制電壓。最後，PMOS電晶體之閘極 依據此控制電壓而導通，以將儲能單元上所儲存的電荷分 配至負載電容上。 在本發明的一實施例中’於第二期間更包括下列步 14 1342475 /ΰ〇 3 ^ 100-3-15 ‘ 驟：將第一開關 '第三開關及第七開關截止，並將第二開 關、第四開關、第八開關及第九開關導通’以致使運算放 大器成為單增益放大器，並將pM〇S電晶體戴止，藉以利 用單增益運算放大器而將上述輸出電壓的電壓準位拉升至 類比電壓的電壓準位。 在本發明的一實施例中，於第三期間更包括下列步 驟：首先，將第一開關、第三開關及第七開關導通，並將 第二開關、第四開關、第八開關及第九開關截止，以致使 運算放大器成為比較器來比較上述類比電壓與輸出電壓的 大小’藉以於運算放大器之輸出端獲得低電壓準位的比較 訊號。接著，依據此低電壓準位的比較訊號以致使上述第 一控制訊號為低電壓準位，而上述第二控制訊號為高電壓 準位，藉以將第五開關截止，並將第六開關導通。 之後’ NMOS電晶體之閘極依據上述分配電壓，而於 NMOS電晶體之源極產生上述控制電壓。最後，pm〇s電 晶體之閘極依據此控制電壓而導通，以將負載電容上所需 釋放的電荷儲存至儲能單元上，但釋放電荷後的負載電容 所儲存的電荷不能低於儲存電荷後的儲能單元所儲存的電 荷，否則PMOS電晶體截止。 在本發明的一實施例中，於該第三期間，更包括下列 步驟：在負載電容釋放電荷至儲能單元的過程中，當上述 類比電壓大於輸出電壓時，致使運算放大器之輸出端由低 電壓準位的比較訊號轉為高電壓準位的比較訊號，且 pM〇S電晶體戴止。 15

驟二二：一 例中’於第四期間更包括下列步 ^開關、第三開關及第七開關截止，並將第 ϊ器=益，以致_放 用时极y放大态，並將pM〇s電晶體戴止，藉以利 的ΐΐΐί大器而將輸出電壓的電壓準位拉降至類比電壓 本發明所提供的類比式電荷分配的省電裝置及盆方 其藉她比式的判斷機㈣，以當儲能單元必須分配1 =存的電荷至負載電容上的_，且儲能單摘儲存的 二荷少於負載電容所儲存的電荷時，阻斷儲能單^分配電 何至負載f容的雜’並且當貞載電容職電荷至儲能翠 元儲存後抑制負載電容釋放電荷後所儲存的電荷不能低 於儲存電荷後的儲能單元所儲存的電荷。 因此本發明所提出的類比式電荷分配的省電裝置及 其方法可啸決絲麟所述電荷分配之省電裝置因採用 其應用裝置之數位系統判斷機制所造成的反效果，所以應 用本發明所提出的類比式電荷分配的省電裝置及其方法於 其中的應用裝置，即可達到完全省電機制的目的。 而為讓本發明之上述和其所欲達成之目的、特徵和優 點能更明顯易懂，下文特舉本發明之一實施例，並配合所 附圖式，來作詳細說明如下。 【實施方式】 本發明所欲達成的技術功效係為解決先前技術所述電 荷分配之省電裝置因採用其應用裝置之數位系統判斷機制 1342475 ；/°°·); /r- 1 .. ， 100-3-15 所，成的反效果i以下内容將係騎本案之技術特徵與 所欲達成之功效做一詳加描述，以提供給該發明相關領 之技術人員參詳。 圖5繪示為本發明一實施例之類比式電荷分配的省電 裝置500方塊圖。請參照圖5，本實施例之類比式電荷分 配的省電裝置500包括數位類比轉換器5〇1、運算放大器 i03、第—開關SW1與第二開關SW2、負載電容CL、儲能 單兀(例如為儲存分配電容CEQ)，以及控制模組505。其中， 數位類比轉換器501會依據其所應用之應用裝置（未繪示) 的數位系統所提供的數位訊號DS而產生類比電壓Vdac。 運异放大器503之正輸入端(+)用以接收數位類比轉換 益501所產生的類比電壓Vdac’運算放大器503之負輸入 ，㈠耦接第—開關SW1與第二開關SW2之第一端，而運 异放大器503之輸出端耦接第二開關Sw2之第二端。負載 電谷CL之第一端耦接第一開關sw2之第二端，並用以輸 出一輸出電壓V0UT，而負載電容cL之第二端則耦接參考 電位(例如為接地電位）。儲存分配電容CEQ之第一端用以 輸出分配電壓VEQ，而儲存分配電容Ceq之第二端則耦接 上述參考電位。 控制模組505耦接運算放大器5〇3之輸出端與儲存分 配電容Ceq及負載電容CL之第一端。此控制模組505會於 第一期間，當類比電壓vDAC高於輸出電壓V0UT，且儲存 分配電容Ceq所儲存的電荷多於負載電容CL所儲存的電 荷時’致使運算放大器503之輸出端產生高電壓準位的比 17 1342475 較汛唬V0PH，以使得儲存分配電容Ceq上所儲存的電荷分 配至負載電容CL上，並且於第二期間，將輸出電壓ν〇υτ 的電壓準位拉升至類比電壓Vdac的電壓準位。 此外，控制模組505會於第三期間，當類比電壓Vdac 低於輸出電壓vGUT，且貞航容存的電荷多於儲 存分配電容CEQ所儲存的電荷時，致使運算放大器5〇3之 輪出端產生低電壓準位的比較訊號v〇pL，以使得負載電容 cL上所需釋放的電荷儲存至儲存分配電容Ceq上，但釋放 電％後的貞載電谷CL所儲存的電荷不能低於儲存電荷後 的儲存分配電容CEQ所儲存的電荷，並且於第四期間，將 輸出電壓v0UT的電壓準位拉降至類比電壓Vdac的電壓準 位。於本實施例中，第一開關SW1於第一期間及第三期間 導通，而第二開關SW2於第二期間及第四期間導通。 圖6繪示為本實施例之控制模組5〇5的内部方塊圖。 請合併參照圖5及圖6，控制模組505包括控制訊號產生 單元601、控制電壓產生單元6〇3，以及開關單元6〇5。其 中，控制訊號產生單元601會依據運算放大器5〇3之輸出 端所產生的高電壓準位的比較訊號V0PH或低電壓準位的 比較訊號vOPL’而產生第一控制訊號Fcs與第二控制訊號 SCS。控制電壓產生單元用以接收輸出電壓¥〇町與分配電 壓VEq ’並依據控制訊號產生單元所產生的第一控制 §fl號FCS與第一控制訊號SCS而產生控制電壓vcs。 開關單元605之第一端耦接運算放大器5〇3之輸出 端，開關單元605之第二端用以接收分配電壓Veq，開關 1342475 1°^ 一 ι 100-3-15 二第三端用以接收控制電壓產生單元603所產生 電壓〜，而開關單元_之輸出端則用以產生輸 出電屋VQUT。此關單元6G5倾據㈣糕產元 6:產生的控制電壓Vcs’而於第一期間當類比 儲存分配電容Ceq所儲存的電荷多 於負載電容CW儲存的電荷時，將儲存分配電容 所 儲存的電荷分隨負載電容ClJl，並且於第二躺將輸出 電屋vOUT的㈣準録升至的電壓準位。 此外，開關單it 605會於第三期間，當類比電壓ν· 低於輸出電壓v0UT，且負载電容Cl所儲存的電荷多於儲 存分配電谷Ceq所儲存的電荷時，將負載電容Cl上所需釋 放的電荷儲存至儲存分配電容Ceq上，但釋放電荷後的負 載電容CL所儲存的電荷不能低於儲存電荷後的儲存分配 電容CEQ所儲存的電荷，並且於第四期間將輸出電壓ν〇υτ 的電壓準位拉降至類比電壓VDAC的電壓準位。 圖7繪示為本實施例之控制模組505的内部電路圖。 請合併參照圖5〜圖7，本實施例之控制訊號產生單元6〇1 包括第三開關SW3、第四開關SW4、第一反相器INV1， 以及第二反相器INV2。其中，第三開關SW3之第一端用 以接收運算放大器503之輸出端所產生的高電壓準位的比 較訊號V0PH或低電壓準位的比較訊號v0PL。第四開關S W4 之第一端耦接至系統電壓VDD，而第四開關SW4之第二端 則耦接第三開關SW3之第二端。 第一反相器INV1之反相輸入端耦接第四開關SW4之 19 1342475 第二端，而第一反相器INVl之輸出端則產生第二栌制訊 號SCS。第二反相器INV2i反相輸入端輛接第二^相^ INV1之輸出端，而第二反相器INV2之輪出 二 控制訊號FCS。於本實施例中，第三開關SW3於第一^間 及第三期間導通，而第四開關SW4於第二期間及第四期& 導通。 本實施例之控制電壓產生單元603包括第五開關 SW5、第六開關SW6、NM〇s電晶體％、定電流源l、第 七開關SW7,以及第八開關SW8。其巾，第五開關衝 與第六開關SW6之第-端分聰接負載電容匕與儲存分 配電谷CEQ之第一端，第五開關SW5及第六開關SW6之 第二端耦接NMOS電晶體Nl之閘極qNM〇s電晶體N1 之汲極耦接至上述系統電壓Vdd，而定電流源耦接於 NMOS電晶體N!之源極與上述參考電位之間。第七開關 SW7之第一端耦接NM〇s電晶體Μ!之源極，第八開關 SW8之第一端耦接上述系統電壓而第八開關sw8 之第二端則耦接第七開關SW7之第二端，並用以產生上述 控制電壓Ves。 於本實施例中，第五開關SW5及第六開關SW6分別 會依據控制訊號1生單元6G1所產生的第_控制訊號FCS 與第二控制訊號SCS而決定其導通狀態。其中，當第一控 制訊號FCS與第二控制訊號FCS為高電壓準位時，第五 開關SW5與第六開關SW6導通，否則截止。另外，第七 開關SW7於第-躺及第三細導通，且第八開關遲 1342475

--------------I 100-3-15 於第二期間及第四期間導通。 本貫％例之開關單元605包括第九開關SW9與PMOS 電晶體P,。其中，第九開關SW9之第一端耦接運算放大 ，503之輸出端，而第九開關SW9之第二端則耦接負載電 容CL之第一端。PM0S電晶體匕之閘極用以接收控制電 壓產生單元603所產生的控制電壓Vcs，PM〇s電晶體ρι 之第一端點耦接儲存分配電容CEQ之第一端，而pM〇S電 曰曰體Pi之第一端點則耗接負載電容cL之第一端。於本實 施例中，第九開關SW9於第二期間及第四期間導通，而 PM0S電晶體p^則依據上述控制電壓Vcs、輸出電壓ν〇υτ 與分配電壓V ε q三者間的關係而決定其導通狀態。 而為了要能更清楚地說明上述實施例之類比式電荷分 配的省電裝置500之運作流程及其所欲達到的技術功效。 以下將再舉出一種類比式電荷分配的省電方法，以提供給 孩發明相關領域之技術人員能夠更清楚的知道本發明所欲 闡述的精神。 圖8繪不為本發明一實施例之類比式電荷分配的省電 方法流程圖。圖9繪示為上述實施例之類比式電荷分配的 省電裝置500之輸出電壓νουτ、類比電壓Vdac、開關 SW1〜SW4與開關SW7〜SW9的控制訊號CS1及CS2之波 形示意圖。請合併參照圖5〜圖9，本實施例之類比式電荷 分配的省電方法適用於上述實施例之類比式電荷分配的省 電裝置500。 本實施例之電荷分配的省電方法包括下列步驟：首 21 ι年3 μ攸 100-3-15 先，如步驟S801所述，於第一期間Τ!，當上述類比電壓 Vdac高於輸出電壓V0UT’且儲存分配電容cEQ所儲存的 電荷多於負載電容CL所儲存的電荷時，致使運算放大器 503之輸出端產生高電壓準位的比較訊號v〇pH，以使得儲 存分配電容CEQ上所儲存的電荷分配至負載電容CL上。 而為了要達到步驟S801所述之技術功效，於此步驟 S801中，首先將第一開關swi、第三開關SW3及第七開 關SW7導通，並將第二開關SW2、第四開關SW4、第八 開關SW8及第九開關SW9截止，以致使運算放大器503 成為比較器(comparator)來比較類比電壓vDAC與輸出電壓 v0UT的大小’藉以因為於此第一期間Tl時，類比電壓vdac 高於輸出電壓V0UT，所以於運算放大器503之輸出端即會 獲得高電壓準位的比較訊號V〇PH。 接著’因為於此第一期間乃時，運算放大器503之輸 出端會產生高電壓準位的比較訊號VOPH，故依據此高電壓 準位的比較訊號VOPH會致使控制訊號產生單元601所產生 的第一控制訊號FCS與第二控制訊號SCS分別為高電壓 準位與低電壓準位的狀態，藉以將控制電壓產生單元603 内的第五開關SW5導通而第六開關SW6截止。 然後，控制電壓產生單元603内的NMOS電晶體凡 之閘極便會接收輸出電壓V0UT，而於其源極產生一個控制 電麗Vcs。其中’此控制電壓Vcs之電壓大小為輸出電壓 ν〇υτ減去NMOS電晶體N!的閘源極電壓Vgsl，如以數學 式來表示的話為：Vcs = V〇ut —Vgsl。 22 1342475 j----------------------------------------, 100-3-15 最後，開關單元605内的PMOS電晶體p!之閘極會接 收控制電壓產生單元603所產生的控制電壓vcs，且因為 於此第一期間乃時，類比電壓vDAC高於輸出電壓ν〇υτ， 且儲存分配電容CEQ所儲存的電荷多於負載電容Cl所儲 存的電荷，故PMOS電晶體Pi的閘源極電壓Vgs2之電壓 大小為分配電壓VEQ減去控制電壓Vcs，如以數學式來表 示的活為.Vgs2 = VEq —（V〇ut_Vgsl)，其值會大於〇，所 以於此第一期間T!時，PMOS電晶體Pi會導通，藉以將 儲存分配電容CEQ上所儲存的電荷分配至負載電容Cl上。 另外，如步驟S802所述，於第二期間τ2，將輸出電 壓VOUT的電壓準位拉升至類比電壓vDAC的電壓準位。而 為了要達到步驟S802所述之技術功效，於此步驟S802 中’首先將第一開關SW1、第三開關SW3及第七開關SW7 戴止’並將第二開關SW2、第四開關SW4、第八開關SW8 及第九開關SW9導通，以致使運算放大器503成為單增益 放大器（unit gain amplifer)。 藉此，系統電壓VDD會提供至PMOS電晶體P!的閘 極，所以PMOS電晶體Ρ!的閘源極電壓Vgs2會小於〇， 故PMOS電晶體Pi於此第二期間T2會截止，且因為負載 電容CL於第一期間乃時已儲存分配電壓VEQ的電壓準 位，故於第二期間T2時，運算放大器503僅需從分配電壓 VEQ的電壓準位開始推向高電壓準位的類比電壓VDAC即 可。因此，應用本發明所提出的類比式電荷分配的省電裝 置500於其中的應用裝置即可達到省電機制的目的。 23 B42475

然後’如步驟S803所述，於第三期間Τ3，當類比電 壓VDAC低於輸出電壓V0UT，且負載電容CL所儲存的電荷 多於儲存分配電容CEQ所儲存的電荷時，致使運算放大器 503之輸出端產生低電壓準位的比較訊號v0PL，以使得負 載電容CL上所需釋放的電荷儲存至儲存分配電容CEQ 上’但釋放電荷後的負載電容CL所儲存的電荷不能低於儲 存電荷後的儲存分配電容CEQ所儲存的電荷。 而為了要達到步驟S803所述之技術功效，於此步驟 S803中’首先將第一開關SW1、第三開關SW3及第七開 關SW7導通，並將第二開關SW2、第四開關SW4、第八 開關SW8及第九開關SW9截止，以致使運算放大器503 成為比較器來比較類比電壓VDAC與輸出電壓V0UT的大 小’藉以因為於此第三期間丁3時，類比電壓VDAC低於輸 出電壓VOUT，所以於運算放大器503之輸出端即會獲得低 電壓準位的比較訊號V0PL。 接著’因為於此第三期間T3時，運算放大器503之輸 出端會產生低電壓準位的比較訊號V〇p L，故依據此低電壓 準位的比較訊號V〇 pL會致使控制訊號產生單元6 01所產生 的第一控制訊號FCS與第二控制訊號SCS分別為低電壓 準位與高電壓準位的狀態，藉以將控制電壓產生單元603 内的第五開關SW5截止而第六開關SW6導通。 之後’控制電壓產生單元603内的NMOS電晶體队 之閘極便會接收分配電壓VEQ，而於其源極產生一個控制 電壓Vcs。其中，此控制電壓vcs之電壓大小為分配電壓 24 1342475 1003-B^ VEQ減去NMOS電晶體Ni的閘源極電壓Vgsl，如以數學 式來表示的話為：VCS = VEQ —Vgsl。 最後，開關單元605内的PMOS電晶體P!之閘極會接 收控制電壓產生單元603所產生的控制電壓vcs，且因為 於此第三期間丁3時，類比電壓vDAC低於輸出電壓ν〇υτ， 且負載電容cL所儲存的電荷多於儲存分配電容Ceq所儲 存的電荷，故PMOS電晶體Pl的閘源極電壓Vgs2之電壓 大小為輸出電壓V0UT減去控制電愿vcs，如以數學式來表 不的話為：Vgs2 = V0UT—(VEQ —Vgsl),其值會大於0，所 以於此第三期間A時，PMOS電晶體Pl會導通，藉以將

負載電谷CL上所需釋放的電荷儲存至儲存分配電容c 上。 Q 然而，在負載電容CL釋放電荷至儲存分配電容cEq 的過私中，當類比電壓vDAC大於輸出電壓ν〇υτ時，運算 放大器503之輸出端會由低電壓準位的比較訊號v〇pL轉^ 间電壓準位比較訊號V〇pH的狀態，故此時pM〇S電晶體 P!之閘極所接收的控制電壓Vcs會為輸出電壓¥〇爪減去 NMOS電晶體Nl的閘源極電壓Vgsl，如以數學式來表示 的活為：Vcs = V0UT~Vgsl ’但又因此時輸出電壓ν〇υτ — 定大於分配電壓VEQ，所以PMOS電晶體& 一定會戴止， 故釋，電荷後的負載電容Cl所儲存的電荷就不會低於儲 存電荷後的儲存分配電容CEQ所儲存的電荷，且因為運算 放大器503 4在開迴路之狀態，故此時輸出電壓ν〇υτ會近 似於類比電壓VDAC。 25 于342475 再者，如步驟S804所述，於第四期間丁4，將輸出電 壓v0UT的電壓準位拉降至類比電壓Vdac的電壓準位。而 為了要達到步驟S804所述之技術功效，於此步驟Mo# 中，首先將第一開關SWL·第三開關SW3及第七開關sw7 截止’並將第二開關SW2、第四開關SW4、第八開關swg 及第九開關SW9導通，以致使運算放大器5〇3成為單增益 放大器。 ' 藉此’系統電壓VDD會提供至PMOS電晶體ρι的問 極，所以PMOS電晶體P!的閘源極電壓Vgs2會小於〇， 故PMOS電晶體Pi於此第四期間丁4會截止，且因為負載 電容CL於第三期間I時，其所儲存的電荷已釋放掉至分 配電壓VEQ的電壓準位，故運算放大器5〇3僅需從分配& 壓VEQ的電壓準位開始拉降至低電壓準位的類比電壓 Vdac即可。如此，以週而復始地執行上述步驟S8〇1〜S8〇4 之運作流程後，即可讓應用本發明所提出的類比式電荷分 配的省電裝置及其方法於其中的應用裝置達到完全省電機 制的目的。 而值得一提的是，於本發明的另一實施例中，上述實 施例所揭露的類比式電荷分配的省電裝置5〇〇内部所使用 的儲存分配電容CEQ更可以利用一般具有電荷儲存功能的 電源來替代之，藉以來提供類似分配電壓Veq的電壓，如 此同樣地也可使得類比式電荷分配的省電裝置5〇〇能夠達 到其所欲達到的技術功效。 綜上所述，本發明所提供的類比式電荷分配的省電裝 26 U42475 ! ^0:3713--

須分配其所儲存= = = =斷機制，以當儲能單元必 所儲存的電荷少於;;7電至 元分配電荷至負載電容的路徑，：：：時，：斷儲能單 = 儲存後，抑制負載電容釋:電 ㈣必須大於等於類比電壓。，荷’且輸出 分配的省電裝置及其方法可 ^之類比式電何 之省钱践採料庫靜W ^ ^技術所述電荷分配 的反效果。 數料、統判斷機制所造成 雖然本發明已以較佳實施例揭露如上，社以 丄任何熟習此技藝者，在不脫離本發明之精神 伙圍内，备可作些許之更動與_ ’因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。, 【圖式簡單說明】 圖1繪示為習知運算放大器推動負載電容的電路圖。 圖2繪示為圖i之類比電壓與輸出電壓的波形示意圖。 圖3繪·示為習知所慣用之電荷分配的省電裝置電路 圖。 圖4繪示為圖3電荷分配的省電裝置之輸出電壓與類 比電壓的波形示意圖’以及其兩開關的控制訊號波形圖。 圖5繪示為本發明一實施例之類比式電荷分配的省電 裝置方塊圖。 圖6繪示為本實施例之控制模組的内部方塊圖。 27 1342475 今3月％: 100-3-25 圖7繪示為本實施例之控制模組的内部電路圖。 電 圖8繪示為本發明-實施例之類比4電荷分配的省 方法流程圖。 圖9繪示為本發明所提出之類比式電荷分配的省電震 置之輸出電壓、類比電壓，以及開關之控制訊號的波形示 意圖。 【主要元件符號說明】 101、201 ' 503 :運算放大器 103、203、501 :數位類比轉換器 CJ負載電容

Vdac :類比電壓 V〇UT :輸出電壓 Τι〜T9 :期間 DS :數位碼 3〇〇 :電荷分配的省電裝置 SW1〜SW9 :開關

Ceq :儲存分配電容 CS1、CS2 :控制訊號 VEQ :分配電壓 TP1〜TP3 :時間週期 500 :類比式電荷分配的省電裝置 505 :控制模組 CS1、CS2、FCS、SCS ··控制訊號 ν〇ΡΗ、V0PL :比較訊號 28 1342475 ·} ；] /^' Ϊ00-ΤΓ5" 601 :控制訊號產生單元 603 :控制電壓產生單元 605 :開關單元 INVI〜INV2 :反相器 K : NMOS電晶體 P1 : PMOS電晶體 Ii :定電流源 Vdd .糸統電壓 vcs:控制電壓 S801〜S803 :本發明一實施例之類比式電荷分配的省 電方法流程圖各步驟 29

Claims (1)

1. 卞、申請專利範圍： L種類比式電荷分配的省電裝置，包括·· 髮；數位類比轉換器’依據—數位訊號而產生—類比電 h一運算放大器，該運算放大器之第-輸人端 5亥類比電壓，兮;重首说I ^ 而用以接收 大器之輸出端# 之第二輸入端轉接該運算放 夕#山負載電谷’ β負載電谷之第—端麵接該運算放大琴 之輸出端，並用以輸出一輸出電壓 ： 端則耦接—參考電位； 貝戰電奋之第一 一儲能單元，該儲能單元之第—端用以輸出—分 壓，而該儲能單元之第二端則耦接該參考電位；以及 —j控制模組’麵接該運算放大器之輸出端與該儲能單 兀及該負载電容之第-端，用以接收該運算放大器之輸出 端所產生的一比較訊號，並據以控制該負載電容與該儲能 單元間之電荷分配狀態， 、 其中，該控制模組以類比方式操作來控制該負載電容 與該儲能單元間之電荷分配狀態； 當该儲能單元必須分配其所儲存的電荷至該負載電容 上的期間，且該儲能單元所儲存的電荷少於該負載電容所 儲存的電荷時，該控制模組致使該儲能單元停止分配電荷 矣該負載電容；以及 當該負載電容釋放電荷至該儲能單元儲存後，該控制 模組致使該負載電容釋放電荷後所儲存的電荷不能低於儲 30 1342475 '/oJ ? 1CKPJ-15 存電荷後的该儲能單元所儲存的電荷。 電裝2置如利範㈣1項所述之類比式電荷分配的省 ,势一ϊ—開關’該第—開關之第—端_該運算放大器 第=輸：而該第一開關之第二鍵該負載電容之 第開關為第—開關之第一端耗接該運放大器 ϊ第=端，而該第二開關之第二端則耦接該運算放： 器之蔣^出·。 雷如rtt魏圍第2項所狀誠式電荷分配的省 严制模組用以於—第—期間，當該類比電 載電容所，的電荷時，致使該比較訊號 位，以使付,亥儲能單元上所儲存的電荷分配至該負載電容 i 二期間’將該輸出電壓的_準位拉升至該 痛比電壓的電壓準位，此外於—第三期間，I 負載電容所儲存的電;多_能 早兀斤儲存的電何時’致使該比較訊號為—低電壓， 以使得該負載電容上所需釋放的電，-t，但釋錢雜⑽貞妓容 存電何後的簡能單元所儲存的電荷，並於—第四期間， 將該輸出電壓的電壓準錄降至賴比電壓的電壓準位， ▲其中’該第-開關於該第-期間及該第三期間 而遠第二開關於該第二期間及該第四期間導通。 31 t342475 100-3-15 4.如申請柄範㈣3項所述之類比式電荷分配的省 電裝置，其中該控制單元包括： 〇 f控制訊號產生單元，依據該高電壓準位的該比較訊 號或該低電壓準位的該味訊號，*產生—第—控制訊號 與一第二控制訊號； 一控制電壓產生單元，用以各別接收該輸出電壓與該 分配電壓，並依據該第—控觀號麟第二控制訊號而產 生一控制電壓；以及 -一開關單元，該開關單元之第一端耦接該運算放大器 之輸^端，該開關單元之第二端用以接收該分配電壓，該 開關單元之第三端用以接收該控制電壓，而該開關單元之 輸出端則収產生該輸出龍，其巾該開關單元依據該控 制電愿於該第―期間，當該類比電壓高於該輸出電壓， 且該儲能單元_存的電荷多於該貞載f容所儲存的電荷 時，將該儲能單元上所儲存的電荷分配至該負載電容上， 二躺將該輸出電壓的電壓準位拉升至該類比電 ㈣電壓準位’此外於該第三期間，t_比電壓低於該 且該負載電容所儲存的f荷多於該儲能單元^ 電躺，將則㈣容上所需釋放的電荷儲存至該 ’ ΐ釋放電荷後的該負載電容所儲存的電荷不 匕-;儲存電磁的謂能單元顺存的電荷，並於 ^間將該輸出電壓的電壓準位拉降至賴比電壓的= 5·如申請專利範圍第4項所述之類比式電荷分配的省 32 1342475

   電裝置，其中該控制訊號產生單元包括： 一第三開關，該第三開關之第一端用以接收該高電壓 準位或該低電壓準位的該比較訊號； i 一第四開關’該第四開關之第一端耦接至一系統電 壓’而該第四開關之第二端則耦接該第三開關之第二端 一第一反相器，該第一反相器之反相輸入端耦接該第 四開關之第二端，而該第一反相器之輸出端則產生該^一 控制訊號；以及 一第二反相器，該第二反相器之反相輸入端耦接該第 一反相器之輸出端，而該第二反相器之輸出端則產生^ —控制訊號， Λ 其中，該第三開關於該第一期間及該第三期間導通， 而該第四開關於該第二期間及該第四期間導通。 6.如申請專利範圍第5項所述之類比式電荷分配的省 電裝置，其中該控制電壓產生單元包括： 一第五開關與一第六開關，其中該第五開關與該第六 開關之第一端分別耦接該負載電容與該儲能單元之第二 端； —NMOS電晶體，該NM〇s電晶體之閘極耦接該第 五開關及該第六開關之第二端，而該NM〇s電晶體之及 則耦接至該系統電壓； ° —定電流源’耦接於該NM〇s電晶體之源極與該泉 電位之間； "可 —第七開關，該第七開關之第一端辆接該NMOS電曰 33 -Ϊ342475

   體之源極； 一第八開關，該第八開關之第一端耦接該系統電壓， 而該第八開關之第二端耦接該第七開關之第二端，並用以 產生該控制電壓， 其中，該五開關及該第六開關分別依據該第一控制訊 號與該第二控制訊號而決定其導通狀態，而該第七開關於 該第一期間及該第三期間導通，且該第八開關於該第二期 間及該第四期間導通。 7. 如申請專利範圍第6項所述之類比式電荷分配的省 電裝置，其中當該第一控制訊號與該第二控制訊號為一高 電壓準位時，該第五開關與該第六開關導通，否則截止。 8. 如申請專利範圍第6項所述之類比式電荷分配的省 電裝置，其中該開關單元包括： 一第九開關，該第九開關之第一端耦接該運算放大器 之輸出端，而該第九開關之第二端則耦接該負載電容之第 一端；以及 一 PMOS電晶體，該PMOS電晶體之閘極用以接收該 控制電壓，該PMOS電晶體之第一端點耦接該儲能單元之 第一端，而該PMOS電晶體之第二端點則耦接該負載電容 之第一端， 其中，該第九開關於該第二期間及該第四期間導通， 而該PMOS電晶體則依據該控制電壓、該輸出電壓與該分 配電壓而決定其導通狀態。 9. 如申請專利範圍第1項所述之類比式電荷分配的省 34 1342475 ί(0° , ^ Γό〇^Τ3 電裝置，其中該儲能單元包括一儲存分配電容或一具有儲 存電荷功能的電源。 10.—種類比式電荷分配的省電方法，適於如申請專利 範圍第8項所述之類比式電荷分配的省電裝置，^ 分配的省電方法包括下列步驟： 於該第一期間，當該類比電壓高於該輸出電壓，且該 儲能單元所儲存的電荷多於該負載電容所儲存的電荷時f 致使該運算放大器之輸出端產生該高電壓準位的該比較訊 號，以使得該儲能單元上所儲存的電荷分配至該負載電容 上，並於該第二期間，將該輸出電壓的電壓準位拉升至該 類比電壓的電壓準位；以及 於該第三期間，當該類比電壓低於該輸出電壓，且該 負載電容所儲存的電荷多於該儲能單元所儲存的電荷時， 致使該運算放大器之輸出端產生該低電壓準位的該比較訊 唬’以使得該負載電容上所需釋放的電荷儲存至該儲能單 兀上’但釋放電荷後的該負載電容所儲存的電荷不能低於 儲存電荷後的該儲能單元所儲存的電荷，並於該第四期 間將5亥輸出電壓的電壓準位拉降至該類比電壓的電壓準 位。 11.如申請專利範圍第1〇項所述之類比式電荷分配的 省電方法，其中於該第一期間，更包括下列步驟： *將該第一開關、該第三開關及該第七開關導通，並將 s玄第二開關、該第四開關、該第八開關及該第九開關截止， 以致使遠運算放大器成為一比較器來比較該類比電壓與該 35 1342475 CDb. 1003^5 輪出電壓的大小，藉以於該運算放大器之輸出端獲得該高 電壓準位的該比較訊號； 依據該高電壓準位的該比較訊號以致使該第一控制訊 號為該高電壓準位，而該第二控制訊號為一低電壓準位， 藉以將該第五開關導通，並將該第六開關截止； 该NMOS電晶體之閘極依據該輸出電壓，而於該 NMOS電晶體之源極產生該控制電壓；以及 έ亥PMOS電晶體之閘極依據該控制電壓而導通，以將 該儲能單元上所儲存的電荷分配至該負載電容上。 • I2.如申請專利範圍第11項所述之類比式電荷分配的 省電方法，其中於該第二期間，更包括下列步驟： 上*將該第一開關、該第三開關及該第七開關截止，並將 5亥第二開關、該第四開關、該第八開關及該第九開關導通， 以致使邊運异放大器成為—單增益放大器，並將該 電晶體截止’藉以利用該單增益運算放Α||而將該輸出電 壓的電壓準位拉升至該類比電壓的電壓準位。 13.如申請專職圍第12項所狀類比式電荷分配的 省電方法’其巾於該第三期間，更包括下列步驟： ^將該第一開關、該第三開關及該第七開關導通，並將 該第二開關、該第四_、該第八開關及該第域關截止， 以致使4運算放大n成為該比較n來比較該類比電壓盘該 輸出電壓的大小，藉以於該運算放All之 該低 電壓準位的該比較訊號； 又于x低 依據該低電壓準位的該比較訊號以致使該第—控制訊 36 1342475 月ι/ίί 100-3-15 號為該低電壓準位’而該第二㈣訊號為該高電壓準位， 藉以將5亥第五開關截止，並將該第六開關導通· 該NMOS電晶體之閑極依據該分配電壓，而於該 NMOS電晶體之源極產生該控制電壓；以及 该PMOS電晶體之閘極依據該控制電壓而導通，以將 該負載電容上所需釋放的電荷儲存至該儲能單元上，但釋 放電荷後=該貞載電容賴存的電射能低於儲存電荷後 的該儲能單70所儲存的電荷’否職pMQS電晶體截止。 、14.如申請專利範圍帛13項所述之類比式電荷分配的 省電方法’其中於該第三期間，更包括下列步驟： 在該負載電容釋放電荷至該儲能單元的過程中，當該 類比電壓大於該輸出電壓時，致使該運算放大器之輸出端 由該低電壓準位的該比較訊號轉為該高電壓準位的該比較 訊號，且該PMOS電晶體戴止。 15.如申請專利第14項所述之類比式電荷分配的 名電方法’其中於該第四期間，更包括下列步驟： 將該第一開關、該第三開關及該第七開關截止，並將 該第二_、該第四開關、該第人開關及該第九開關導通， 以致使該運算放大器成為該單増益放大器，並將該p動S 電晶體截止’藉間祕單増益放大“㈣輸出電壓的 電壓準位拉降至該類比電壓的電壓準位。 37