TWI239015B - Bit switch voltage drop compensation during programming in nonvolatile memory - Google Patents

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1239015 13239twf.doc/006 玖、發明說明： 【發明所屬之技術領域】 本發明是關於一積體電路(integrated circuit)記憶體，此記 憶體包含一記憶體晶胞陣列（array of memory cells)，以及在寫 入（programming)過程中提供壓降補償（voltage drop compensation)的電路。 【先前技術】 圖1係繪示傳統一個積體電路，其包括快閃電子可抹除 可寫入唯讀記憶體（flash EEPR0M，以下簡稱快閃EEPR0M 記憶體）陣列1〇〇,以及對陣列1〇〇其中的記憶體晶胞做寫入、 抹除(erasing)、讀取、和過抹除修正(overerase correction)的電 路。快閃EEPR0M記憶體陣列100是由個別晶胞組成，例如 晶胞102。每個晶胞都有一個汲極（drain)耦接至位元線 (bitline)，例如位元線104，且每條位元線都耦接位元線交換 電路（bitline switch circuit) 106 以及行解碼器（column decoder) 108。記憶體晶胞的源極（souixe)互相耦接，並耦接共同源極信 號（common source signal) VSL，而各晶胞的閛極(gate)係經由 一條字元線(wordline)連到列解碼器110。 列解碼器110由電源供應器112接收電壓信號，且受處理 器（processor)或狀態機（state machine)l 14發出的列位址（row address)控制，並將電壓信號分送到字元線。同樣的，位元線 交換電路106亦接收來自電源供應器112的電壓信號，並且受 處理器114發出的信號控制而將特定的電壓信號分送到位元 線。而電源供應器112送出的電壓，也受處理器114送出的信 號控制。 行解碼器108受來自處理费114的行位址信號（column 1239015 13239twf.doc/006 address signal)控制，而將信_自特定位元線傳送至感應放大 器（sense amplifier)或比較器(comparator) 116。電源供應器 112 提供電壓給行解碼器108與位元線104。感應放大器116也接 收來自參考陣歹[J (reference array) 118的參考晶胞（reference cells)的信號。有了來自行解碼器108與參考陣列118的信號 輸入，感應放大器116就能提供信號，以指示一條位元線與一 條參考晶胞線（reference cell line)之間的狀態差異，此信號係 通過資料閂（data latch)或緩衝區（buffer) 120，傳送至處理器 114 ° 如果想寫入快閃記憶體陣列100的一個晶胞，電源112會 發出高電壓的閘源極（gate-to-source)脈衝給該晶胞，同時晶胞 的源極必須接地。例如在寫入過程中，會向一個晶胞送出多 次大約1〇伏特的閘極電壓脈衝，每次持續大約三到六微秒 (microsecond)，同時該晶胞的汲極電壓保持在4.5伏特，源極 接地。此汲極到源極的4.5伏特偏壓(bias)會在汲極附近產生 熱電子（hot electrons)。從閘極到源極的高電壓脈衝’讓熱電 子有機會克服通道(channel)與一薄介電層(dielectric layer)所形 成的能量障壁(energy barrier)，以到達該晶胞的浮置閘極。這 個寫入程序，名爲「熱電子注射」（hot electron injection)，其 係提高該晶胞的臨界電壓(threshold voltage)，也就是使該晶胞 進行傳導所需的閘源極電壓。 爲抹除快閃記憶體陣列1〇〇的某個晶胞，必須用一種名 爲「福勒—諾漢穿險」（Fowler-Nordheim tunneling)的程序， 也就是連續施加高負値的閘源極電壓脈衝，每次持續幾個毫 秒（mmisecond)。例如在抹除過程中，可以對一個晶胞施加幾 1239015 13239twf.doc/006 次-10伏特的閘極電壓脈衝，同、時、該晶胞的源極電壓保持在5.5 伏特，且其汲極浮置。這種高負値閘源極電壓脈衝可使電子 憑藉穿隧效應離開記憶體晶胞的浮置閘極，藉以降低其臨界 電壓値。 ， 在抹除之後，要提防一種稱爲「過抹除」的現象。過抹 除的晶胞因爲臨界電壓過低，在〇伏特的閘源極電壓之下也 會產生漏電流（leakage current)。晶胞漏電會造成不容忽視的 位元線電流，而導致讀取與寫入錯誤。因此’需要過抹除修 正以減少這種位元線電流。在過抹除修正時’在快閃記憶體 陣列100之中，耦接同一條位元線的所有晶胞，都有相同的 閘源極電壓，且其源極一律接地，汲極電壓設定爲大約5伏 特。熱電子會被注入浮置聞極’以提筒該些晶胞的臨界電壓 値。 在寫入過程中，一條位元線上的電流’是由處於寫入狀 態的晶胞的輸出電流’以及同一位元線上其他未受選定的晶 胞的電流加總而成。一般來說’未受選定的晶胞之閘源極電 壓係爲接地準位。在過抹除修正時’一條位元線上的電流’ 是耦接位元線的全部晶胞的電流總和。如果過抹除修正是由 位元線執行，全部晶胞會有相同的閘源極電壓。如果過抹除 修正是由晶胞執行，受選定的晶胞的閘源極電壓會和其他的 晶胞不同。 一個晶胞的浮置閘極儲存一個資料位元’會經過前述的 寫入與抹除步驟。在寫入後，晶胞的臨界電壓通常保持在約5.0 伏特以上，而抹除後的晶胞，其臨界電壓通常約低於3·0伏特。 如果想讀取一個晶胞’必須施以3·0伏特和6·5伏特之間’通 1239015 13239twf.doc/006 常是5伏特的控制閘極電壓。、該5伏特的讀取脈衝會被輸入 到一個陣列晶胞的閘極，以及參考陣列U8當中一個臨界電壓 接近3.5伏特的晶胞。在陣列1〇〇當中，已寫入的晶胞，其臨 界電壓大於5.0伏特，其輸出電流會小於該臨界3.5伏特之參 考晶胞所供給之電流，表示該記憶體晶胞已寫入資料。已抹 除資料的晶胞，其臨界電壓低於3.0伏特，其輸出電流會大於 該臨界値爲3.5伏特的參考晶胞，表示記憶體晶胞已經被抹 除。在確認寫入或抹除時，讀取電壓同樣會被輸入到記憶體 陣列的一個晶胞以及參考陣列118的一個晶胞。在作寫入確認 時，係使用臨界値5.0伏特的參考晶胞做比較，在作抹除確認 時，係使用臨界値3.0伏特的參考晶胞做比較。 圖2是快閃記憶體的部分電路圖，特別繪示兩條位元線 104，各包含兩個晶胞102，以及在寫入與過抹除修正時，在 各晶胞102的汲極產生位元線電壓VBL (標示爲VBLo至 VBLn)的相關電路。共同源極線在圖中接地。雖然圖中只繪 示兩條位元線1〇4和兩條字元線，實際的記憶體陣列可包含 任意數量的位元線與字元線，因此可包含任意數量的晶胞。 個別的字元線信號WLo至WLn耦接至各晶胞102的控制閘 極。行解碼器（圖1 )會選定多條位元線，以啓動附屬於各位 元線的位元開關（bit switch) 124。打開一個位元開關124，將 啓動對應的位元線104 ’而對應的晶胞1〇2即可由字元線信號 啓動。 記憶體陣列通常也包含複數個輸入輸出端(I/O)，例如位 元組模式（byte mode)需要八個’字元模式（w〇rd m〇de)需要十 六個。每個輸入輸出端包含多條位元線1〇4，且每個輸入輸出 1239015 13239twf.doc/006 端都會選出一條位元線來作嗓取或寫入的動作，也就是說， 在位麵模式八個輸入輸出端各選出—條位元線（總共有八 條位元線和八個位元）’而在字元模式十六個輸入輸出端各選 出一條位兀線（總共有十六條位元線和十六個位元），做讀取 或寫入動作。每個輸入輸出端對應到一個內部資料線信號DL (標示爲DL[0]至DL[n])以及多條位元線。雖然圖2只爲每 個輸入輸出％5繪不一條ill兀線104，其實信號DL[n]是由稱接 同一輸入輸出端的多條區域位兀線（local bit line)共享的全域 信號(global signal) ’信號DL[0]也是由耦接同一輸入輸出端的 多條區域位元線共享的全域信號。如果一個輸入輸出端的一 條位元線104的一個晶胞102要寫入「〇」，附屬於該輸入輸 出晒的相對應P型金氧半（metal_oxide-semiconductor，即 M0S)電晶體QPL就會開啓。如果該晶胞要寫入爲r !」，附 屬於該輸入輸出端的相對應P型金氧半電晶體QPL就會關閉。 電源供應器112 (亦繪示於圖1)可包含一電荷泵電路 (charge pumping circuit)或外部電源，藉以在寫入或過抹除修 正時提供位元線電流。其中一種做法是用差動放大器 (differential amplifier) 122，以使供應的電壓VDQ1受到控制 而趨近於目標汲極電壓値VDQ2，。位元開關124，在圖中繪 示爲過場電晶體（pass gate transistors) QbsO、Qbsl、Qbs2，會 受行解碼器108輸出的高電壓VPP開啓，以使電壓VDQ2通 往區域位元線104。在圖示的範例中，每個位元開關I24包含 三個金氧半過場電晶體，而實際的過場電晶體數量可能隨晶 片設計而變動。 電壓VDQ2的目標値設定爲（(Ra+Rb)/Ra)*VR。VR係爲 1239015 13239twf.doc/006 一參考電壓，可由一參考電壓子電路提供（未繪示）。電容器 126耦接至VDQ2與地線(ground)之間。電容器126可在VDQ1 被抽運時，降低VDQ2的變動幅度。如果VDQ2超越目標値’ 特別是在電荷泵電路剛產生VDQ2時，漏電路徑電路(leakage path circuit)128會疏導VDQ2以避免電壓過局。電谷益130稱 接在P型金氧半電晶體QP0的閘極與VDQ2之間。電容器130 會將VDQ2即時反應到QP0。圖中的位元開關124受到高電 壓VPP而驅動，在寫入與過抹除修正時，則允許VDQ2進入 區域位元線。位元開關124的電晶體大小通常爲節省面積而 受限制。 在寫入與過抹除修正時，當電流經過每條位元線的p型 金氧半電晶體QPL和位元開關124，會產生電壓降，壓降程 度與通過每個晶胞102的電流大小成正比，也就是說，位元 線電流越大，壓降也越大。這個壓降會使區域位元線電壓VBL (在圖中標示爲VBLo到VBLn)降低到目標電壓VDQ2以下。 由於晶胞102的電流增強，在寫入的初始階段會大幅降低寫 入的能力。過抹除修正也同樣受到不利影響。當一個晶胞逐 漸被寫入，晶胞會累積電荷，使晶胞電流逐漸減少。一旦區 域位元線電流減少，區域電壓VBL會升高到趨近VDQ2。 VBL的壓降也會衝擊過抹除修正。過抹除修正的效率會 因此大幅降低，而可能造成失敗，也就是說，記憶體晶胞在 預設的時限中無法成功地修正過抹除。 如前面所述及圖2所繪示的電路寫入技術，在寫入每個 晶胞102時，並不提供固定的VBL。如果設計時提高VDQ2 以補償跨越位元開關124的壓降，而當寫入或過抹除修正過 1239015 13239twf.doc/006 程降低位元線電流時，可靠輿依然會有問題。可靠度問題包 括介面狀態（interface state.)產生，因而減低晶胞的耐用期限。 假如VBL升高到太接近Vdq2，可能造成在受選定的位元線 上的未受選定的晶胞發生軟程式化（soft program)，產生熱電 洞（hot holes)衝擊矽〜二氧化矽介面（Si_si〇2 interface)，並產 生介面狀態。晶胞於此介面狀態會衝擊晶胞臨界電壓，並改 變晶胞的抹除與寫入特性(characteristics)。 因此’我們需要一種電路與方法，以提供不易受到晶胞 電流影響的位元線電壓給單一或多個記憶體晶胞。 【發明內容】 * 本發明的目的是提供一種控管供應電壓(supply voltage)的 方法，其係在半導體記憶體裝置內提供位元線電壓，其中位 元線電壓係在通過位元開關之後，被供應給隸屬於位元線的 記憶體晶胞。該方法會偵測提供給記憶體晶胞的位元線電流。 供應電壓會隨偵測到的位元線電流調整，以至少補償一部份 通過位元開關的壓降，而此壓降至少有部分受到位元線電流 影響。 爲讓本發明之上述和其他目的、特徵和優點能更明顯易籲 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明 如下。 【實施方式】 圖3係繪示供應極不易受到位元線(bit line)電流改變影響 的位元線電壓VBL給隸屬位元線104的記憶體晶胞(memory cell) 102的電路。圖3的電路與圖2幾乎相同，相同的元件使 用相同的標示代號，差別是圖3沒有將電容器126與130繪 11 1239015 13239twf.doc/006 不出，亦沒有將漏電路徑電路(leakage path circuit) 128繪示 出，而且陣列1000有包括位元線電流偵測與參考電壓調整電 路（以下簡稱「偵測與調整電路」）200 ’其係供應參考電壓VRp 給差動放大器（differential amplifier) 122。偵測與調整電路2〇〇 偵測來自電晶體QP0，以供應給晶胞102的總位元線電流I， 並根據總位元線電流I的大小，調整參考電壓VRP的電位， 以補償跨越位元開關（bit switch) 124和輸入輸出選擇電晶體 (I/O selection transistor) QPL 的壓降。參考電壓 VRP 輸入給 差動放大器122，以控制VDQ2的電位，進而控制區域位元線 電壓VBL的電位。當大量的總位元線電流通過P型金氧半 (metal-oxide-semiconductor，即 MOS)電晶體 QP0，VRP 會 上升以提高VDQ2，藉以抵銷因應增加的跨越位元開關124的 壓降，並提高區域電壓VBL。圖4的實施例中有這個方法的 更詳細繪示。 請參照圖4，偵測與調整電路200包括一電流鏡電路 (current mirror circuit)，例如一小顆P型金氧半電晶體QP1， 其係以一固定降縮率(reduction ratio) Μ鏡射總位元線電流Ϊ。 降縮後的電流i等於I (總位元線電流）/ Μ。在一實施例中， Μ大約在10到50之間。一電阻器Rt (最好可調整’詳情後 述）耦接於一固定參考電壓VR與電流鏡之間’以將電壓i*Rt 增加到VR之上，藉以供應調整後的參考電壓VRP ’而VRP 受控於固定電壓VR與總位元線電流I。基本上，電壓VRP係 包括一固定成分(VR)以及一受控於總位元線電流1的變動成分 (i*Rt)。 如前所述’參考電壓VRP係透過差動放大器122來控制 12 1239015 13239twf.doc/006 VDQ2的電位。偵測與調整電路200的P型金氧半電晶體QP2 到QPn可用於電壓VDP提高到趨近VDQ2，以使電流鏡QP1 運作於與QP0相同的偏壓狀況下，讓電流鏡的作用趨近完美。 因爲VRP有部分受到總位元線電流I影響，大量的總位元線 電流I會在VR之上累加成比例的大電壓，其數量爲i*Rt (或 (I/M)*Rt)。該電壓加値會反應於VDQ2，並補償在啓動的位元 線中跨越電壓開關的壓降，尤其是在初始寫入階段，此時VBL 可能因爲大量壓降而降至低於目標値。當晶胞電流因爲寫入 或過抹除修正而減少時，總位元線電流I也隨之減少，而造成 鏡射電流i的減少，進而造成累加於VR之上的電壓i*Rt減少， 因此電壓VRP與VDQ2也得隨之減少，以防止記憶體晶胞104 超出負荷。後面會說明如何決定電路200之中，P型金氧半電 晶體的大小與Rt的電阻値。 先假設耦接複數個輸入輸出端（I/O)的複數條位元線104 皆以單獨一條位元線的模型來表示。該些在任一寫入事件中 啓動的複數個並聯的位元開關124以及P型金氧半電晶體QPL 的等效電阻爲Req。總電流I流經Req。假設VD=VRP，則 (Ra/(Ra+Rb)) * VDQ2 = VRP。VRP 亦等於(I/M)*Rt + VR〇 VDQ2 亦等於 VBL + I*Req。因此，（Ra/(Ra+Rb)) * (VBL + I*Req) = VR + (I/M)*Rt。位元線電壓 VBL通常設定爲等於 ((Ra+Rb)/Ra)*VR，其中VR爲一固定電壓。由這個等式可知 (Ra/(Ra+Rb))*I*Req = (I/M)*Rt 。因此 Rt ((M*Ra)/(Ra+Rb))*Req。更進一步假設只有一個晶胞被寫入 時，Req可設定爲「每晶胞Req」-也就是一條受選定的位元 線104的QPL以及其位元開關124的等效電阻。電晶體QP2 1239015 13239twf.doc/〇〇6 到QPn最好夠大，以使其電阻、與、Rt相比之下可忽略不計。 節點VDP的電壓最好接近VDQ2，以提供趨近於理論的 完美電流鏡，但這並非必要。在節點VRP與VDP之間的P型 金氧半電晶體QP2到QPn之中，可加入更多電晶體，以提高 電壓VDP，使其趨近VDQ2，並使QP1有近似QP0的偏壓狀 況。節點VDP與VRP之間的導電路徑必須開啓，以限制偵測 與調整電路200使用的P型金氧半電晶體數量。耦接節點VRP 的P型金氧半電晶體QPn的N井(N well)偏壓必須高於VRP 的電壓，因爲QPn的P型金氧半電晶體N井必須有高於其源 極與汲極的電壓，以避免打開源極或汲極的pn接面（p-η junction)。以下稱這個電壓爲電壓VCX。 在寫入過程中，隨著個別晶胞完成寫入，總位元電流I會 從初始寫入狀態慢慢減少。此外，當一些晶胞完成寫入，而 一些晶胞尙未寫入時，總位元線電流I也會減少。已經寫入的 晶胞視同斷路(open circuit)，寫入後它們的對應開關QPL則 成爲斷路狀態，並與節點VDQ2隔離。當一些晶胞完成寫入 時，跨越位元開關124與P型金氧半電晶體QPL的壓降不會 因被寫入的晶胞而改變，但是累加於VR之上的電壓（i*Rt)會 因爲總電流I的降低而降低，因此VDQ2出現預期地降低。一 旦VDQ2降低，仍在寫入的晶胞的區域電壓VBL可能不會到 達目標値。爲了避免這個效應，電阻器Rt最好可以調整，使 其能反應已經完成寫入的晶胞數量。當個別晶胞完成寫入， 電流I逐漸減少，電阻器Rt的電阻値會隨著增加，以調整VRP 的變動電壓成分與總位元線電流之間的關係，以補償減少的 總位元線電流，儘管變動電壓成分在這之後仍然會受總位元 1239015 13239twf.doc/006 線電流改變的即時影響。但增职Rt的電阻値可確保VRP的變 動電壓成分有實質影響。在圖5的一個實施例中’每個輸入 輸出端都回饋一個信號PDN以表示受選定的位元線中，被定 址(address)的晶胞是否在已寫入狀態。然後將信號PDN用於 調整Rt的電阻値，如圖5所示。信號PDN可依照前述的技術， 或依照熟習確認記億體晶胞的寫入狀態的技術者所知的其他 方式，用參考陣歹[](reference array) 118與感應放大器（sense amplifier) 116 來產生。 這些控制信號在圖5繪示爲偵測與調整電路200中調整鲁 電路500中的PDN[0]至PDN[n]。調整電路500包含複數個 並聯的電阻器R，這些電阻器可由受控制信號PDN觸動的電 晶體開關，選擇性地在並聯組合中加入或移除，以改變Rt的 電阻値。如前所述，PDN[0]到PDN[n]的每個信號，都對應 到一個別的輸入輸出端的一條受選定的位元線的一個被定址 的晶胞的寫入狀態。如果一個輸入輸出端的一個記憶體晶胞 已處於寫入狀態，對應的調整電路500當中的信號PDN[n]會 設定爲低電位，使對應的開關斷路，並將對應的電阻器R從 調整電路500的並聯組合中移除來增加調整電路500的Rt的 0 電阻値，以維持電壓i*Rt，儘管總位元線電流I會隨晶胞完成 寫入而逐漸減少。基本上，當電流i隨各晶胞完成寫入而減少， 電阻Rt會增加以維持電壓i*Rt的相對強度，後者則隨後影響 VRP (即VR + i*Rt)。不過要注意的是，在圖5的實施例中，

Rt的電阻値是逐步變動，而不是隨電流i立即變動。一旦Rt 因爲一個晶胞完成寫入狀態而改變，Rt就保持不變，直到下 一個晶胞完成寫入爲止。VRP會以Rt的電阻値設定的速率繼 15 1239015 13239twf.doc/006 繪追縱電〖iL· i的變化，直到民i；變動爲止。一*旦下個晶胞完成 寫入，對應的電阻器R會.首電路5〇〇的並聯組合中移除，以 增加Rt的電阻値，以及VRP的變動成分隨電流i即時變動的 程度。讓Rt的電阻値隨各晶胞完成寫入而遞增，可確保電壓 VRP繼續有意義地追蹤總位元線電流I的改變。 舉例而言，假設寫入係以以位元組（byte)爲單位。如果八 個晶胞當中有五個尙未寫入，八個信號PDN當中就有五個會 觸動電路500當中的開關，以使Rt等於五個電阻器R並聯而 成的等效電阻。在這五個晶胞的寫入過程，VRP與VDQ2會 以暫時固定的Rt値設定的程度，即時追蹤電流I的變化。一 旦五個晶胞其中之一完成寫入，對應的信號PDN會使電路500 當中一個對應的開關斷路，以提高Rt的等效電阻値，以及VRP 與VDQ2在其餘四個晶胞寫入時，即追蹤電流I變化的程度。 在〜實施例中，根據前面爲Rt導出的公式，每個電阻器R的 電阻値爲Μ * (Ra/(Ra+Rb)) * (每晶胞Req)。 如前所述，對一已寫入的晶胞或1〇，位元開關路徑可由 信號PD[n]關閉，此信號係耦接至Ρ型金氧半電晶體QPL的 控制閘極。每個信號PD都處於對應信號PDN的相反狀態， 其邏輯高電位設定爲VDQ2，其邏輯低電位設定爲VSS。 圖5的記憶體電路，雖然沒有繪示，仍包含如圖2所示 從節點VDQ2接地的一漏電路徑，，以減低VDQ2在之前圖2 的相關說明中提到的過高現象。不過，這股電流會由偵測位 元線電流的P型金氧半電晶體QP1鏡射在電路200之中。爲 除去漏電流的影響，可將漏電流電路開啓持續一段時限，例

I 如s微秒(microsecond)，以穩定VDQ2電位，然後關閉漏電流 1239015 13239twf.doc/006 電路。此時限可由一計時電吟c未繪示）控制。可使用爲寫 入脈衝、過抹除脈衝和抹除脈衝產生時脈控制信號的計時器。 在該時限中，差動放大器122的輸入可設爲VR，而非VRP， 其係等於切斷偵測與調整電路200與差動放大器122的耦接， 並將VDQ2設爲固定値。在時限之後，VRP會耦接到差動放 大器，另外可以打開一個小型漏電路徑電路，取代原先的漏 電路徑電路，以避免VDQ2過高。如熟悉圖2的先前技術電 路者所知，漏電路徑電路可由一個或多個N型金氧半電晶體 串聯耦接至節點VDQ2組成。如果VDQ2的電壓過高，電流 # 會通過N型金氧半電晶體進入地線。一旦VDQ2的電位穩定 下來，耦接更小的N型金氧半電晶體到節點VDQ2，就能減少 漏電流。 圖6說明調整電路500A當中的電阻器R可用電晶體實 作，而這些電晶體的大小符合此比列：（Ra/(Ra+Rb))*M * ( — 條位元線的位元開關124的電晶體以及輸入輸出端開關QPL 的等效電阻）。比起使用電阻器，這種設計的優點是溫度補償 (temperature compensation)更佳，也就是說，這些電晶體和位 元開關裡的電晶體有相同的溫度係數（temperature · coefficient) 〇 以下的表格1-1與1-2的內容是以軟體模擬圖2的先前技 術電路的結果，其中VCC (電源供應的電壓）、溫度與參考電 壓VR如表格中所示。行位「G」是P型金氧半電晶體QP0的 閘極電壓。下列表格記錄兩種狀況-（1)只有一個抹除後的晶 胞需要寫入，或只有一條位元線需要過抹除修正，以及（2)有 八個抹除後的晶胞需要寫入，或八條位元線需要過抹除修正。 17 1239015 13239twf.doc/006 下列表格顯示當大約0.3到〇.彡毫安培(mA)的電流通過一條位 元線時，比起受控管的固定電壓VDQ2，位元線電壓VBL會 降低大約0.4到0.6伏特。「0毫安培」表示受選定的待寫入晶 胞已經是寫入後狀態，而耦接同一條位元線的其餘晶胞，在 寫入過程中都沒有漏電流。或者，^ 〇毫安培」表示在過抹除 修正過程中，受選定的位元線上的全部晶胞都沒有漏電流。 表格1-1。VCC/溫度=3.6伏特/攝氏0度；VR=1.2伏特。其中 電壓單位「V」爲伏特，電流單位^mA」爲毫安培。

VDQ1 VDQ2 需要寫入的 輸入輸出端 數量 總位元線 電流 G VBL 6V 4.67V 1 0mA 5.2V 4.67V 4.66V 0.3 15mA 5.07V 4.26V 4.67V 8 0mA 5.2V 4.67V 4.66V 2.53mA 4.81V 4.25V 8V 4.69V 1 0mA 7.24V 4.69V 4.67V 0.317mA 7.10V 4.27V 4.69V 8 0mA 7.24V 4.69V 4.65V 2.52mA 6.86V 4.26V 表格1-2。VCC/溫度=2.5伏特/攝氏90度；VR=1.2伏特。其 中電壓單位「V」爲伏特，電流單位「mA」爲毫安培。 1239015 13239twf.doc/006

VDQ1 VDQ2 需要寫入的 總位元線 G VBL 輸入輸出端 電流 數量 --------- 6V 4.68V 1 0mA 5.4V 4.68V 4.66V 0.344mA 5.22V 4.11V 4.68V 8 0mA 5.4V 4.68V 4.65V 2.74mA 4.89V 4.1 IV 8V 4.70V 1 0mA 7.44V 4.70V 4.67V 0.344mA 7.25V 4.12V 4.70V 8 0mA 7.44V 4.70V 4.65V 2.74mA 6.94V 4.10V 下列的表格2-1與2-2顯示圖6的電路的軟體模擬結果， 其中係以電阻器模擬位元開關的電阻。下列表格顯示兩種狀 況-（1)只有一個抹除後的晶胞需要寫入，或一條位元線需要 過抹除修正，以及（2)有八個抹除後的晶胞需要寫入，或八條 位元線需要過抹除修正。表格2-1與2_2顯示當總位元線電流 增加時，VBL的改變會因VRP變動而減低，也顯示總位元線 電流增加或減少時VDQ2的改變。模擬結果顯示，在每一次 模擬中，因位元線電流改變而造成的VBL改變都不超過0.17 伏特。模擬過程爲假設電阻Rt的溫度係數爲1000百萬分之一 (ppm)/攝氏1度。表格中的電壓VBL顯示位元線電流不爲0 時的位元線電壓（也就是說，位元線正在做寫入或過抹除修 正），以及位元線上沒有電流，同時QPL在「開啓」狀態時的 1239015 13239twf.doc/006

位元線電壓。當位元線上沒有電流而旦QPL在「開啓」狀態 時，VBL的電壓値會等於VDQ2。 表格2-1。VCC/溫度=3.6伏特/攝氏〇度；VR=1.2伏特。其中 電壓單位「V」爲伏特，電流單位「mA」爲毫安培。

VDQ1 VDQ2 需要寫入 的輸入輸 出端數量 VRP 總位元 線電流 VBL G VDP 6V 4.76V 1 1.22V 0mA 4.76V 5.2V 4.12V 5.24V 1.34V 0.33mA 4.79V 5.05V 4.63V 4.68V 8 1.20V 0mA 4.68V 5.2V 4.09V 5.12V 1.32V 2.59mA 4.68V 4.78V 5.0V 8V 4.77V 1 1.22V 0mA 4.77V 7.23V 4.11V 5.23V 1.34V 0.33mA 4.78V 7.09V 4.61V 4.70V 8 1.20V 0mA 4.70V 7.24V 4.08V 5.09V 1.31V 2.61mA 4.66V 6.84V 4.98V 表格2-2。VCC/溫度=2. 中電壓單位「V」爲伏特 5伏特/攝氏90度；VR=1.2伏特。 t，電流單位「mA」爲毫安培。 VDQ1 VDQ2 需要寫入 的輸入輸 出端數量 VRP 總位元 線電流 VBL G VDP 6V 4.76V 1 1.22V 0mA 4.76V 5.4V 3.29V 5.36V 1.37V 0.36mA 4.71V 5.19V 4.02V 4.69V 8 1.20V 0mA 4.69V 5.4V 3.27V 5.14V 1.36V 2.87mA 4.65V 4.83V 4.53V 8V 4.77V 1 1.22V 0mA 4.77V 7.43V 3.27V 5.22V 1.33V 0.36mA 4.60V 7.24V 3.91V 4.71V 8 1.20V 0mA 4.71V 7.44V 3.24V 5.21V 1.34V 2.88mA 4.60V 6.91V 4.47V 20 1239015 13239twf.doc/006 下列的表格3-1與3-2顯〒圖6電路的軟體模擬結果，不 過是用電晶體模擬位元開關的電阻。下列表格顯示兩種狀況 一（1)只有一個抹除後的晶胞需要寫入，或〜條位元線需要過 抹除修正，以及（2)有八個抹除後的晶胞需要寫入，或八條位 元線需要過抹除修正。表格3-1與3_2的結果類似於表格2] 與2-2，其中的VBL相對穩定（也就是說，總位元線電流改 變造成的最大VBL改變只有大約0.2伏特）。 表格3-1。VCC/溫度=3.6伏特/攝氏〇度；VR=;l2伏特。其中 電壓單位「V」爲伏特，電流單位「mA」爲毫安培〇 VDQ1 VDQ2 需要寫入 的輸入輸 出端數量 VRP 總位元 線電流 VBL G(閘 極電 壓） VDP 6.2V 4.77V 1 1.22V 0mA 4.77V 5.36V 4.01V 5.37V 1.38V 0.29mA 4.97V 5.16V 4.61V 4.68V 8 1.20V 0mA 4.68V 5.36V 3.98V 5.25V 1.35V 2.28mA 4.86V 4.74V 5.0V 8V 4.80V 1 1.22V 0mA 4.80V 7.17V 3.99V 5.38V 1.38V 0.29mA 4.97V 6.97V 4.61V 4.69V 8 1.20V 0mA 4.69V 7.17V 3.97V 5.24V 1.35V 2.28mA 4.85V 6.57V 4.99V L_____—---- 表格3-2。VCC/溫度^2·5伏特7攝氏90度；VR=1·2伏特。其 中電壓單位「V」爲伏特，電流單位「mA」爲毫安培。 21 1239015 13239twf.doc/006

VDQ1 VDQ2 需要寫入 的輸入輸 出端數量 VRP 總位元 線電流 VBL G (聞 極電 壓） VDP 6.2V 4.78V 1 1.22V 0mA 4.78V 5.56V 3.11V 5.48V 1.41V 0.3 1mA 4.92V 5.30V 3.95V 4.69V 8 1.20V 0mA 4.69V 5.56V 3.10V 5.38V 1.39V 2.47mA 4.83V 4.75V 4.47V 8V 4.80V 1 1.22V 0mA 4.80V 7.38V 3.10V 5.56V 1.42V 0.3 1mA 4.98V 7.11V 4.00V 4.68V 8 1.20V 0mA 4.68V 7.36V 3.10V 5.31V 1.37V 2.48mA 4.77V 6.59V 4.44V 圖7繪示電路200的另一個實施例，其係控管受到總位 元線電流影響的電壓VDQ2。在本實施例中’差動放大器122 的正輸入端（positive input)耦接至電壓VBLRP。在調整電路 500B 中，VBLR 設定爲 VR*(Ra+ Rb)/Ra。VBLRP 等於 VBLR + i*Rt。圖7的電路使用VDQ2做爲差動放大器的輸入，也就是 說，VDQ2是通過一回饋線路，耦接到差動放大器的負輸入端 (negative input)。這個電路與前面敘述的圖6電路有相同的VBL 控制效果。VBLRP是產生電壓VDQ2的參考電壓。模擬位元 開關的電阻比位元線開關本身的電阻大上Μ倍，而非 M*Ra/(Ra+Rb)倍。耦接VBLR的Ρ型金氧半電晶體QPn的Ν 井應有一高於VBLR的電壓VCXX，理由請參考前面關於圖6 之中電壓VCX的說明。 22 1239015 13239twf.doc/006 如前所述，應能看出本幾明是提供一種電路與方法，使 區域位元線電壓不易受到總位元線電流的變化影響，做法是 補償位元線上的電壓損耗，例如跨越啓動位元線的位元線開 關的損耗，藉以改善寫入與過抹除修正效率，以及晶胞壽命。 在一實施例中，因爲來自電源的總位元線電流的變動，而造 成的區域位元線電壓VBL的變動，小於〇.2伏特左右。 雖然本發明已以較佳實施例揭露如上，然其並非用以限 定本發明，任何熟習此技藝者，在不脫離本發明之精神和範 圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 圖1是繪示習知的典型實施例中一個包括一快閃EEPROM 記憶體陣列，以及對陣列做寫入、抹除、讀取、和過抹除修 正電路的積體電路，。 圖2是繪示一個習知在寫入與過抹除修正的過程中，提 供位元線電壓給快閃EEPROM記憶體陣列中的記憶體的電路 晶胞。 圖3是繪示供應固定位元線電壓的電路設計圖。 圖4到圖7是繪示圖3的電路設計的實施例。 【圖式標示說明】 100、1000 :記憶體陣列 102 :記憶體晶胞 104 :位元線 106 :位元線交換電路 108 :行解碼器 23 1239015 13239twf.doc/006 110 :列解碼器 、 112 :電源或電荷泵電路 114 :處理器或狀態機 116 :感應放大器 118 :參考陣列 120 :資料閂或緩衝區 122 :差動放大器 124 :位元開關 126、130 :電容器 128 :漏電路徑電路 200 :位元線電流偵測與參考電壓調整電路 500、500A、500B :調整電路 R、Ra、Rb、Rt :電阻器 Req :等效電阻 D:金氧半電晶體汲極 G:金氧半電晶體閘極 S:金氧半電晶體源極 QbsO、Qbsl、Qbs2 : N型金氧半電晶體 QP0、QP1、QP2、QP3、QPLo、QPLn、QPn ·· P 型金氧 半電晶體 I、i :電流 DL(0)、DL(n)、PD[0]、PD[n]、PDN[0]、PDN[n]、VBLo、 VBLn、VBLR、VBLRP、VCC、VCX、VCXX、VD、VDP、VDQ1、 VDQ2、VPP、VR、VRP、VSL、WLo、WLn :電壓信號 24

Claims (1)

1239015 13239twf.doc/006 拾、申請專利範圍： 1. 一種控管供應電壓的方法，其係在一半導體記憶體裝置 內提供一位元線電壓，該位元線電壓來自該供應電壓，並在 通過一位元開關之後，被供應給一位元線之中的多數個記憶 體晶胞，該方法包括下列步驟： 偵測提供給該些記憶體晶胞的一位元線電流；以及 根據偵測到的該位元線電流，調整該供應電壓，以至少 部分補償跨越該位元開關的壓降，而壓降至少有部分受到該 位元線電流影響。 2. 如申請專利範圍第1項所述之控管供應電壓的方法，其 中調整之步驟包括： 如果偵測到該位元線電流有增加時，則增加該供應電壓， 如果偵測到該位元線電流有減少時，則減少該供應電壓。 3. 如申請專利範圍第1項所述之控管供應電壓的方法，更 包括調整該供應電壓，以在該些記憶體晶胞處維持一位元線 電壓時，該位元線電壓在寫入與過抹除修正過程中大致保持 〇 4. 如申請專利範圍第1項所述之控管供應電壓的方法，其 中該半導體記憶體裝置包括耦接至該供應電壓的多數條位元 線，每一該些位元線包括各自的記憶體晶胞，透過各自的該 位元開關耦接至該供應電壓，其中一組該記憶體單元晶胞係 一起被定址，以作寫入與過抹除修正其中之一，其中偵測步 驟包括偵測供應給該些位元線的一總位元線電流，以及調整 步驟包括根據偵測到的該總位元線電流調整該供應電壓。 5. 如申請專利範圍第4項所述之控管供應電壓的方法，其 25 1239015 13239twf.doc/006 中調整步驟包括如果偵測到鼙總位元線電流有增加時，則增 加該供應電壓，如果偵測到該總位元線電流有減少時，則減 少該供應電壓。 6. 如申請專利範圍第4項所述之控管供應電壓的方法，其 中該供應電壓包括一固定參考電壓成分，以及一受偵測到的 該總位元線電流影響的一變動電壓成分，該方法更包括隨著 該組記體晶胞之中，個別記憶體晶胞進入一已寫入狀態，則 逐步調整該變動成分與該總位元線電流之間的關係。 7. 如申請專利範圍第6項所述之控管供應電壓的方法，其 φ 中逐步調整步驟在該組記憶體晶胞的每個個別晶胞進入該已 寫入狀態後，調整該變動成分與該總位元線電流之間的關係。 8. 如申請專利範圍第6項所述之控管供應電壓的方法，產 生該變動電壓成分的步驟包括以一降縮率鏡射該總位元線電 流，並且以該鏡射部分產生該變動成分。 9. 如申請專利範圍第8項所述之控管供應電壓的方法，其 中逐步調整步驟包括改變用於產生該變動電壓成分的電阻 値。 10. 如申請專利範圍第9項所述之控管供應電壓的方法，® 其中改變步驟係受多數個控制信號影響，該些控制信號則指 出該組記憶體晶胞中的每個該個別記憶體晶胞，處於已寫入 狀態與否。 11. 如申請專利範圍第4項所述之控管供應電壓的方法， 其中該半導體記憶體裝置爲一快閃記憶體裝置，該快閃記憶 體裝置包括由快閃記憶體晶胞組成的多數個輸入輸出區塊（I/O block)陣列，每一該些輸入輸出區塊包括多數個行與多數個 26 1239015 13239twf.doc/006 列，該些輸入輸出區塊陣列包倉該些位元線。 12. —種半導體裝置，包括： 一*位兀線； 多數個記憶體晶胞，且一位元開關係耦接至該些記憶體 晶胞與一供應電壓節點； 一偵測裝置，用以偵測供應給該些記憶體晶胞之一位元 線電流；以及 一調整裝置，用以在該供應電壓節點，根據偵測到的該 位元線電流調整一供應電壓，以至少部分補償跨越該位元開 φ 關的壓降，該壓降至少有部分受該位元線電流影響。 13. 如申請專利範圍第12項所述之半導體裝置，其中該調 整裝置包括在偵測到該位元線電流有增加時，增加該供應電 壓，並且在偵測到該位元線電流有減少時，減少該供應電壓 的一裝置。 14. 如申請專利範圍第12項所述之半導體裝置，更包括調 整該供應電壓，以在該些記憶體晶胞處維持一位元線電壓時， 該位元線電壓在寫入與過抹除修正過程中大致保持不變的一 裝置。 春 15. 如申請專利範圍第12項所述之半導體裝置，其中該半 導體裝置包括耦接至該供應電壓之多數條位元線； 每一該些位元線包括各自的記憶體晶胞，透過各自的該 位元開關耦接至該供應電壓，其中一組該記憶體晶胞係一起 被定址，用以作寫入或過抹除修正， 其中該偵測裝置包括一裝置，用以偵測供應給該些位元 線的一總位元線電流，以及 27 1239015 13239twf.doc/006 該調整裝置包括一裝置，甩以根據偵測到的該總位元線 電流調整該供應電壓。 16. 如申請專利範圍第15項所述之半導體裝置，其中該偵 測裝置包括一電流鏡電路，該電流鏡電路被設計爲以一降縮 率鏡射該總位元線電流。 17. 如申請專利範圍第15項所述之半導體裝置，其中該調 整裝置包括用以在偵測到該總位元線電流有增加時，增加該 供應電壓，並且在偵測到該總位元線電流有減少時，減少該 供應電壓的一裝置。 18. 如申請專利範圍第17項所述之半導體裝置，其中該調 整裝置包括： 一差動放大器，該差動放大器之輸出端耦接至該供應電 壓節點；以及 一參考電壓產生電路，該參考電壓產生電路輸出端耦接 至該差動放大器之一參考電壓輸入端。 19. 如申請專利範圍第18項所述之半導體裝置，其中該參 考電壓產生電路包括一電阻電路耦接至一電流鏡電路，該電 流鏡電路被設計爲以一降縮率鏡射該總位元線電流。 20. 如申請專利範圍第15項所述之半導體裝置，其中該供 應電壓包括一固定參考電壓成分，以及受該偵測到的總位元 線電流影響的一變動電壓成分，且該半導體裝置更包括隨著 該組記體晶胞之中，個別記憶體晶胞進入已寫入狀態，逐步 調整該變動成分與該總位元線電流之間的關係的一調整裝 置。 21. 如申請專利範圍第20項所述之半導體裝置，其中該調 28 1239015 13239twf.doc/006 整裝置包括一參考電壓產生雩路，該參考電壓產生電路包括 一可調整電阻電路耦接至一電流鏡電路，該電流鏡電路被設 計爲以一縮降率鏡射該總位元線電流。 22. 如申請專利範圍第21項所述之半導體裝置，更包括用 以根據多數個控制信號，調整該可調整電阻電路的電阻値， 該些控制信號指出該組記憶體晶胞中的每個該個別記憶體晶 胞，是否處於已寫入狀態。 23. 如申請專利範圍第22項所述之半導體裝置，其中該關 係是在該群記憶體晶胞的各個個別晶胞進入該已寫入狀態之φ 後做調整。 24. 如申請專利範圍第20項所述之半導體裝置，更包括產 生該變動電壓成分的裝置。 25. 如申請專利範圍第15項所述之半導體裝置，其中該半 導體記憶體裝置爲一快閃記憶體裝置，包括多數個快閃記憶 體晶胞組成的一輸入輸出區塊陣列，每一該些輸入輸出區塊 包括多數個行與多數個列，該些輸入輸出區塊陣列包含該些 位元線。 26. —種半導體裝置，包含一快閃記憶體晶胞組成的陣列，® 該陣列包括多數個行和多數個列，該些行包括多數條位元線， 其中每一該些位元線包括個別的一記憶體晶胞，經由個別的 一位元開關耦接至一供應電壓，其中一組該些記憶體晶胞可 一起被定址以寫入資料，該半導體裝置更包括： 一偵測裝置，用以偵測提供給耦接該組記憶體晶胞的該 些位元線的一總位元線電流； 一受控管的供應電壓源，提供該供應電壓，該供應電壓 29 1239015 13239twf.doc/006 包括一固定參考電壓成分，以及一受偵測到的該總位元線電 流影響的一變動電壓成分，其中該供應電壓會受調整，以追 蹤供應給耦接該組記憶體晶胞的該些位元線的該總位元線電 流；以及 一調整裝置，用以隨著每一該些記憶體晶胞進入已寫入 狀態時，即調整該變動成分與該總位元線電流之間的一關係。 27. 如申請專利範圍第26項所述之半導體裝置，其中該調 整裝置包括一參考電壓產生電路，該參考電壓產生電路包括 一可調整電阻電路耦接至一電流鏡電路，該電流鏡電路被設 計爲以一縮降率鏡射該總位元線電流。 28. 如申請專利範圍第27項所述之半導體裝置，更包括根 據一控制信號，調整該可調整電阻電路的電阻値，該控制信 號指出每個該個別記憶體晶胞，是否處於已寫入狀態的一裝 置。 29. 如申請專利範圍第28項所述之半導體裝置，其中該關 係是在每個個別晶胞進入已寫入狀態之後做調整。 30. —種半導體記憶體裝置，包括： 一位兀線； 一記憶體晶胞，且一位元開關耦接至該記億體晶胞與一 供應電壓節點之間； 一電流鏡電路，用以一降縮率鏡射通過該記憶體晶胞的 位元線電流； 一電壓源，該電壓源之輸出端耦接至該供應電壓節點， 並且隨一參考電壓而變動；以及 一參考電壓產生電路，該參考電壓產生電路之輸出端耦 1239015 13239twf.doc/006 接至該電壓源的一參考電壓輸入端，該參考電壓產生電路包 括一電阻電路耦接至該電流鏡電路， 其中該參考電壓產生電路供應一參考電壓給該電壓源， 該參考電壓會隨該鏡射後的位元線電流變動， 藉由該參考電壓，位於該供應電壓節點的該供應電壓， 會根據該位元線電流做調整，以至少部分補償跨越該位元開 關的一壓降，且該壓降至少有部分受該位元線電流影響。

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