TWI234275B - Method of fabricating a flash memory cell - Google Patents

Description

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五、發明說明（1) 發明之領域 本發明係提供一種製作分離閘極快 # erasing voltage) gate flash memory cel 1 )的方法，、1。己 早兀（spl U 電（point discharge)來降低抹除電壓3種利用大知放 之製作快閃記憶單元的方法。 背景說明 依閘極結構之不同’快閃記憶體大致可區分為堆疊閘 極（stacked gate)快閃記憶體以及分離間極（split gate) 快閃記憶體兩種類型。堆疊式閘極快閃記憶單元包含有一 用來儲存電荷的浮動閘極（floating gate)、 一 ONO(oxide/nitride/oxide)結構的介電層以及一用來控制 資料存取的控制問極（control gate)，由下至上依序堆疊 於一隧穿氧化層上，且上述各層之側壁均係約略相切齊。 一般而言，堆疊閘極快閃記憶單元雖然較不佔面積，然而 卻具有過度抹除（〇 v e r e r a s e )的缺點。而分離閘極快閃記 憶體則可以解決堆疊閘極快閃記憶體之過度抹除的問題。 請參考圖一至圖四，圖一至圖四為習知於一半導體晶 片1 0上製作一分離閘極式快閃記憶單元的方法示意圖。如 圖一所示’半導體晶片10包含有一矽基底12，以及一隧穿 氧化層1 4設於矽基底1 2之上。

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如圖二 成一光阻層 複數個開口 植製程，利 基底12中形 利用一快速 摻雜區22内 2 2係分別用 而二摻雜區 單元的通道 戶斤示，習心+ 、，白夭方法是先於隧穿氧化層1 4的表而ρ ，用，，行一微影製程，以於光阻層1 6中平二 用光;且”摻雜區的位置。接著進行-離‘ i 、 € 16作為硬罩幕（hard mask)，以於石 成^換雜區2 2。之後將光阻層1 6完全去除， 熱製程（rapid thermal processing， 的摻貝予以活化（activation)。其中，株紐： 木作為分離閘極快閃記憶單元的汲極與源、極 2 2之間的矽基底1 2則定義為分離閘極快閃’ 區（channel) 20。 憶 如圖三所示，接下來進行一低壓化學氣相沈積f 1

^ W 〇 W pressure chemical vapor deposition，LPCVD)製裎， 隧穿氧化層1 4表面形成一多晶石夕層（未顯示）。然後於多曰; 矽層表面形成一光阻層2 6，並利用微影製程在光阻層2 形成一浮動閘極（f 1 〇 a t i n g g a t e )的圖案。之後，再以圖 案化之光限層2 6作為罩幕來進行一非等向性餘刻製裎/以 垂直向下去除多晶矽層直到隧穿氧化層1 4表面，形成分^ 閘極快閃記憶單元之浮動閘極2 4。 如圖四所示，將光阻層2 6完全去除之後’隨後進行— 熱氧化製程，以於浮動閘極2 4表面形成一由原生氧化層/ 氮化層/石夕氧層所組成的〇 N 0介電層2 8。接著進行—低壓化

1234275 五、發明說明（3) 學氣相沈積製程，於半導體晶片1 0表面形成一多晶矽層 (未顯示）。然後於多晶矽層表面形成另一光阻層（未顯 示），並利用微影以及蝕刻等方法來定義出控制閘極的圖 案，以去除部份之多晶矽層，形成分離閘極快閃記憶單元 之控制閘極3 0。 為了將資料寫入快閃記憶單元之浮動閘極2 4中，目前 大多是利用通道熱電子（channel hot electrons， CHE)效 應，亦即先將控制閘極3 0接至一高電壓，並將源極接地 (grounded)，然後再將汲極接至一固定電壓，藉此產生熱 電子以通過隧穿氧化層1 4而注入浮動閘極2 4，達到儲存資 料的目的。而在進行資料抹除時，則是利用福樂漢諾隧穿 (Fowler Nordheim tunneling)技術，先將控制閘極 3 0接 地或接至一負電壓（negative biased)’再將沒極設在一 高電壓狀態，以移除儲存於浮動閘極2 4之電子。 由於習知技術在利用福樂漢諾隧穿技術來進行抹除 時，隧穿氧化層1 4之電場至少必須達到1 〇百萬伏特/公分 (MV/cm)之要求，為了避免施加高電壓對元件造成破壞’ 因此通常會減少隧穿氧化層1 4的厚度至約介於8 0至1 2 0埃 之範圍内，以滿足高電場之要求。然而，隨著隧穿氧化層 1 4之厚度減少，快閃記憶單元會產生下列兩個問題： (1)由於隧穿氧化層1 4的厚度不足以為儲存於浮動閘極2 4 内的電子提供有效之能障（Potential barrier)’因此使

1234275 五、發明說明（4) 得快閃記憶單元之資料保存（d a t a r e t e n t i ο η )能力大受影 響。 (2 )隨著隧穿氧化層1 4厚度的減少，使得浮動閘極2 4與矽 ' 基底1 2之間的電容值大幅提昇，且浮動閘極2 4與矽基底1 2 ， 之間的電容值增加會使得整個快閃記憶單元的竊合值 (c 〇 u ρ 1 i n g r a t i 〇， C R )降低，而仍無法進一步降低快閃記 憶單元之操作電壓。 發明概述 因此，本發明之主要目的即在提供一種可以增加隧穿 氧化層之厚度以提昇分離閘極快閃記憶單元之效能的方 法。 本發明之次要目的在提供一種可以降低抹除電壓之分 離閘極快閃記憶單元的製作方法。 在本發明之最佳實施例中，首先於一半導體基底中形 成一尖角結構，然後進行一第一離子佈植製程，以於該半 導體基底中形成一環繞該尖角結構之第一摻雜區。之後於 該半導體基底以及該第一摻雜區表面形成一第一介電層， 並依序於該第一摻雜區上方之該第一介電層表面形成一浮 動閘極，然後於該浮動閘極表面覆蓋一第二介電層，並於 該第二介電層表面形成一控制閘極。最後利用該控制閘極

1234275 五、發明說明（5) 作為遮罩，進行一第二離子佈植製程’以於該半導體基底 中形成一第二摻雜區。 由於本發明之浮動閘極下方具有尖角結構，因此在利 用福樂漢諾隧穿技術來進行抹除時，可以經由該尖端結構 進行尖端放電以利於移除儲存於浮動閘極内的電子’也因 此本發明能有效降低該快閃記憶單元所需之抹除電壓，進 而解決習知於控制閘極上方施加高壓所引起的問題。 發明之詳細說明 請參考圖五至圖十，圖五至圖十為本發明於一半導體 晶片4 0上製作一分離閘極式快閃記憶單元的方法示意圖。 如圖五所示，半導體晶片40包含有一矽基底42，以及複數 個場氧化層（field oxide layer，FOX) 44或淺溝隔離 (ST I )設於矽基底4 2之上，以用來定義出複數個主動區域 (a c t i v e a r e a )。在本發明之最佳實施例中，石夕基底4 2係 由單晶所構成的P型石夕基底，並且具有一（1 0 0 )結晶面之表 面〇 如圖六所示，本發明方法係先利用一熱氧化法，於半 導體晶片4 0表面形成一厚度約為1 0 ◦至2 0 0埃（a n g s t r 〇 m， A )之矽氧層46，接著利用一 LPCVD製程，於矽氧層46與場 氧化層4 4表面覆蓋一厚度約為2 0 0 0埃之氮化矽層4 8。之後

1234275 五、發明說明（6) 再於氮化矽層4 8表面形成一光阻層5 0，迷進行一微影製 程，以於光阻層5 0中形成一開口 5 1，用來定義欲形成尖角 結構的位置。 如圖七所示，接著利用光阻層5 0作為硬罩幕來進行一 蝕刻製程，以去除部份之氮化矽層4 8與矽氧層4 6，直至矽 基底4 2表面，進而形成一貫穿氮化矽層4 8與矽氧層4 6之開 口 5 2。隨後再沿著開口 5 2向下蝕刻矽基底4 2，以於開口 5 2 下方之矽基底42中形成一尖角結構54。在本發明之最佳實 施例中，由於矽基底4 2係為一立方晶格結構（cub i c c r y s t a 1 s t r u c t u r e )，因此建議使用濕蝕刻來蝕刻矽基底 42’亦即利用氫氧化钟（potassium hydroxide， KOH)作為 姓刻液’並調整氫氧化鉀對矽基底4 2之（丨〇 〇 )表面與（丨丨i ) :面之姓刻選擇比至約為100，以於矽基底42中形成尖角 、，/其中，尖角結構54之二相交側邊54&與54b均係由 5 4 b之間具有一成、’使得尖角結構5 4之二相交側邊5 4 a與 '、~約為7 0 · 4度之夾角。 划圃八所+ 除氮化矽層48^乃j形成尖角結構54之後，接著即完全去 體晶片40表面形成_二，然後進行一微影製程於半導 口 57,以用來定 2阻層56,並於光阻層56中形成一開 ，，利用光限層5 ^ ==置於之後進行一離子佈植製 質，以形成1繞尖入難摻 匕W摻雜區58緊鄰

第10頁 1234275 五、發明說明（7) 於一場氧化層4 4之一側邊係用來作為本發明之分離閘極快 閃記憶單元的汲極。之後，將光阻層5 6完全剝除。在本發 明之其他實施例中，上述之離子佈植製程亦可以直接以用 來定義尖角結構5 4位置之氮石夕層4 8以及石夕氧層4 6作為佈植 遮罩，形成摻雜區5 8，然後再去除氮矽層4 8以及矽氧層 4 6，以節省一道微影製程。 如圖九所示，隨後進行一熱氧化製程，以於矽基底4 2 表面以及尖角結構5 4内形成一矽氧層，作為隧穿氧化層 6 0。其中，隧穿氧化層6 0於（1 0 0 )晶面上成長之厚度約為 1 5 0埃，而隧穿氧化層6 0於（1 1 1 )晶面上成長之厚度則約為 2 4 0埃。此外，植入摻雜區5 8内之摻質亦可以在該熱氧化 製程中被予以活化。隨後再進行一 LPCVD製程，以於隧穿 氧化層6 0表面形成一多晶矽層（未顯示），並利用微影以及 蝕刻等方法去除部份之多晶矽層後，旋即在摻雜區5 8上方 形成一分離閘極快閃記憶單元之浮動閘極6 2，且浮動閘極 6 2之一側邊係設置於緊鄰摻雜區5 8之場氧化層4 4表面。 之後如圖十所示，進行一熱氧化製程，以於浮動閘極 4 0表面均勻覆蓋一由原生氧化層/氮化層A夕氧層（其厚度 約為5 0 / 1 0 0 / 5 0埃）所共同組成的Ο N 0介電層6 4。然後於Ο N 0 介電層6 4表面形成一由多晶矽所構成的控制閘極6 6，並利 用控制閘極6 6作硬罩幕來進行一離子佈植製程，以於鄰近 控制閘極6 6處之矽基底4 2中植入N型摻質，形成一摻雜區

1234275 五、發明說明（8) 6 8，用來作為分離閘極快閃記憶單元之源極。最後再利用 一快速熱製程將摻雜區6 8内的摻質予以活化，以完成本發 明之分離閘極快閃記憶單元之製作。

為了於矽基底42中形成尖角結構54，在本發明之最佳 實施例中係利用濕蝕刻之蝕刻液對於晶體結構之不同晶面 之間具有不同蝕刻選擇比之特性，而自然地於矽基底4 2定 義出尖角結構5 4之輪廓，之後再於尖角結構5 4上方依序形 成浮動閘極6 2與控制閘極6 6等結構，以使浮動閘極6 2在進 行資料抹除操作時，能夠藉由下方尖角結構5 4之尖端放電 效應之輔助，降低控制閘極6 6與浮動閘極6 2所需的抹除電 壓。

相較於習知之快閃記憶單元之製作方法，本發明於浮 動閘極下方形成尖角結構，因此在利用福樂漢諾隧穿技術 來進行抹除時，可以經由尖端結構進行尖端放電以利於移 除儲存於浮動閘極内的電子，也因此本發明不需要再於控 制閘極上方施加高電壓，或者藉由降低隧穿氧化層的厚度 來形成高電場，而可以直接降低快閃記憶單元所需之抹除 電壓，並且使隧穿氧化層保有足夠之厚度，以大幅改善快 閃記憶單元之效能。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明專利之涵

第12頁 1234275 五、發明說明（9) 蓋範圍。

1234275 圖式簡單說明 圖示之簡單說明 圖一至圖四為習知製作一分離閘極快閃記憶單元的方 法示意圖。 圖五至圖十為本發明製作一分離閘極快閃記憶單元的 方法示意圖。 圖示之符號說明 10 半導體晶片 12 6夕基底 14 隧穿氧化層 16 光阻層 20 通道區 22 摻雜區 24 浮動閘極 26 光阻層 28 ΟΝΟ介電層 30 控制閘極 40 半導體晶片 42 6夕基底 44 場氧化層 46 矽氧層 48 氮化矽層 50〜 56 光阻層 5 卜 52、57 開口 54 尖角結構 5 4a、5 4b 尖角結構之側邊 58〜 68 摻雜區 60 隧穿氧化層 62 浮動閘極 64 0Ν0介電層 66 控制閘極

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Claims (1)

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_案號90112703_年月曰 修正_ 六、申請專利範圍 1. 一種低抹除電壓（e r a s i n g v ο 11 a g e )之快閃記憶單元 的製作方法，該製作方法包含有下列步驟： 提供一半導體基底； .進行一蝕刻製程去除部份之該半導體基底，以於該 半導體基底中至少形成一尖角結構（V -shape structure ) ·， 進行一第一離子佈植製程，以於該半導體基底中形 成一環繞該尖角結構之第一摻雜區； 於該半導體基底以及該第一摻雜區表面形成一第一 介電層；

於該第一掺雜區上方之該第一介電層表面形成一浮 動閘極； 於該浮動閘極表面覆蓋一第二介電層； 於該第二介電層表面以及鄰近該浮動閘極之該半導 體基底表面形成一控制閘極；以及 利用該控制閘極作為遮罩，進行一第二離子佈植製 程以於該半導體基底中至少形成一第二摻雜區。 2. 如申請專利範圍第1項之製作方法，其中該尖端結構 係用來於該快閃記憶單元進行一資料抹除時進行尖端放 電（ρ 〇 i η ΐ d i s c h a r g e )，以降低該快閃記憶單元所需之抹 除電壓。 3. 如申請專利範圍第1項之製作方法，其中該蝕刻製程

第15頁 1234275 _案號90112703_年月曰 修正_ 六、申請專利範圍 係為一利用氫氧化钟（Potassium Hydroxide，KOH)溶液 作為蝕刻液之濕蝕刻製程。 4. 如申請專利範圍第1項之製作方法，其中該尖角結構 係形成於該半導體基底之二相交之（11 1 )平面上。 5. 如申請專利範圍第1項之製作方法，其中該尖角結構 兩側之該半導體基底係形成一70. 4度之夾角。

6. 如申請專利範圍第1項之製作方法，其中該半導體基 底係為一 P型矽基底。 7. 如申請專利範圍第1項之製作方法，其中該第二介電 層係為一由原生氧化層/氮化層/矽氧層 (oxide/nitride/oxide， 0N0)所組成的0N0 介電層。 8. 如申請專利範圍第1項之製作方法，其中該快閃記憶 單元係為一分離閘極快閃記憶單元（s ρ 1 i t g a t e f 1 a s h memory cell) o

9 . 一種於一半導體基底上製作一分離閘極快閃記憶單 元之方法，談半導體基底包含有一（100)表面以及至少二 相交之（111)平面，且該半導體基底表面覆蓋有一犧牲 層，該方法包含有下列步驟：

第16頁 1234275 案號 90112703 年 月 曰 修正 六、申請專利範圍 進行一微影暨蝕刻製程，以於該犧牲層中形成一通 達至該半導體基底表面之開口； 沿著該開口對該半導體基底進行一蝕刻製程，且該 蝕刻製程對該（1 0 0 )表面與各該（1 11)平面具有一預定蝕 刻選擇比（selectivity)，以於該半導體基底中形成一尖 角結構（V-shape structure)； 於該半導體基底中形成一環繞該尖角結構之第一摻 雜區，並去除該犧牲層； 依序於該半導體基底表面形成一第一介電層，以及 於該第一摻雜區上方之該第一介電層表面形成一浮動閘 極； 於該浮動閘極表面形成一第二介電層； 於該第二介電層表面以及鄰近該浮動閘極之該半導 體基底表面形成一控制閘極；以及 於鄰近該控制閘極之該半導體基底中形成一第二摻 雜區，以完成該分離閘極快閃記憶單元之製作。 10. 如申請專利範圍第9項之方法，其中該方法於進行該 微影暨#刻製程之前另包含有一場氧化層（field oxide layer, FOX)製程，以於該半導體基底表面形成複數個場 氧化層並定義出複數個主動區域。 11· 如申請專利範圍第1 0項之方法，其中該第一摻雜區 係緊鄰該場氧化層，且該浮動閘極係部份設置於該場氧

第17頁 之 構 結 角 尖 該 中 其 法。 方上 之面 項平 9 Ν)/ 第1 Ί1 圍1 範該 利各 專於 請成 中形 如係 邊 12側 1234275 _案號90112703_年月日 修正 六、申請專利範圍 化層表面。 13. 如申請專利範圍第9項之方法，其中該蝕刻製程係為 一利用氫氧化舒（Potassium Hydroxide，KOH)溶液作為 蝕刻液之濕蝕刻製程。 14. 如申請專利範圍第9項之方法，其中該預定蝕刻選擇 比约等於1 0 0。 1 5 . 如申請專利範圍第9項之方法，其中該尖角結構之二 側邊係形成一 7 0 · 4度之夾角。 16. 如申請專利範圍第9項之方法，其中該尖角結構係用 來於該分離閘極快閃記憶單元進行資料抹除時進行尖端 放電，以降低該分離閘極快閃記憶單元所需之抹除電 壓。 _ 17. 如申請專利範圍第9項之方法，其中該半導體基底係 為一 P型矽基底。 18. 如申請專利範圍第9項之方法，其中該第二介電層係

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