TWI233691B - Nonvolatile memory, nonvolatile memory array and manufacturing method thereof - Google Patents
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Description
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13281twf.ptd 第8頁 1233691 五、發明說明（2) 括浮置閘極108a(108b)與字元線11〇，字元線11〇係作為記 憶π件Qml (Qm2)的控制閘極。輔助閘電晶體以〗（Qa2)與記 憶το件Qml(Qm2)構成一個記憶胞〇1(扣），而在ag_md型陣 列中，在列的方向中，相鄰記憶胞會共用源極/汲極區。 上述AG-AND型之圮憶胞結構中，當要對記憶胞…進行 程式化時，於字元線施加13伏特之偏壓、於輔助閘極i〇6a 施加1伏特的偏壓、源極/汲極區丨〇4a施加〇伏特之偏壓、 源極/汲極區1 〇4b施加5伏特之偏壓。使電子注入記憶元件 Qml之浮置閘極1 08a中，而使記憶胞Q1程式化。而記憶胞 Q2則因為輔助閘極1 〇6b未施加有電壓，而不會被程式化。 然而，在上述AG-AND型之記憶胞結構中，由於在記憶 胞QUQ2)兩側的基底1〇〇中都形成有源極/汲極區（i〇4a、 104b或104c)，為了避免源極/汲極區（1〇4a、1〇4b或i〇4c) 太接近而使記憶胞下方的通道導通’而必須使源極/汲極 區（l〇4a、l〇4b或l〇4c)彼此都要相距一段適當的距離，而 使的記憶胞的尺寸無法更進一步的縮小。 發明内容 有鑑於此，本發明之一目的為提供一種非揮發性記憶 體、非揮發性記憶體陣列及其製造方法，可以簡單的製作 出非揮發性記憶體陣列，此種非揮發性記憶體可以利用源 極側注入效應（Source-Side Injection，SSI)進行程式化 操作，而能夠提高程式化速度，並提高記憶胞效能。 本發明之另一目的為提供一種非揮發性記憶體、非揮 發性記憶體陣列及其製造方法，可以增加浮置閘極與控制
1233691 五、發明說明（3)
並提升元件效 閘極之間所夾的面積，而提高閘極轉合率 能。 " 本發 非揮發性 記憶胞尺 本發 憶胞列、 記憶胞列 極、多個 閘極結構 選擇閘極 閘極結構 疊閘極結 明之再一目的為提供一種 記憶體陣列及其製造方法 寸’並提升元件集積度。 明提出一種非揮發性記憶 第一源極區/汲極區與第二 包括多個堆疊閘極結構、 浮置閘極、閘間介電層、 設置於基底上，各堆疊閘 介電層、選擇閘極與頂蓋 側壁。多個控制閘極設置 構之間的間隙，且控制閘 ，可以更進一步的縮小 體’包括基底、第一記 -源極區/沒極區。第一 間隙壁、多個控制閘 牙隧介電層。多個堆疊 極結構從基底起依序為 層。間隙壁設置於堆疊 於基底上’填滿每兩雄 極由一控制閘極線串接
在一起。多個浮置閘極設置於每兩堆疊閘極結構之間，且 位於控制閘極與基底之間。閘間介電層設置於控制閣極與 浮置閘極之間。穿隧介電層設置於浮置閘極與基底之間。 第一源極區/汲極區與第二源極區/汲極區，分別設置於第 一記憶胞列兩側之該基底中， 上述之非揮發性記憶體，更包括設置於基底上之第二 記憶胞列及第二源極區/汲極區與第三源極區/汲極區。第 二記憶胞列具有與第一記憶胞列相同的結構。第二源極區 /汲極區與第三源極區/汲極區分別設置於第二記憶胞列兩 側之基底中，其中第一記憶胞列與第二記憶胞列共用第二 源極區/ ：：及極區。
13281twf.ptd 第10頁 1233691 五、發明説明（4) 本發明之非 並沒有設置元件 陣列之積集度。 本發明又提 多個記憶胞列、 源極線以及多條 歹ij，各記憶胞列 各堆疊閘極結構 極與頂蓋層；間 閘極設置於每兩 置於浮置閘極與 閘極結構之間、 控制閘極與浮置 外側兩堆疊閘極 接同一列之記憶 行記憶胞的選擇 多條汲極線連接 揮發性 隔離結 ^ f體結構中，在各記憶胞列之間 ^、接觸窗，因此可以提升記憶體 出 種 多條控 汲極線 包括： 從基底 隙壁設 堆疊閘 基底之 且位於 閘極之 結構一 胞的控 閘極。 同一行 非揮發 制閘極 。多個 多個堆 起依序 置於堆 極結構 間；多 浮置閘 間；源 側之該 制閘極 多條源 之汲極 十生記憶體陣列，包括基底、 線、多條選擇閘極線、多相 記憶胞列排成一記憶體陣 疊閘極結構設置於基底上， 為選擇閘極介電層、選擇$ 疊閘極結構側壁；多個浮| 之間的間隙；穿隧介電層惑 個控制閘極設置於每兩堆| 極上；閘間介電層，設置灰 極區/汲極區分別設置於最 基底中。多條控制閘極線 。多條選擇閘極線連接同一 極線連接同一行之源極區。 區。
上述之非揮發性3己丨思體陣列’其中記憶體陣列至少可 區分為第一記憶體區塊與第一 έ己憶體區塊’第一記憶體區 塊中之記憶胞列的汲極由第一汲極線連接在一起，第二記 憶體區塊中之記憶胞列的沒極由第二汲極線連接在一起， 且第一記憶體區塊與第一記憶體區塊共用一源極線。 上述之記憶體陣列可以利用源極側效應使電子注入選 定之記憶胞之浮置閘極中’而使選定之記憶胞程式化，並
13281twf.ptd 第11頁 1233691 五、發明說明（5) K利;通穿隨效應使電子由記憶胞之浮置間極拉 至基低中，而抹除整個記憶體陣列的全部資料。 本發明之非揮發性記憶體陣列中，由於 構之”沒有間隙，因此可以提升記憶胞陣列i積 立之：揮發性記憶體陣列中，在各記憶胞列之間 件隔離結構與接觸窗，因此可以提升記憶體 本：=更提供一種非揮發性記憶體的製造方法 閘極結構各自包堆疊閘極結構，堆疊 述擇閘極介電層、一選擇閘極與一頂 荇之Η $ I於基底中形成源極區與汲極區，源極區盘汲 ; = 隔二個以上之堆疊閘極結構。然後 i多個浮置閘桎導體層，以於堆疊閘極結構之間的間隙形 底上im;!。接著，，案化該第二導體層，於該基 在-起的多個閑極結構之間犧’且彼此連接 形成體的製造方法中，於基底上 隧介電層之步；m熱氧化法。且在基底上形成穿 本發明形忐且士更可在源極/汲極區上形成絕緣層。 閘極與控制間極：：：：口之浮置閘極，可以增加浮置 率，降低其操作’而提高記憶胞之閉極搞合 ’、而之工作電壓，而提升記憶胞的操作速
1233691 '發明說明（6) 度與效能。 絕緣ί 5 = = f極區與丨及極區上形成厚的絕緣層，此 極，二:：：：區與汲極區上的浮置間極與控制閉 區上的；置閑極師：=額外的製程移除源極區與汲極 ” 4工制閘極，因此可以簡化製程。 結構而：此ί ί : : ^意胞列之間並沒有形成元件隔離 度。 馬間早，且可以提升記憶體陣列之積集 為讓本發明之μ、+、i # 顯易懂，下文特兴—ί目的、特徵、和優點能更明 細說明如下：' 牛—較佳實施例，並配合所附圖<，作詳φ 方式 圖2Α為繪示本發明之非揮發性記憶體陣列之上視圖。 ，2Β為繪不圖2Α中沿Α-Α，線之結構剖面圖。在圖2Α及圖2β 中汜憶體陣列可劃分為記憶體區塊2〇〇a及記憶體區塊 2^)0b ’其中記憶體區塊2〇〇a及記憶體區塊2〇〇b共用一源極 區220 (源極線S)。以下只針對記憶胞列2〇〇a作說明。 請參照圖2A，本發明之非揮發性記憶體陣列，包括基 底200、多數個記憶胞列QL1〜QL4、多數條控制閘極線土 CG卜CG4、多數條選擇閘極線S(n〜SG5、源極線s以及沒極橹 線D。 記憶胞列QL1〜QL4排成一記憶體陣列。控制閘極線 CG 1〜CG4，分別連接同一列記憶胞之控制閘極。選擇閘極 線SG卜SG5分別連接同一行記憶胞之選擇閘極。源極線§連
1233691 五、發明說明（7) 接同一行記憶胞列之源極區。汲極線D連接同一行記憶胞 列（汲極區。 接著，說明本發明之非揮發性記憶胞列的結構。在此 僅以記憶胞列QL 1為例作說明。
請同時參照圖2 A與圖2 B，本發明之非揮發性記憶體結 構至少是由基底20 0、多個堆疊閘極結構2〇2a〜202e(各個 堆豐閘極結構2 0 2 a〜2 0 2 e由基底2 0 0起依序為選擇閘極介電 層2 0 4、選擇閘極2 0 6、頂蓋層2 0 8 )、間隙壁2 1 0、穿隧介 電層2 1 2、多個浮置閘極2 1 4 a〜2 1 4 f、多個控制閘極 2 1 6 a〜2 1 6 f、閘間介電層2 1 8、源極區2 2 0、汲極區2 2 2所構 成0 基底20 0例如是矽基底。多個堆疊閘極結構2〇2a〜2〇2e 設置於基底20 0上，且堆疊閘極結構2〇2a〜20 2e例如是呈條 狀佈局。堆疊閘極結構2〇2a〜202e之厚度例如是2〇〇〇埃至 3 5 0 0埃左右。選擇閘極介電層2 〇 4之材質例如是氧化石夕， 其厚度例如是160埃〜170埃左右。選擇閘極2〇6之材質例 如是摻雜多晶矽，其厚度例如是6 〇 〇埃至丨〇 〇 〇埃左右。頂 蓋層2 0 8之材質例如是氧化矽，其厚度例如是丨〇 〇 〇埃至 1 50 0埃左右。間隙壁21〇設置於堆疊閘極結構2〇2a〜2〇2e之 側壁上’其材質例如是氧化石夕或氮化石夕。 多個控制閘極2 16a〜21 6d，設置於基底2〇〇上，填滿每 兩堆$閘極結構2 〇2a〜20 2e之間的間隙，且該些控制閘極 由控制閘極線2 1 β串接在一起。其中，多個控制閘極 2 1 6a 2 1 6d與控制閘極線2丨6例如是一體成型的，亦即多個
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控制閘極2163』16(1延伸至堆疊閘極結構上、並彼此連接 在一起而構成控制問極線216。其中控制閘極線216例如是 ，.勺略垂直於堆皆閘極結構2 〇 2 a〜2 0 2 e。控制閘極2 1 6 a〜2 1 6 d 材質例如是摻雜多晶石夕。 多個浮置閘極214a〜214d分別設置於每兩堆疊間極結 構2 0 23〜2 0 26之間的間隙，且位於控制閘極2163〜216(1與基 底2 0 0之間。浮置閘極2 14a〜2 14d例如是具有凹下的開口 215，且〉予置閘極214a〜214d在堆疊閘極結構2〇2a〜2〇2e側 之上表面=如是介於選擇閘極2〇6上表面與頂蓋層2〇8上表 面之間。浮置閘極2 14a〜21 4d材質例如是摻雜多晶矽。 穿隧介電層212設置於浮置閘極21乜〜214(1與基底2〇〇 216a~216d、閘間介電層218構成記憶胞列230。源極區 2 2 2 />及極區2 2 0分別設置於記憶胞列2 3 0兩側之基底2 〇 〇 中。舉例來說’>及極區2 2 0設置於記憶胞列2 3 0中之堆疊閘 極結構2 0 2 a —側的基底2 0 0中。源極區2 2 2設置於記憶胞列 2 3 0中之堆疊閘極結構2 〇 2 e —側的基底2 〇 〇中。亦即，沒極
之間，其材質例如是氧化矽，厚度例如是6〇埃〜9〇埃左 右。閘間介電層2 1 8設置控制閘極2 1 6 a〜2 1 6 d與浮置閘極 214a〜2j4d之間，閘間介電層218之材質例如是氧化矽/氮 化矽/氧化矽，其厚度例如是7 〇埃/ 7 〇埃/ 6 〇埃左右，當然 閘間介電層1 22之材質也可以是氧化矽/氮化矽等。其中閘 間介電層218更包括覆蓋堆疊閘極結構2〇2&〜2〇26上表面。 多個堆疊閘極結構2 0 2 a〜2 0 2 e、間隙壁2 1 〇、穿隧介電 層2 1 2、多個浮置閘極2 1 4 a〜2 1 4 d、多個控制閘極
13281twf.ptd 第15頁 1233691 五、發明說明（9) 區2 20與源極區222則分別設置於最外側兩堆疊閘極結構 202a、2 0 2e —側之基底20 0中。 在上述記憶胞列2 3 0結構中，各個控制閘極2 1 6 a〜 2 1 6 d與各個浮置閘極2 1 4 a〜2 1 4 d構成之堆疊結構與各個堆 疊閘極結構2 0 2 a〜2 0 2 d分別構成記憶胞結構2 2 6 a〜2 2 6 d。 設置於最接近源極區222的堆疊閘極結構2〇2e例如是作為 開關電晶體之用。由於在各記憶胞結構226a〜22 6d、堆疊 閘極結構2 0 2 e之間並沒有間隙，因此可以提升記憶胞列之 積集度。此外，在汲極區2 2 0與源極區2 2 2上例如是分別設 置有一絶緣層2 2 4 ’此絕緣層2 2 4之材質例如是氧化石夕。此 絕緣層224用以隔離控制閘極21 6f和浮置閘極21 4f構成之 堆疊結構與汲極區220 ;且絕緣層2 24用以隔離控制閘極 216e和浮置閘極2i4e構成之堆疊結構與源極區222。因 此:分別位於汲極區2 20、源極區2 22上方之控制閘極2 16f 及洋置閘極214f、控制閘極216e及浮置閘極2l4e並沒有作 而且’由於浮置閘極2 1 4 a〜2 1 4 d例如是具有凹下的開 口 2 1 5 ’可以增加浮置閘極2 1 4 a〜2 1 4 d與控制閘極 2 1 6^〜2 1 6d之間的面積，而提高記憶胞之閘極耦合率，使 所需之工作電壓將越低，而提升記憶胞的操作速度 g #在上述貫施例中，係以使四個記憶胞結構22 6a〜226d 胞為實例做說明。#然，在本發明中串接的記憶 、口冓勺數目，可以視實際需要串接適當的數目，舉例來
1233691 五、發明說明（10) 說’同一條控制閘極線可以串接32至64個記憶胞結構。 此外’如圖2A所示’在整個記憶體陣列f，在各記憶 胞列之間並沒有設置元件隔離結構與接觸窗，因此可以提 升記憶體陣列之積集度。 接著說明本發明之記憶胞列之製造方法，圖3A至圖3E 為繪示圖2A中沿A-A，線之製造流程剖面圖。 首先，請參照圖3A，提供一基底300，基底“ο例如是 矽基底。接著，在基底300上形成由介電層3〇2、導體層 304與頂蓋層30 6所構成之多個堆疊閘極結構3〇8。堆疊曰開 極結構之形成方法例如是依序於基底3〇〇上形成一層介電 f 層導體層與一層頂盍層後，利用微影蝕刻技術而形 成之。介電層之材質例如是氧化石夕，其形成方法例如是熱 乳化法。導體層之材質例如是摻雜的多晶矽，此導體層之 方法例如是利用化學氣相沈積法形成一層未摻雜ί晶 f !;灸，進行離子植入步驟以形成之。頂蓋層之材質例如 =化石夕，頂蓋層之形成方法例如是以四—乙基_鄰—石夕酸 :(etra Ethyl 〇rtho Sllicate ’TE〇s)/ 臭）為反應 軋體源利用化學氣相沈積法而形成之。其中，導體声3〇4 係作為選擇問極，介電層3G2係、作為選擇閉極介電層曰。 請參照圖3B ’然後’於堆疊閘極結構3〇 】 =壁。此間隙魏。的材質例如是氧 1 =成方法例如是於基底上形成一層絕緣材料行 非專向性離子蝕刻製程而形成之。接著，於基 成一層罩幕層312，此罩幕層312呈有門口…/ - ^ w具有開口 3 1 4暴露出預定 1233691
形成源極區316與沒極區318的基底3⑽。此罩幕層312之材 質例如是光阻材料。然後’以罩幕層312為罩幕於基底3〇〇 中形成源極區316與汲極區318。源極區316與汲極區318之 形成方法例如是離子植入法。其中，源極區316與汲極區 318之間至少間隔二個以上之堆疊閘極結構3〇8。 / 、接著，請參照圖3B，移除罩幕層312後，於基底3〇〇上
形成穿隧介電層32 0，並於源極區316與汲極區318上形成 絕、,，322。其中，穿隨介電層32〇與絕緣層322之材質例 如疋氧化矽，其形成方法例如是熱氧化法。由於絕緣層 322是形成源極區316與汲極區318表面，且源極區316與沒 極區3 1 8中摻雜有摻質，其氧化速率會較未掺雜有摻質的 區域快，因此所形成之絕緣層322之厚度會較穿隧介電層 然後，於基底300上形成另一層導體層324，此導體層 324之材質例如是摻雜的多晶矽，此導體層324之形成方法 例如疋利用化學氣相沈積法形成一層未摻雜多晶矽層後， 進行離子植入步驟以形成之。其中，導體層324例如是共 形於基底3 0 0表面，且未填滿堆疊閘極結構3 〇 8之間的間
請參照圖3D，圖案化此導體層324以形成多個浮置閘 極326。此浮置閘極32 6的形成方法例如是先於基底3〇〇上 形成一層材料層（未圖示），此材料層填滿堆疊閘極結構 3 0 8之間的間隙，且其表面介於頂蓋層3 〇 6頂部與導體層 304之間。此材料層之材質例如是光阻材料或抗反射塗佈
1233691 — ^1 — 五、發明說明（12) 層。材料層之开彡& + 後，進行一 θ ^ ^方法例如先以旋轉塗佈法塗佈材料層 幕，移除部分導,:驟以形成之。接著，以材料層為罩 3 08相連接部八 '曰324，使導體層324與堆疊閘極結構 3〇6上表面之:。表面位於導體層304上表面與頂蓋層 除部分導俨；$ 9 除材料層後，進行微影钱刻製程，移 構州之間形ϋΓ體層324切成塊狀，而於間極堆結 個凹下的開開極326。其中，浮置閘極326具有一 間的面積。 可以增加其與後續形成之控制閘極之 部分導體層324，使導體# 324 Λ 刻法移除 面與頂蓋㈣β卜Ϊ 表面位於導體層304上表 將導:Ϊΐ ΐ之間’然後再移除部分導體層324， 將導體層324切成塊狀，而形成多個浮置閘極326。 3 2 6日产外*再止貝把例中’本發明在形成多個浮置閘極 γ並不先移除部分導體層m，將導 :星：可在後續形成控制問極的步驟中，直成: 為罩幕將導體層324切斷’而形成多個浮置閘極似。 32a// ’於基底3〇0上形成閘間介電層328。閘間介電声 3之材質例如是氧切/氮切/氧切層。間間介電/ 再上形成方法例如是先以熱氧化法形成-層氧化矽後： :利用化學氣相沈積法依序形成氮切層與另—層氧化石夕 請參照圖3E ’然後’於基底2〇〇上形成另一層導體層
1328 丨 twf.pl(] 第19頁 1233691
五、發明說明（13) (未圖示），此導體層填滿堆疊閘極結構308之間的間隙。 導體層之^成步驟例如是先於基底3 〇 〇上形成一 料θ Λ、、、後利用化學機械研磨法或回蝕刻法進行平括化。 此導體層之材質例如是摻雜的多晶矽，其形成方法例如是 利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行S 子植入步驟而形成之。之後，圖案化此導體層以形成:字 兀線3 3 0 ’字元線330填滿堆疊閘極結構3 08之間的間隙。子 :二f ☆浮置閘極326 1 “"空㈣閘極線330係W控制閘 極^Ua ’亦即控制閘極330a延伸至堆疊閘極結構3〇8表面 並彼此連接在一起。後續完成記憶體陣列之製程為熟系此 項技術者所週知，在此不再贅述。 '' 在上述實施例中，本發明形成具有凹下開口之浮置問 極326 ’可以增加浮置閘極3 26與控制閘極330a之間的面 ，，而提高記憶胞之閘極耦合率，使其操作所需之工作電 壓將越低，而提升記憶胞的操作速度與效能。 本發明由於在源極區316與汲極區318上形成厚的絕緣 層3 2 2，此絶緣層3 2 2可以隔離源極區3 1 6與汲極區3 1 8上的 浮置閘極326與控制閘極330a，使其沒有作用，不需要額 外的製程移除源極區316與汲極區318上的浮置閘極326與 控制閘極33 0a，因此可以簡化製程。 /、 而且，本發明在整個記憶體陣列中，於各記憶胞列之 間並沒有形成元件隔離結構，因此製程較為簡單，且可以 提升記憶體陣列之積集度。
在上述實施例中
13281twf.ptd 第20頁 係以形成四個記憶胞結構為
1233691 五、發明說明（14) 實例做說明。當然，使用本發明之記憶胞列之製造方法， 可以視實際需要而形成適當的數目記憶胞，舉例來說，同 一條位元線可以串接3 2至6 4個記憶胞結構。而且，本發明 之記憶胞列之製造方法，實際上是應用於形成整個記憶體 陣列。 圖4所繪示為本發明之記憶體陣列的電路簡圖，在圖4 中可區分為記憶體區塊BL0CK1與記憶體區塊BL0CK2。在此 /、針對§己憶體區塊B L 0 C K1作說明。在此，以記憶體區塊 BLOCK 1中含有1 β個記憶胞為例，以說明本發明之記憶體陣 列的操作模式。 請參照圖4，記憶胞列包括1 6個記憶胞Q1卜Q44、開關 電晶體Τ1〜Τ4、選擇閘極線SG1〜SG5、控制閘極線CG1〜 CG4、源極線s、汲極線d。 各s己憶胞Q1 1〜Q 4 4分別包括一選擇閘極、一控制閘極 與一浮置閘極。 源極線S與汲極線D在行的方向延伸。而在列的方向 中，沒極線D與源極線S之間串接多個記憶胞列。每個記憶 胞列例如是由四個記憶胞與一個開關電晶體串接在一起， 舉例來說，記憶胞Q1卜Q14與開關電晶體T1串接在一起； 記憶胞Q2 1〜Q24與開關電晶體T2串接在一起；記憶胞 Q3卜Q34與開關電晶體T3串接在一起；記憶胞Q41〜Q44與開 關電晶體T 4串接在一起。 控制閘極線CG1〜CG4分別連接同一列記憶胞的控制閘 極’舉例來說，控制閘極線CG 1連接記憶胞q丨卜q丨4之控制
13281twf.ptd 第21頁 1233691 五、發明說明（15) 閘極’控制閘極線C G 2連接記憶胞Q 2 1〜Q 2 4之控制閘極·押 制閘極線CG3連接記憶胞Q3卜Q34之控制閘極；控制問極^ C G 4連接έ己憶胞Q 4 1〜Q 4 4之控制閘極。 °、 選擇閘極線SG1〜SG4分別連接同一行記憶胞之選擇 極’舉例來說，選擇閘極線SG1連接記憶胞QU〜Q41的選^ 閘極；選擇閘極線SG2連接記憶胞q12〜q42的選擇閘極，·琴 擇閘極線SG3連接記憶胞q〗3〜q43的選擇閘極；選擇閘極= SG4連接記憶胞q14〜Q44的選擇閘極。選擇閘極線SG5 同一行的開關電晶體T1〜T4的閘極。 在程式化時，以記憶胞Qn2為例做說明， 5伏特左右之偏壓；選定之選擇閉極細施力“二知加 :之偏壓’非選定選擇間極線泊、⑽ 寺左 右之偏壓；選擇問極線SG5施加8伏特左右之偏壓； 控制閘極線CG1分別施加10〜H之 制閘極線CG2、CG3、CG4施a η 、疋之控 代綠拉a G4 %加0〜—2伏特之偏壓；基底盥匁 極線接地，而可以利用源極 u c c τ n ^ y, A ^u〇ource~Side Injection ^ SS I )效應使電子注入記憶
Qn2程式化。 之子置閘極中，而使記憶胞 在讀取時’源極線S施加〇 線SG1〜SG5分別施加4 5伏伙特左右之偏壓，選擇閘極 分別施加3伏特左右之偏壓寺偏壓、控制閘極線CG1 浮置閘極中總電荷量為負/極線D為2伏特。由於此時 小，而序置閘極中上總電荷 =閉且電机很 電流大，故可藉由記憶胞之=正的5己胞的通道打開且 • 、道開關/通道電流大小來判
13281twf.ptd 第22頁 1233691 五、發明說明（16) 斷儲二m己憶胞中的數位資訊是Γι」還是「〇」。 底施加〇伏右控之1問ρ極線CG1為20伏特左右之偏麼；基 至基底中j^TUnnellng)使電子由記憶胞之浮置問極拉 底中，而使記憶胞中之資料被抹除。 載子ί ί::之記：胞體陣列之操作模式，，其係利用熱 利用通記憶胞之單一位元為單位進行程式化，並 電子牙随效應抹除整個陣列之記憶胞。因此，其 同時能提故可以降低操作時之記憶胞電流，並 個因此’電流消耗小，可有效降低整 以限2本發明已以一較佳實施例揭露如上，缺i甘非 者’在*脫離:發 護範圍t Γ:各ΐ之更動與潤，，因此本 固田視後附之申請專利範圍所界定者為準。a之保
^ 3281twf. Ptd 第23頁 1233691 圖式簡單說明 圖1為繪示習知之AG-AND型記憶胞結構之剖面圖。 圖2A為繪示本發明之非揮發性記憶體陣列之上視圖。 圖2B為繪示圖2A中沿A-A’線之結構剖面圖。 圖3A至圖3E為繪示本發明較佳實施例之非揮發性記憶 體之製造剖面流程圖。 圖4為繪示本發明之非揮發性記憶體陣列的電路簡 圖。 【圖式標示說明】 100、2 0 0、3 0 0 :基底 102 :井區 1 04a、1 04b、1 04c :源極/ 汲極區 1 0 6 a、1 0 6 b :輔助閘極 108a、108b :浮置閘極 1 1 0 :字元線 2 0 0 a、2 0 0 b :記憶體區塊 202a〜20 2e、3 08 :堆疊閘極結構 2 0 4 :選擇閘極介電層 2 0 6 :選擇閘極 2 0 8、3 0 6 :頂蓋層 2 1 0、3 1 0 :間隙壁 212、312 :穿隧介電層 214a〜214f 、 326 :浮置閘極 215、 3 2 7 :開口 216、 3 3 0、CG1〜CG4 :控制閘極線
13281twf.ptd 第24頁 1233691 圖式簡單說明 216a〜216f 、 330a :控制閘極 2 1 8、3 2 8 :閘間介電層 2 2 0、3 1 6 :源極區 2 2 2、3 1 8 :汲極區 2 2 4、3 2 2 :絕緣層 2 2 6a〜22 6d :記憶胞結構 2 3 0、QL1〜QL4 :記憶胞列 3 0 2 :介電層 304、324 :導體層 312 :罩幕層 _ 3 1 4、3 2 7 :開口 BLOCK1、BLOCK2 :記憶體區塊 D :汲極線
Ql 、Q2 、Q11 〜Q44 「記憶胞 Qal、Qa2 :輔助閘電晶體 Q m 1、Q m 2 :記憶元件 S :源極線 SG1〜SG5 :選擇閘極線 T1〜T4 :開關電晶體 ^
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Claims (1)
1233691 六、申請專利範圍 1 · 一種非揮發性記憶體，包括： 一基底； 弟 §己憶胞列’没置於或基底上，該第一記憶胞列 包括·. 多個堆疊閘極結構，設置於該基底上，各該些堆 ®問極結構從該基底起依序為一選擇閘極介電層、一選擇 閘極與一頂蓋層； 一間隙壁，設置於該些堆疊閘極結構側壁； 田 多個控制閘極，設置於該基底上，填滿每兩該些 堆疊閘極結構之間的一間隙，且該些控制閘極由一控制閘 極線串接在一起； 多個浮置閘極，設置於每兩該些堆疊閘極結構之 間的該間隙，且位於該些控制閘極與該基底之間； 一閘間介電層，設置於該些控制閘極與該此浮詈 閘極之間； 二 一穿隧介電層，設置於該些浮置閘極與該基底之 間；以及 一 ^ 一第一源極區/汲極區與一第二源極區/汲極區，分別 °又置於該第一記憶胞列兩側之該基底中。
上2·如申請專利範圍第1項所述之非揮發性記憶體，其 中。亥些浮置閘極未填滿該間隙。 d ·如申請專利範圍第1項 開 中該些浮置閘極具有凹下的一 該開口。 且該些控制閘極
1233691
六、申請專利範圍 4·如申請專利範圍第1項所述之非揮發性記憶體，其 中該閘間介電層之材質包括氧化矽/氮化矽/氧化矽。’、 5 ·如申請專利範圍第1項所述之非揮發性記憶體，其 中該些選擇閘極、該些浮置閘極、該些控制閘極之 〃 括摻雜多晶矽。 貝包 6 ·如申請專利範圍第1項所述之非揮發性記憶體， 包括： & θ 第一 5己彳思胞列，設置於該基底上，该弟二記情朐^ 具有斑令玄笛 a L 心也歹
”成第一圮憶胞列相同的結構；以及 < w乐二源極區/汲極區與一第三源極區/汲極區，分另 叹置於兮笛— 刀乃 胞列與^第:記憶胞列兩側之該基底中’其中該第一記^ 〜第二記憶胞列共用該第二源極區/汲極區。 •一種非揮發性記憶體陣列，包括· 一基底； 該些Ϊ Ϊ =憶胞列，該些記憶胞列排成一記憶體陣列，名 U胞列包括： 各該些堆 、一選擇 叠閉極沾二，，4閘極、结才冓，設S於該基底上， 開極與二!!該基底起依序為一選擇閉極介電層 磾盍層； 間的一 —間隙壁，設置於該些堆疊 多個浮置閘極，設置於每兩 間隙； 閘極結構側壁； 該些堆疊閘極結構之
間； ~穿隧介電層 設置於該些浮置閘極與該基底之
1233691 六、申請專利範圍 多個控制閘極，設置於每兩該些堆疊閘極結構之 間、且位於該些浮置閘極上； 一閘間介電層，設置於該些控制閘極與該些浮置 閘極之間；以及 一源極區/汲極區，分別設置於最外側該兩堆疊 閘極結構一側之該基底中； 多條控制閘極線，連接同一列之該些控制閘極； 多條選擇閘極線，連接同一行之該些選擇閘極； 多條源極線，連接同一行之源極區；以及 多條汲極線，連接同一行之汲極區。 f 8. 如申請專利範圍第7項所述之非揮發性記憶體陣 列，其中該些浮置閘極未填滿該間隙。 9. 如申請專利範圍第8項所述之非揮發性記憶體陣 列，其中該些浮置閘極具有凹下的一開口，且該些控制閘 極填滿該開口。 1 0.如申請專利範圍第7項所述之非揮發性記憶體陣 列，其中該閘間介電層之材質包括氧化矽/氮化矽/氧化 石夕。 1 1.如申請專利範圍第7項所述之非揮發性記憶體陣 _ 列，其中該些選擇閘極、該些浮置閘極、該些控制閘極之 材質包括摻雜多晶矽。 1 2.如申請專利範圍第7項所述之非揮發性記憶體陣 列，其中該記憶體陣列至少可區分為一第一記憶體區塊與 一第二記憶體區塊，該第一記憶體區塊中之該些記憶胞列
13281twf.ptd 第28頁 1233691 六、申請專利範圍 的汲極由一第一汲極線連接在/起，該第二記憶體區塊中 之該些記憶胞列的汲極由一第二汲極線連接在一起，且該 第一記憶體區塊與該第二記憶體區塊共用一源極線。 1 3 ·如申晴專利範圍第1 2項所述之非揮發性記憶體陣 列，其中該記憶體陣列在程式化時，該源極線施加5伏特 之偏壓；選定之選擇閘極線施加1 · 5伏特之偏壓，非選定 一選擇閘極線施加8伏特之偏壓；選定之控制閘極線分別 施加1 0〜1 2伏特之偏壓、非選定之控制閘極線施加〇〜 伏特之偏壓；該基底與該第一汲極線、該第二汲極線接 地’而可以利用源極側效應使選定之記憶胞程式化。 14.如申請專利範圍第12項所述之非揮發性記憶體 列，其中该έ己憶體陣列在讀取時，該源極線施加〇伏 偏壓，該些選擇閘極線分別施加4. 5伏特左右之偏壓| 些控制閘極線分別施加3伏特之偏壓；該第一汲極二 第二没極線施加2伏特之偏壓。 、 μ 如申請專利範圍第12項所述之非揮發性記怜體陵 歹’其中該記憶體陣列在抹除時，於該些 極2 :0伏特之偏壓；於該基底施加〇伏特左 =加 利用通道F-N穿随效應抹除該記憶體陣列的 而可以 1 6. —種非揮發性記憶體的製造方、”、 提供一基底·， 於該基底上形 構各自包括一選擇 於該基底中形 成多個堆疊閘極結構 閘極介電層、一選擇 成一源極區與一汲極 ，該些堆疊閘極妗 閘極與一頂蓋層； 區，该源極區與該
13281twf.ptd 第29頁 1233691 六、申請專利範圍 汲極區之間至少間隔二個以上之該些堆疊閘極結構； 於該基底上形成一穿隧介電層； 於該基底上形成一第一導體層； 圖案化該第一導體層，以於該些堆疊閘極結構之間的 間隙形成多個浮置閘極； 於該基底上形成一閘間介電層； 於該基底上形成一第二導體層；以及 圖案化該第二導體層，於該基底上形成填滿該些堆疊 閘極結構之間的間隙，且彼此連接在一起的多個控制閘 極。 1 7.如申請專利範圍第1 6項所述之非揮發性記憶體的 製造方法，其中於該基底上形成該些堆疊閘極結構之步驟 後，以及於該基底上形成該罩幕層之步驟前，更包括於該 些堆疊閘極結構之側壁形成一間隙壁。 1 8.如申請專利範圍第1 6項所述之非揮發性記憶體的 製造方法，其中於該基底上形成該穿隧介電層之方法包括 熱氧化法。 1 9.如申請專利範圍第1 6項所述之非揮發性記憶體的 製造方法，其中於該基底上形成該穿隧介電層之步驟中， 更包括於該源極/汲極區上形成一絕緣層。 2 0.如申請專利範圍第1 6項所述之非揮發性記憶體的 製造方法，其中以該罩幕層為罩幕，於該基底中形成該源 極/;及極區之方法包括離子植入法。
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