TWI233665B - Method of fabricating a flash memory - Google Patents
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Description
1233665 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種記憶體元件的製造方法，且特別 是有關於一種快閃記憶體及浮置閘極的製造方法。 【先前技術】 快閃記憶體是一種可電除且可程式化之唯讀記憶體 (Electrically Erasable Programmable Read-Only Memory，EEPR0M)，其具有可寫入、可抹除以及斷電後仍 可保存資料的優點，因此是個人電腦和電子設備所廣泛採 用的一種記憶體元件。此外，快閃記憶體為一種非揮發性 記憶體（Non-Volatile Memory，NVM)元件，其具有非揮_ 性記憶體體積小、存取速度快及耗電量低的優點，且因^ 資料抹除（Erasing)時係採用「一塊一塊」（Block by ""
Block)抹除的方式，所以更具有操作速度快的優點。 典型的快閃記憶體元件係以摻雜的多晶矽製作浮i 極（Floating Gate)與控制閘極（Control Gate) 〇 而且甲
控制閘極係直接設置在浮置閘極上，浮置閘極與控制$ Y 之間係以介電層相隔，而浮置閘極與基底間係以穿隨^極 層（T u η n e 1 i n g 0 X i d e )相隔（亦即所謂堆疊閘極快閃記愔、化 體）。此快閃記憶體元件是利用控制閘極上所施加之正^ 負電壓來控制浮置閘極中的電荷的注入與排出，以洁2 ^受到> 憶的功能。 β 第1 Α圖至第1 Β圖所繪示為習知一種快閃記憶體元 部分製造流程剖面示意圖。 之 請參照第1 A圖，提供基底1 〇 〇，且在基底丨〇 〇中 一 | %已形
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1233665 五、發明說明（2) 成有多數個元件隔離結構102以定義出元件之主動區104， 而且在主動區104之基底100上係已形成有穿隧介電層 10 6 ° 然後，於基底1 0 0上形成一層導體層1 0 8，以覆蓋元件 隔離結構1 0 2與穿隧介電層1 0 6。接著，進行平坦化製程， 移除部分的導體層1 0 8，並且使得導體層1 0 8的頂部表面平 坦〇 之後，請參照第1 B圖，圖案化導體層1 0 8，以形成暴 露部分元件隔離結構1 0 2之多數個溝渠1 0 7，且所保留下來 之導體層1 0 8係作為浮置閘極1 1 0。然後，於基底1 0 0上形 成閘間介電層1 1 2 ，以覆蓋浮置閘極1 1 0。接著，於閘間介 電層1 1 2上形成控制閘極1 1 4。 在上述製程中，由於利用化學機械研磨法（Chemical Mechanical Polishing，CMP)來平坦化導體層 108，而在 進行化學機械研磨的過程中並無終止層作為研磨終止的參 考依據。因此，每次製程所保留下來之導體層108的厚度 不一，亦即浮置閘極1 1 0的厚度無法獲得有效地控制。 另一方面，若浮置閘極與控制閘極之間的閘極耦合率 (Gate Couple Ratio，GCR)越大，則其操作所需之工作電 壓將越低。而提高閘極耦合率之方法包括增加閘間介電層 之電容或減少穿遂氧化層之電容。其中，增加閘間介電層 電容之方法為增加控制閘極層與浮置閘極之間所夾的面 積。因此，若所形成之溝渠1 0 7的尺寸越小，則浮置閘極 與控制閘極之間所失的面積會越大，閘極搞合率越大。然
12811twf.ptd 第9頁 1233665 五、發明說明（3) 而，在圖案化導體層108的過程中，溝渠107的尺寸係受到 微影蝕刻製程其對於微小尺寸的製程限制，亦即無法形成 更微小的溝渠1 0 7。因此使得控制閘極與浮置閘極之間所 夾的面積無法更進一步增加，進而影響元件的效能。 【發明内容】 有鑑於此，本發明的目的就是在提供一種快閃記憶體 的製造方法，以增加浮置閘極與控制閘極之間的閘極耦合 率，進而提升元件效能。 本發明的再一目的是提供一種浮置閘極的製造方法， 以解決習知浮置閘極厚度不易控制的問題。 本發明提出一種快閃記憶體的製造方法，此方法係先 提供基底，且此基底上係已依序形成有穿隧介電層與圖案 化之罩幕層。之後，以此罩幕層為蝕刻罩幕，圖案化穿隧 介電層與基底，以於基底中形成多數個溝渠。然後，於這 些溝渠中填入絕緣材料，以形成多數個元件隔離結構。接 著，於基底上形成挺牲材料層，以覆蓋罩幕層與元件隔離 結構。之後，圖案化犧牲材料層，以於元件隔離結構上形 成犧牲層。繼之，移除罩幕層，以暴露出穿隧介電層。然 後，於基底上形成導體層。接著，移除部分的導體層直到 暴露出犧牲層的頂部，以形成浮置閘極，其中移除部分的 體層直到暴露出犧牲層的頂部之方法可為化學機械研磨 法，且導體層的材質與犧牲層的材質具有不同之蝕刻選擇 性。接著，移除犧牲層。之後，於基底上形成閘間介電 層，以覆蓋浮置閘極。繼之，於閘間介電層上形成控制閘
12811twf.ptd 第10頁 1233665 五、發明說明（4) 極。然後，於 極區。 由於本發 犧牲材料層的 成之犧牲材料 獲得較好的控 此外，由 提升控制閘極 率可以獲得提 本發明提 供基底，且此 主動區，且此 罩幕層。然後 進行微影蝕刻 犧牲層。之後 之，於基底上 暴露出犧牲層 犧牲層的頂部 的材質與犧牲 除犧牲層。 由於本發 有關，因此浮 來決定，於是 為讓本發 控制閘極二侧之基底中分別形成源極區與汲 明所 厚度 層的 制。 於本 與浮 升， 出一 基底 主動 ，於 製程 ，移 形成 的頂 之方 層的 形成 有關 厚度 發明 置閘 進而 種浮 中包 區之 基底 ,以 除罩 導體 部〇 法例 材質 之快閃 ，因此 來決定 可以藉 極之間 提南元 置閘極 括有多 基底上 上形成 保留下 幕層， 層。接 其中移 如是化 具有不 記憶體其浮置閘極的厚度與 浮置閘極的厚度可藉由所形 ’於是浮置閘極的厚度可以 由形 所夾 件效 的製 數個 係依 犧牲 位於 以暴 著， 除部 學機 同之 成微 的面 能。 造方 元件 序形 層。 這些 露出 移除 分的 械研 餘刻 小尺寸 積，因 法，此 隔離結 成有穿 接著， 元件隔 穿隧介 部分的 導體層 磨法， 選擇性 之犧牲層來 此閘極耦合 方法係先提 構以定義出 隧介電層與 對此犧牲層 離結構上之 電層。繼 導體層直到 直到暴露出 且此導體層 。然後，移 明所形成之浮置 ，閘極的厚度可 浮置閘極的厚度 明之上述和其他 7極其厚度與犧牲層的厚度 藉由所形成之犧牲層的厚度 可以獲得較好的控制。 目的、特徵、和優點能更明
1233665 五、發明說明（5) 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下。 【實施方式】 第2 A圖至第2 E圖所示，其繪示依照本發明一較佳實施 例的一種快閃記憶體之製造流程剖面示意圖。 首先，請參照第2 A圖，提供基底2 0 0，此基底2 0 0例如 是矽基底。然後，在基底200上依序形成穿隧介電層206、 導體層208與圖案化之罩幕層210。圖案化之罩幕層210具 有開口 2 0 2，此開口 2 0 2暴露後續預定形成元件隔離結構之 區域。 其中，穿隧介電層2 0 6的材質例如是氧化矽，其形成 方法例如是熱氧化法，而所形成之厚度例如是7 0埃至9 0 埃。此外，導體層2 0 8的材質例如是摻雜多晶矽，其形成 方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層 (未繪示）後，進行離子植入步驟以形成之，而所形成之厚 度例如是5 0 0埃至1 0 0 0埃。另外，罩幕層2 1 0的材質包括與 導體層208、穿隧介電層206及基底200具有不同蝕刻選擇 性之材質，其例如是氮化矽，且其厚度例如是1 0 0 0埃至 1 5 0 0埃。圖案化罩幕層2 1 0之方法例如是微影蝕刻技術。 之後，請參照第2 B圖，以圖案化之罩幕層2 1 0為蝕刻 罩幕，移除部分導體層208、穿隧介電層206，並於基底 200中形成多數個溝渠212，而於基底200上留下穿隧介電 層2 0 6 a與導體層2 0 8 a。其中，所形成之溝渠2 1 2的深度例 如是3 000埃至4 000埃。
12811twf.ptd 第12頁 1233665 五、發明說明（6) 然後，於溝渠2 1 2中填入絕緣材料，以形成多數個元 件隔離結構2 1 4，並定義出主動區2 04。元件隔離結構2 1 4 的形成方法例如是利用高密度電漿化學氣相沈積法（H i gh Density Plasma Chemical Vapor Deposition ， H D P - C V D )，形成一整層絕緣材料層（未繪示）後，再利用化 學機械研磨法移除溝渠2 1 2以外之絕緣材料層以形成之。 值得注意的是，在上述的步驟中係先形成穿隧介電層 2 0 6，再進行形成元件隔離結構2 1 4的相關步驟。因此可以 避免因先形成元件隔離結構2 1 4，而於後續進行熱製程以 形成穿隧介電層206的過程中，造成在鄰近元件隔離結構 2 1 4處形成鳥嘴（b i r d ’ s B e a k )，進而影響元件效能的問 題。 接著，於基底200上形成犧牲材料層216，以覆蓋罩幕 層210與元件隔離結構214。其中，犧牲材料層216的材質 包括與後續所形成之導體層的材質具有不同触刻選擇性之 材料’例如是氮化矽。此犧牲材料層2 1 6之形成方法例如 是化學氣相沈積法，而所形成之厚度例如是丨〇 〇 〇埃至2 〇 〇 〇 一 之後，請參照第2 C圖，圖案化犧牲材料層2丨6，以於 元件隔離結構2 1 4上形成犧牲層2 1 6a。在本實施例中，由 牲材料層216與罩幕層210的材質為相同（例如皆為氮 H a，因此在圖案化犧牲材料層216的過程，係一併移除 2^0且】10。@導體層2〇83由於與犧牲材料層216及罩幕層 21〇具有不同之#刻選擇性，因此可以被保留下來。
1233665 五、發明說明（7) 然後’於基底200上形成導體層218。由於導體層2 1 8 下方係已先形成有導體層208a，因此導體層218可更易形 成於其上。此外，導體層2 1 8的材質例如是摻雜多晶石夕， 其形成方法例如是利用化學氣相沈積法形成一層未捧雜多 晶矽層（未繪示）後，進行離子植入步驟以形成之。
之後，請參照第2 D圖，移除部分的導體層2 1 8直到暴 露出犧牲層216a的頂部，且保留下來的導體層2i8a與導體 層2 0 8 a係構成浮置閘極2 2 〇。其中，移除部分的導體層2 i 8 直到暴露出犧牲層2 1 6 a的頂部之方法例如是化學機械研磨 法’且在研磨的過程中係以與其具有不同蝕刻選擇性之犧 牲層21 6a作為研磨終止層，因此所保留下來的導體層218& 之厚度會與犧牲層216a的厚度相同。於是 I ^以獲得較好的控制。換言之，在每 2 iU #度可以藉由形成相同厚I的犧牲層21 6a而 保符致’進而使得浮置閘極2 2 0的厚度保持一致。 忐；？ = Γ，在先前形成犧牲層216&的過程中，由於可以形 ΐ ϋί的犧牲層21 6a，因此可以增加導體層21 8a的尺 ' _ y：k彳于浮置問極2 2 〇與控制閘極之間所夾的面積增 加，7使得閘極耦合率增加。 3 =呤請參照第2E圖，移除犧牲層216a，此犧牲層 你=铋以、示方法包括濕式姓刻法，其例如是利用填酸溶液 涛^ π ^液。接著，於基底2 0 0上形成閘間介電層2 2 2，以 化石予f各間極2 2 0 °其中’問間介電層2 2 2之材質例如是氧 碎/氧化石夕’且其形成方法例如是先以熱氧化法
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，：利用化學氣相沈積法形成氮… 問間介電層2 2 2之材質也可IS二5/°;二 1:當然’ 繼之，於閘間介電層2 2 2上形成控制間極2 24。豆中， 控制閘極2 2 4之材質例如是摻雜多晶矽， =是利用化學氣相J尤積法形成一整層未推雜多^曰曰石夕層（未 、-曰不）後，進行離子植入步驟以形成之。之後，於控制閘 極224二側之基底200中分別形成源極區（未繪示）與没極區 (未繪示），其形成方法例如是進行離子植入步驟，以於控 ，間極224二側之基底2 0 0中植入摻質而形成之。而後續完 成快閃記憶體之製程為熟習此技術者所週知，在此不再贅 述〇 值得注意的是’本發明除了上述之實施例外，在另一 較佳實施例中，在如第2C圖所示之移除罩幕層2丨〇的步驟 之後，更包栝先移除導體層208a，之後再依序進行形成導 體層218以及後續如第2D圖至第2E圖所示之步驟，以完成 快閃記憶體的製作。如此所形成之快閃記憶體其浮置閘極 2 2 0係僅由導體層2 1 8 a所構成。另外，在又一較佳實施例 中，在如第2A圖所示之提供基底200的步驟中，係僅於基 底2 0 0上形成穿隧介電層2 0 6與罩幕層21〇，因此所形成之 快閃記憶體其浮置閘極2 2 0係同樣僅由導體層218a所構 成。 綜上所述’本發明至少具有下面的優點：
1233665 五、發明說明（9) 1 .由於本發明所形成之快閃記憶體其浮置閘極的厚度 與犧牲材料層的厚度有關，因此浮置閘極的厚度可藉由所 形成之犧牲材料層的厚度來決定，於是浮置閘極的厚度可 以獲得較好的控制。 2.由於本發明可以藉由形成微小尺寸之犧牲層來提升 控制閘極與浮置閘極之間所夾的面積，因此閘極耦合率可 以獲得提升，進而提高元件效能。 3 .由於本發明係先形成穿隧介電層，再進行形成元件 隔離結構的相關步驟。因此可以避免因先形成元件隔離結 構，而於後續進行熱製程以形成穿隧介電層的過程中，造 成在鄰近元件隔離結構處形成鳥嘴，進而影響元件效能的 問題。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
12811twf.ptd 第16頁 1233665 圖式簡單說明 第1 A圖至第1 B圖所繪示為習知一種快閃記憶體之製造 流程剖面示意圖。 第2 A圖至第2 E圖所繪示為本發明較佳實施例之一種快 閃記憶體之製造流程剖面示意圖。 【圖式標記說明】 1 00、2 0 0 :基底 1 0 2、2 1 4 :元件隔離結構 1 04、2 0 4 :主動區 106、206、206a :穿隧介電層 1 0 7、2 1 2 :溝渠 108 > 2 0 8、2 0 8a、218 > 218a :導體層 1 1 0、2 2 0 :浮置閘極 1 1 2、2 2 2 :閘間介電層 1 1 4、2 2 4 :控制閘極 2 0 2 ··開口 210 :罩幕層 2 1 6 :犧牲材料層 21 6a :犧牲層
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Claims (1)
1233665 六、申請專利範圍 1. 一種快閃記憶體的製造方法，包括： 提供一基底，且該基底上係已依序形成有一穿隧介電 層與圖案化之一罩幕層； 以該罩幕層為一蝕刻罩幕，圖案化該穿隧介電層與該 基底，以於該基底中形成多數個溝渠； 於該些溝渠中填入一絕緣材料，以形成多數個元件隔 離結構； 於該基底上形成一犧牲材料層，以覆蓋該罩幕層與該 些元件隔離結構； 圖案化該犧牲材料層，以於該些元件隔離結構上形成 一犧牲層； 移除該罩幕層，以暴露出該穿隧介電層； 於該基底上形成一第一導體層； 移除部分該第一導體層直到暴露出該犧牲層的頂部， 以形成一浮置閘極； 移除該犧牲層； 於該基底上形成一閘間介電層，以覆蓋該浮置閘極； 於該閘間介電層上形成一控制閘極；以及 於該控制閘極二側之該基底中分別形成一源極區與一 >及極區。 2 ·如申請專利範圍第1項所述之快閃記憶體的製造方 法，其中該犧牲材料層的材質與該第一導體層的材質具有 不同之餘刻選擇性。 3.如申請專利範圍第2項所述之快閃記憶體的製造方
12811twf.ptd 第18頁 1233665 六、申請專利範圍 法，其中該犧牲材料層的材質包括氮化矽。 4.如申請專利範圍第1項所述之快閃記憶體的製造方 法，其中移除部分該第一導體層直到暴露出該犧牲層的頂 部之方法包括化學機械研磨法。 5 .如申請專利範圍第1項所述之快閃記憶體的製造方 法，其中該犧牲材料層與該罩幕層的材質為·相同，且在圖 案化該犧牲材料層的過程，同時移除該罩幕層。 6 ·如申請專利範圍第5項所述之快閃記憶體的製造方 法，其中該犧牲材料層與該罩幕層的材質包括氮化矽。 7.如申請專利範圍第1項所述之快閃記憶體的製造方 法，其中該第一導體層的材質包括摻雜多晶矽。 8 ·如申請專利範圍第1項所述之快閃記憶體的製造方 法，其中所提供之該基底的該穿隧介電層與該罩幕層之間 更包括形成有一第二導體層，且在移除該罩幕層後係暴露 出該第二導體層。 9.如申請專利範圍第8項所述之快閃記憶體的製造方 法，其中在移除該罩幕層之後與形成該第一導體層之前， 更包括移除該第二導體層。 1 0.如申請專利範圍第8項所述之快閃記憶體的製造方 法，其中該第二導體層的材質包括摻雜多晶矽。 1 1. 一種浮置閘極的製造方法，包括： 提供一基底，該基底中包括有多數個元件隔離結構以 定義出一主動區，且該主動區之該基底上係依序形成有一 穿隧介電層與一罩幕層；
12811twf.ptd 第19頁 1233665 六、申請專利範圍 於該基底上形成一犧牲層； 對該犧牲層進行一微影蝕刻製程，以保留位於該些元 件隔離結構上之該犧牲層； 移除該罩幕層，以暴露出該穿隧介電層； 於該基底上形成一第一導體層； 移除部分該第一導體層直到暴露出該犧牲層的頂部； 以及 移除該犧牲層。 1 2.如申請專利範圍第1 1項所述之浮置閘極的製造方 法，其中該犧牲層的材質與該第一導體層的材質具有不同 之#刻選擇性。 1 3.如申請專利範圍第1 2項所述之浮置閘極的製造方 法，其中該犧牲層的材質包括氮化矽。 1 4.如申請專利範圍第1 1項所述之浮置閘極的製造方 法，其中移除部分該第一導體層直到暴露出該犧牲層的頂 部之方法包括化學機械研磨法。 1 5.如申請專利範圍第1 1項所述之浮置閘極的製造方 法，其中該犧牲層與該罩幕層的材質為相同，且在形成該 犧牲層的過程，同時移除該罩幕層。 1 6.如申請專利範圍第1 5項所述之浮置閘極的製造方 法，其中該犧牲層與該罩幕層的材質包括氮化矽。 1 7.如申請專利範圍第1 1項所述之浮置閘極的製造方 法，其中該第一導體層的材質包括摻雜多晶矽。 1 8.如申請專利範圍第1 1項所述之浮置閘極的製造方
12811twf.ptd 第20頁 1233665 六、申請專利範圍 法，其中所提供之該基底的該穿隧介電層與該罩幕層之間 更包括形成有一第二導體層，且在移除該罩幕層後係暴露 出該第二導體層。 1 9.如申請專利範圍第1 8項所述之浮置閘極的製造方 法，其中在移除該罩幕層之後與形成該第一導體層之前， 更包括移除該第二導體層。 2 0 .如申請專利範圍第1 8項所述之浮置閘極的製造方 法，其中該第二導體層的材質包括摻雜多晶矽。
12811twf.ptd 第21頁
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