TWI233125B - Shift register and a shift register - Google Patents
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Description
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五、發明說明（1) 發明所屬之技術領域 且特別是有關於一 使電路在訊號為〇 暫存器組。 本發明是有關於一種移位暫存器， 種將電路驅動訊號由動態改變為穩態， 或1之狀態下動作的移位暫存器與移位 先前技術
在目前所使用的PMOS (P型金屬氧化物半導體）移位 暫存器中’其驅動訊號為動態的，使得電路無法正確的在 说為0或1時才動作’而且在訊號上升或下降之時門内， 都可能會對電路有所影響，使得暫存器電路可能做^不正 確的動作。另外’由於移位暫存器的驅動訊號為動態，對 目前元件製成技術來說，有一定的風險存在。 請參照第7圖，其係繪示習知之移位暫存器組之電路 方塊圖。在第7圖中，移位暫存器組7〇〇包括移位暫存器 702、712、722與7 32。每一移位暫存器各自包括第一輸入 端 704、714、724 與 734，* 以及第二輸入端 、716、726 與736。在習知之技術中，移位暫存器7〇2、712、722與 732係以一NMOS電晶體與一 PMOS電晶體組合而成之cmqs作 成0 請接著參照第8圖，其繪示習知之一種移位暫存器之 電路圖。在市售之移位暫存器，其可如第8圖中之移^立暫 存器800 (SONY公司之產品）。在移位暫存器8q〇中，其係 以上述提到之CMOS製成（電晶體P1與N1)，而且也包括反' 或閘XI 、重置電晶體P2與反相器X2、Χ3、Χ4、Χ5、Χβ、 X7。在第8圖中，移位暫存器8 0 0係接收第一輸入訊號、第
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五、發明說明（2) 二輸入訊號 訊號決定是 χ7運算後， 綜合以 動態的，使 且在訊號上 響，使得暫 Λ 因此本 驅動訊號， 定在"〇"與" 本發明 兩種不同結 較穩定的狀 本發明 相同結構之 下工作，且 本發明 電路、問鎖 括複數個電 輸出端，並 一為低電位 分別輸出至 其次，閂鎖
脈訊號，並根據第一輸入訊號與第二輸入 ==通電晶體Ρ1與Ν1。然後再經過反相器χ3至 由Χ5輪出一輸出訊號。 ΐ ί述，1知之移位暫存器由於其驅動訊號為 :ΐ路 t確的在訊號為0或1時才動作，而 J ί:Τ ί ΐ間内，都可能會對電路有所影 子益電路可月匕做出不正確的動作。 發明的目的在提供一 改變為穩態的驅動訊 1"的情況下才動作。 的再一目的是提供一 種移位暫存器，其將動態 號，使移位暫存器電路確 構之移位暫 態下工作， 存器交又 且只需輸 的再一目的是提供一 組成，以 個時脈訊 位暫存器 電路。此 此開關電 起始脈衝 收之第一 移位 只需 提出 電路 晶體 在所 時， 對應 電路 暫存器 輸入二 一種移 與反相 組成， 接收之 將所接 之開關 具有第 種移位 串聯而 入二個 種移位 使得電 號。 ，此移 移位暫 路具有 訊號與 暫存器 成，以 時脈訊 暫存器 路在較 組，其係由 使得電路在 號。 組，其係由 穩定的狀態 輸出訊 脈訊號與第 輸出端與第 一輸入端、第二輸入端 電路之第 位暫存器包括開關 存器之開關電路包 第一輸出端與第二 號二者中有 二時脈訊號 一輸出端。 第一輸出
1233125 五、發明說明（3) 端與第二輸出端，閂鎖電路之第一輸入端耦接至開關電路 之第一輸出端，閂鎖電路之第二輸入端耦接至開關電路之 第二輸出端，用以決定閂鎖第一時脈訊號或第二時脈訊 號。反相電路具有第一輸入端、第二輸入端與輸出端，反 相電路之第一輸入端耦接至閂鎖電路之第一輸出端，反相 電路之第二輸入端耦接至閂鎖電路之第二輸出端，由反相 電路之輸出端輸出輸出訊號，該輸出訊號為由反相電路之 第一輸入端所輸入之訊號經反相後之輸出訊號。其中，第 一時脈訊號與起始脈衝訊號為同相，而與第二時脈訊號反 相。 在本發明的一較佳實施例中，上述閂鎖電路包括第一 閂鎖單元與第二閂鎖單元。其第一閂鎖單元具有正輸入 端、負輸入端與輸出端。第一閂鎖單元之正輸入端耦接至 開關電路之第一輸出端，第一閂鎖單元之負輸入端耦接至 開關電路之第二輸出端，第一閂鎖單元之輸出端耦接至第 一閂鎖單元之負輸入端。而第二閂鎖單元同樣具有正輸入 端、負輸入端與輸出端。第二閂鎖單元之正輸入端耦接至 第一閂鎖單元之輸出端，第二閂鎖單元之負輸入端耦接至 第二閂鎖單元之之輸出端，第二閂鎖單元之輸出端耦接至 第一閂鎖單元之正輸入端。其中，閂鎖電路之第一輸出端 係為第一閂鎖單元之輸出端，閂鎖電路之第二輸出端係為 第二閂鎖單元之輸出端。 在本發明的一較佳實施例中，上述閂鎖電路係於第一 時脈訊號為邏輯低電位時，閂鎖第一時脈訊號，而於第一
11855twf.ptd 第8頁 1233125 五、發明說明（4) 時脈訊號為邏輯高電位時，閂鎖第二時脈訊號。 在本發明的一較佳實施例中，上述閂鎖電路更可具有 另一種組合，其包括第一閂鎖單元與第二閂鎖單元。其第 一閂鎖單元具有正輸入端、負輸入端與輸出端。第一閂鎖 單元之正輸入端耦接至開關電路之第二輸出端，第一閂鎖 單元之負輸入端耦接至開關電路之第一輸出端，第一閂鎖 單元之輸出端耦接至第一閂鎖單元之負輸入端。第二閂鎖 單元同樣具有正輸入端、負輸入端與輸出端。第二閂鎖單 元之正輸入端耦接至第一閂鎖單元之輸出端，第二閂鎖單 元之負輸入端耦接至第二閂鎖單元之輸出端，第二閂鎖單 元之輸出端耦接至第一閂鎖單元之正輸入端。其中，閂鎖 電路之第一輸出端係為第一閂鎖單元之輸出端，閂鎖電路 之第二輸出端係為第二閂鎖單元之輸出端。 在本發明的一較佳實施例中，上述閂鎖電路係於第二 時脈訊號為邏輯低電位時，閂鎖第二時脈訊號，而於第二 時脈訊號為邏輯高電位時，閂鎖第一時脈訊號。 在本發明的一較佳實施例中，上述開關電路包括第一 電晶體、第二電晶體、第三電晶體與第四電晶體。第一電 晶體之源極端耦接至第一時脈訊號之訊號源，第一電晶體 之閘極端耦接至反相電路之輸出端，以接收與根據輸出訊 號決定是否導通第一電晶體。第二電晶體之源極端耦接至 第一電晶體之汲極端，且第二電晶體之閘極端耦接至起始 脈衝訊號之訊號源，以接收與根據起始脈衝訊號決定是否 導通該第二電晶體。第三電晶體之源極端耦接至第二時脈
11855twf.ptd 第9頁 1233125 五、發明說明（5) 訊號之訊號源，第三電晶體之閘極端耦接至起始脈衝訊號 之訊號源，以接收與根據起始脈衝訊號決定是否導通第三 電晶體。第四電晶體之汲極端耦接至第二時脈訊號之訊號 源，第四電晶體之源極端耦接至第三電晶體之汲極端，第 四電晶體之閘極端耦接至反相電路之輸出端，以接收與根 據輸出訊號決定是否導通第四電晶體。其中，第二電晶體 之源極端係為開關電路之第一輸出端，且第三電晶體之汲 極端係為開關電路之第二輸出端。 在本發明的一較佳實施例中，上述反相電路包括奇數 個反相單元，且這些反相單元中之任一個包括第一P型電 晶體與第二p型電晶體。第一p型電晶體之汲極端耦接至高 電位，第一 P型電晶體之閘極端接收第一輸入訊號，並根 據第一輸入訊號決定是否導通第一 P型電晶體。第二P型電 晶體之汲極端耦接至第一 P型電晶體之源極端，第二P型電 晶體之源極端耦接至低電位，第二電晶體之閘極端接收第 二輸入訊號，並根據第二輸入訊號決定是否導通第二P型 電晶體。其中，任一個反相單元係以導通的為第一 P型電 晶體或第二P型電晶體，以決定輸出為邏輯高電位或邏輯 低電位。 本發明提出一種移位暫存器組，此移位暫存器組係接 收第一時脈訊號、第二時脈訊號與起始脈衝訊號。且移位 暫存器組包括第一移位暫存器與第二移位暫存器。其第一 移位暫存器具有第一輸入端、第二輸入端、起始脈衝訊號 端以及輸出端。第一移位暫存器之第一輸入端接收第一時
11855twf.ptd 第10頁 1233125 五、發明說明（6) 脈訊號，第一移位暫存器之第二輸入端接收第二時脈訊 號，第一移位暫存器之起始脈衝訊號端接收起始脈衝訊 號，並根據第一時脈訊號、第二時脈訊號與起始脈衝訊號 輸出第一輸出訊號。而第二移位暫存器同樣具有第一輸入 端、第二輸入端、起始脈衝訊號端以及輸出端。第二移位 暫存器之第一輸入端接收第一時脈訊號，第二移位暫存器 之第二輸入端接收第二時脈訊號，第二移位暫存器之起始 脈衝訊號端接收第一輸出訊號，並根據第一時脈訊號、第 二時脈訊號與第一輸出訊號輸出第二輸出訊號。其中，第 一移位暫存器與第二移位暫存器在經由起始脈衝訊號端接 收到同相之訊號時，會分別輸出第一時脈訊號與第二時脈 訊號。且第一時脈訊號與起始脈衝訊號為同相，而與第二 時脈訊號反相。另外，第一移位暫存器係與第二暫存器交 叉串聯以形成移位暫存器組。 本發明另提出一種移位暫存器組，其係接收第一時脈 訊號、第二時脈訊號與起始脈衝訊號。此移位暫存器組包 括至少一奇數級移位暫存器與至少一偶數級移位暫存器。 奇數級移位暫存器具有第一輸入端、第二輸入端、起始脈 衝訊號端以及輸出端，奇數級移位暫存器之第一輸入端接 收第一時脈訊號，奇數級移位暫存器之第二輸入端接收第 二時脈訊號，奇數級移位暫存器的起始脈衝訊號端接收起 始脈衝訊號或前一級移位暫存器，奇數級移位暫存器之輸 出端則輸出相對應之輸出訊號。偶數級移位暫存器具有第 一輸入端、第二輸入端、起始脈衝訊號端以及輸出端。偶
11855twf.ptd 第11頁 1233125 五、發明說明（7) 數級移位暫存器之第一輸入端接收第二時脈訊號，偶數級 移位暫存器之第二輸入端接收第一時脈訊號，偶數級移位 暫存器之起始脈衝訊號端耦接至前一級移位暫存器之輸出 端。其中，第一時脈訊號與起始脈衝訊號為同相，而與第 二時脈訊號反相。且奇數級移位暫存器與偶數級移位暫存 器係使用相同架構之移位暫存器。 在本發明的一較佳實施例中，上述移位暫存器組有多 個奇數級移位暫存器與多個偶數級移位暫存器時，這些奇 數級移位暫存器與這些偶數級移位暫存器係以交錯方式配 置排列。 本發明再提出一種顯示系統，此顯示系統包括時序控 制器、閘極驅動電路、伽僞調整電壓、資料驅動電路以及 平面顯示單元。上述時序控制器負責輸出多個不同時序掃 描訊號、起始脈衝訊號、第一時脈訊號與第二時脈訊號。 上述閘極驅動電路負責根據這些不同時序掃描訊號而輸出 一驅動訊號。上述伽僞調整電壓負責輸出伽侷調整電壓。 上述資料驅動電路負責接收起始脈衝訊號、第一時脈訊號 與第二時脈訊號，此資料驅動電路包括一移位暫存器組， 此移位暫存器組係由第一移位暫存器係與第二暫存器交叉 串聯形成。上述平面顯示單元係由資料驅動電路與閘極驅 動電路所驅動。 在本發明的一較佳實施例中，上述第一移位暫存器與 第二移位暫存器在接收到同相之訊號時，會分別輸出第一 時脈訊號與第二時脈訊號。
11855twf.ptd 第12頁 1233125 五、發明說明（8) 在本發明的一較佳實施例中，上述第一時脈訊號與起 始脈衝訊號為同相，而與第二時脈訊號反相 在本發明的一較佳實施例中，上述移位暫存器組有多 個奇數級移位暫存器與多個偶數級移位暫存器時，這些奇 數級移位暫存器與這些偶數級移位暫存器係以交錯方式配 置排列。 本發明又提出一種電子裝置，其至少包括一移位暫存 器組。上述移位暫存器組係由第一移位暫存器與一第二暫 存器交叉串聯形成，其中第一移位暫存器與第二移位暫存 器在經由起始脈衝訊號端接收到同相之訊號時，會分別輸 出第一時脈訊號與第二時脈訊號。 在本發明的一較佳實施例中，上述第一時脈訊號與起 始脈衝訊號為同相，且第一時脈訊號與第二時脈訊號為反 相。 本發明因採用將兩種移位暫存器電路交互連接，可輸 入兩個時脈訊號與一個起始脈衝訊號來控制其輸出波形， 且當級之輸出還可用來控制下一級移位暫存器的開啟時 間。另外，可將電路驅動訊號從動態（d y n a m i c )改為穩 態（static )，使得電路的訊號更確定在"On與"1"的狀態 下才動作，不會受訊號的上升或下降時間所影響，使電路 在較穩定的狀態下動作。 本發明之上述和其他目的、特徵、和優點由以下特舉 之一較佳實施例，並配合所附圖式，作詳細說明後將能更 明瞭。
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五、發明說明（9) 實施方式： 本發明 示系統作說 任一具有移 請參照 顯示系統之 元1 1 00分布 1 4 1 0，每一 像素（p i X e 而決定此像 易知曉，平 機發光二極 時序控 1 2 5 0給閘極 自之掃描訊 時序控制器 二時脈訊號 收起始脈衝 訊號1 2 3 0以 1 4 1 0所需之 為更清 1 〇 〇 〇更詳細 動電路1 〇 〇 〇 在第1B 之特徵在於移位暫存器組，而在以下僅以〜 明’當然，本發明之移位暫存器組亦可應顯 位暫存器之電子裝置，但均不以此為限：於 第1 A圖，其係繪示本發明一較佳實施例的〜 電路方塊圖。在本實施例中，圖中平面顯示， 多個縱橫交錯的閘極通道1 3 1 〇以及資料通'、曾單 閘極通道1310與資料通道1410相交之處具 1 )。像素依閘極訊號為啟動期間之資料訊〜 素之顯像狀態。其中，如熟悉此技藝者可°以1 面顯示單元1 1 〇 〇可以例如是液晶顯示單元麵 體顯示單元。 A有 制器1 2 0 0負責提供多個不同時序之掃描訊號 驅動電路1300，每一閘極驅動電路13〇〇接收各 號1 2 5 0並產生閘極通道1 3 1 0所需之驅動訊號。 1 2 0 〇另提供起始脈衝訊號、第一時脈訊號、第 以及水平同步訊號1 2 3 0。資料驅動電路1〇〇〇接 訊號第一時脈訊號、第二時脈訊號、水平同步 及伽僞調整電壓1 5 2 0，然後產生各資料通道 驅動訊號。 J說Π料驅動€路1 00 0，㈣資料驅動電路 繪不於第1Β圖。第“圖是繪示第u 之詳細電路方塊圖。 间丫貝ττ% 圖中，其僅將其中1組通道驅動器14〇〇之内部
H855twf .ptd 第14頁 1233125 五、發明說明（ίο) 電路方塊圖繪出以代表說明各通道驅動器。伽僞電壓產生 器1 5 0 0通常可接收多個伽偈調整電壓1 5 2 0並依其產生伽僞 電壓1510。移位暫存器組（shift register ) 1420接收起 始脈衝訊號、第一時脈訊號、第二時脈訊號並依時序擷取 後，轉換為並列形式之顯示資料1 43 0輸出。線緩衝器 (line buffer ) 1440依水平同步訊號1230之時序栓鎖 (latch )顯示資料1 4 3 0，以產生顯示資料1 4 5 0。數位類 比轉換器（D/A converter ) 1460則接收顯示資料1450及 多個伽僞電壓1 5 1 0，依顯示資料1 45 0選擇對應的伽偈電壓 而輸出驅動訊號1 4 7 0。 其中，為能增加驅動號之驅動能力，故於每一通道 驅動器之輸出端各配置一輸出緩衝器（outpUt buffer) 1480 °所以輸出緩衝器1480接收驅動訊號了 〇而輸出驅動 訊號1 6 0 0。此驅動訊號1 6 0 0將傳送至資料通道141〇。 請參照第1 C圖’其繪示依照本發明一較佳實施例的一 種移位暫存器的電路圖。在第1C圖中，移位暫存器中之單 級移位暫存器1〇〇包括開關電路丨10、閂鎖電路15〇°以及反 相電路1 7 0。 在本實施例中，開關電路1 1 0包括多個ρ型 體（ 本實施例中’係以Ρ型電晶體為例子進行說明，但之 電路自當不以此為限），且具有第一輸出端（即圖上之押 號130 )肖第二輸出$(即圖上之標號i ^ 之起始脈衝訊號與由反相電路"〇輸出之輪並根據接收 是否將接收之第一時脈訊號與第-時晰1 %出況號決 時脈讯號分別輸出至相
1233125 五、發明說明（11) 對應之第一輸出端（標號13〇)與第二輸出端（標號142 I 〇 其中’此開關電路1 1 0係由第一 P型電晶體丨1 2、第二p 型電晶體114 \第三P型電晶體116與第四P型電晶體118組 成。其^，關係為第一p型電晶體丨丨2之源極端丨24接收第 一時=訊號，其閘極端丨2 〇耦接至反相電路丨7 〇最後一級之 反相單元188之輸出端194，並根據反相電路17〇輸出之輸 出訊號決定是否導通第一p型電晶體112。第二p型電晶體 lj 4汲極端1 2 8接收第一時脈訊號，其源極端丨3 〇耦接至第 P型電晶體1 1 2之汲極端1 2 2，其閘極端1 2 β接收並根據起 始脈衝訊號決定是否導通第二ρ型電晶體丨丨4。第三ρ型電 晶體1 1 6之源極端1 3 6接收第二時脈訊號，其閘極端丨3 2接 收並根據起始脈衝訊號決定是否導通第三p型電晶體1 1 6。 第四P型電晶體1 1 8之汲極端1 4 0接收第二時脈訊號，其源 極端142耦接至第三P型電晶體116之汲極端134，其閘極μ端 138耦接至反相電路170最後一級之反相單元188之輸出端 194 ’並根據輸出訊號決定是否導通第四ρ型電晶體jig。 在本實施例中，第二Ρ型電晶體1 14之源極端丨3〇係為 開關電路1 1 〇之第一輸出端，且第四Ρ型電晶體丨丨8之源極 端142係為開關電路1 1 〇之第二輸出端。 在本實施例中，閂鎖電路150包括第一閂鎖單元152與 第二閂鎖單元160。第一閂鎖單元152具有正輸入端154、、 負輸入端156與輸出端158。第一閂鎖單元152之正輸入端 154耦接至開關電路110之第一輸出端（標號13〇)，第一
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閂鎖單元152之負輸入端156耦接至開關電路11〇之第二輸 ，端（標號1 4 2 )’第一閂鎖單元丨5 2之輸出端丨5 8耦接至 第一閂鎖單元152之負輸入端156。而第二閂鎖單元16〇同 樣具有正輸入端162、負輸入端164與輸出端166。第二閂 鎖單元1 6 0之正輸入端1 6 2耦接至第一閂鎖單元丨5 2之輸出 端158，第二閂鎖單元160之負輸入端164耦接至第二閂鎖 單元160之輸出端166，第二閂鎖單元16〇之輸出端166耦接 至第一 ^»1鎖單元152之正輸入端154。其中，閂鎖電路15〇 之第一輸出端係為第一閂鎖單元丨5 2之輸出端丨5 8，閂鎖電 路150之第二輸出端係為第二閂鎖單元16〇之輸出端166。 在本發明之較佳實施例中，閂鎖電路丨5 〇係於第一時 脈訊號為邏輯低電位時，閃鎖第一時脈訊號，而於第一時 脈訊號為邏輯高電位時，閂鎖第二時脈訊號。 在本實施例中，反相電路1 7 〇包括奇數個反相單元 172、180與188，其第一輸入端174係耦接至第一閃鎖單元 152之輸出端158與第二閂鎖單元16〇之正輸入端162，反相 電路170並由最後一級之反相單元188之輸出端194輸出移 位暫存器之訊號。且本在實施例中，為方便說明起見，則 僅以3個反相單元為實施例，當在電路設計時，自不以此 為限。 5月接著參照第2圖，其繪示依照本發明一較佳實施例 的另一種移位暫存器的電路圖。第2圖中與第1(：圖之不同 處為問鎖電路1 5 0與閃鎖電路2 5 0。 在本實施例中，閂鎖電路2 5 0包括第一閂鎖單元2 5 2與
1； ；!f m 11855twf.ptd 第17頁 1233125
五、發明說明（13) 第二閂鎖單元2 6 0。第一閂鎖單元25 2具有正輸入端2 54、 負輸入端256與輸出端258。第一閃鎖單元2 52之正輸入端 2 5 4耦。接至開關電路11〇之第二輸出端（標號142 )，第一 閂鎖單元252之負輸入端256耦接至開關電路11()之第一輸 出端（標號130)，第一閂鎖單元252之輸出端258耦接至 第一閃鎖單元252之負輸入端256。第二閃鎖單元260同樣 ，有正輸入端262、負輸入端264與輸出端266。第二閂鎖 單元260之正輸入端262耦接至第一閃鎖單元252之輸出端 258，第二閃鎖單元260之負輸入端264耦接至第二閃鎖單 元2 6 0之輸^出_端2 6 6，第二閃鎖單元2 6 0之輸出端2 6 6耦接至 第一問鎖單元252之正輸入端254。其中，如熟悉此技蓺者 可輕易知曉，第一閂鎖單元152與第二閂鎖單元16〇可二是 反相器，但均不以此為限。 ^在本發明之較佳實施例中，閂鎖電路2 5 〇之第一輸出 端係為第一閂鎖單元252之輸出端258 ,閂鎖電路250之第 一輸出端係為第二閂鎖單元26〇之輸出端266。 ^在本實施例中，閂鎖電路2 5 0係於第二時脈訊號為邏 輯巧電位時，閂鎖第二時脈訊號，而於第二時脈訊號為邏 輯高電位時，閂鎖第一時脈訊號。 口月接者參照第4圖’其繪示依照本發明一較佳實施例 的一種反相單元電路4 〇〇圖。在單一的反相單元1 了2、18〇 與188中包括第一ρ型電晶體4〇2與第二ρ型電晶體41〇。其 柄接關係為第一Ρ型電晶體402之汲極端406耦接至高電 位，第一Ρ型電晶體402之閘極端412接收第_輸入訊號。
11855twf.ptd 第18頁 1233125 五、發明說明（14) 第二P型電晶體41 0之汲極端414耦接至第一P型電晶體4〇2 之源極端40 8，第二P型電晶體41 〇之源極端41 6耦接至低 位，第二P型電晶體410之閘極端4 〇4接收第二輸入訊號' ，當第一輸入訊號為邏輯低電位、第二輸入訊號為邏 電位時，輸出訊號為邏輯高電位；第一輸入訊號為邏 =尚電位、第二輸入訊號為邏輯高電位時，輸出訊號為邏 輯低電位；第一輸入訊號為邏輯高電位、第二輸入訊號 邏輯低電位時，輸出訊號為邏輯低電位。 請合併參照第1 C圖與第3圖，第3圖係繪示依照本發 一較佳實施例的一種移位暫存器輸入訊號波形圖。如第3 ，所繪，當第一時脈訊號與起始脈衝訊號為邏輯低電位 日守’第二時脈號為邏輯鬲電位，此時，第二p型 曰 ^ 4與第三P型電晶體1 1 6被導通，閂鎖電路丨50可用來b曰閂鎖
邏ί ί ί Γ號‘反t)當》第一時脈訊號與起始脈衝訊號為 呵電位，第一時脈汛號為邏輯低電位時，第一 P 二，時第:訊pr晶體118被導通’㈣電路15。可用來 明合併參照第2圖與第3圖，在本實施例中，♦第一昧 號為邏輯高電位，第二時“號為邏 Ϊ m閃鎖電路2 5 0可用來問鎖第二時脈訊號；反 i脈：始脈衝訊號為邏輯低電位，第二 “電位時，門鎖電路25°可用來閃鎖第- 在本實施例中，此移位暫存器丨00電路將只在輸入訊
第19頁 1233125 五、發明說明（15) 说為邏輯局電位或邏料低電位時才會動作，而不會受到訊 號上升或下降時間所影響。 ° 5月接者參照第5 A圖，其纟會示依照本發明一較佳實施例 的一種移位暫存器組的電路方塊圖。在第5A圖中，為方便 解說，僅繪示4個移位暫存器，在實際電路中，自不當以 此為限。在移位暫存器組電路5〇〇中，其可分為第一移位 暫存器502、522與第二移位暫存器512、532。而每一暫存 器均包括有第一輸入端504、514、524、534，第二輸入端 506、516、526、536，起始脈衝訊號端508、518、528、 538，輸出端 510、520、530、540。其第一輸入端 504、 514、524、534均接收第一時脈訊號，第二輸入端5〇6、 516、526、536均接收至第二時脈訊號，且第一移位暫存 器5 0 2、5 2 2之輸出端510、5 3 0分別耦接至第二移位暫存器 512、532之起始脈衝訊號端518、538，而第二移位暫存器 512之輸出端520耦接至第一移位暫存器522之起始脈衝訊° 號端528，第一移位暫存器502之起始脈衝訊號端5〇8則接 收起始脈衝訊號。由以上之連接關係可以看出，在移位暫 存器組中，其係以當級之輸出來控制下一級移位暫存器的 開啟時間。 ° 在本發明之較佳實施例中’當第一移位暫存器5 〇 2、 522例如是第1圖之電路時，則第二移位暫存器512、532可 以例如疋第2圖之電路；反之’當第一移位暫存器go?、 522例如是第2圖之電路時，則第二移位暫存器512、532可 以例如是第1 C圖之電路，但均不以此為限。
11855twf.ptd 第 20 頁 1233125 五、發明說明（16) 請接著參照第5 B圖，其繪示依照本發明一較佳實施例 的另一種移位暫存器組55〇的電路方塊圖。其與5A圖最大 不之處在於第二級之移位暫存器562的第一輸入端564與第 四級之移位暫存器5 8 2的第一輸入端5 84為接收第二時脈訊 號，而第二級之移位暫存器5 6 2的第二輸入端566與第四級 之移位暫存器582的第二輸入端586則接收第一時脈訊號。 在f5B圖中，第一級之移位暫存器552的第一輸入端5以與 第三級之移位暫存器572的第一輸入端574同樣接收第一時 =訊j，第一級與第三級之移位暫存器的各別第二輸人端 5 5 6，、5 7 6則亦接收第二時脈訊號。在第5B圖中，豆移位暫 、5 72與582可以是在本實施例中所提到之如 第C圖或第2圖所繪示之移位暫存器。 如& ί下來請參照第6圖，其繪示依照本發明一較佳實施 H ί種t暫存器組的各級輸*之訊號（電壓-時間） 參照第5\圖與第6圖，在本實施例中，曲 也 為第一級移位暫存窃502之輸出端51〇輸出之訊號的 輸出之；=4曲為線第二:二：J暫：J51 2之輸出端52。 -30 ；/6〇Ι ^ 53 2輸出端54Q輸出之訊號的曲 、移/暫存器 其輸出端輸出之曲、線（波形）後：可控制 下一級移位暫存器的開啟時間。田、㊉可S作控制
1233125 五、發明說明（17) 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。
11855twf.ptd 第22頁 1233125 圖式簡單說明 第1 A圖是繪示依照本發明一較佳實施例的一種顯示系 統之電路方塊圖。 第1 B圖是繪示依照本發明一較佳實施例的一種資料驅 動電路之電路方塊圖。 第1 C圖是繪示依照本發明一較佳實施例的一種移位暫 存器的電路圖。 第2圖是繪示依照本發明一較佳實施例的另一種移位 暫存器的電路圖。 第3圖是繪示依照本發明一較佳實施例的一種移位暫 存器輸入訊號波形圖。 第4圖是繪示依照本發明一較佳實施例的一種反相單 元電路圖。 第5 A圖是繪示依照本發明一較佳實施例的一種移位暫 存Is組的電路方塊圖。 第5 B圖是繪示依照本發明一較佳實施例的另一種移位 暫存器組的電路方塊圖。 第6圖是繪示依照本發明一較佳實施例的一種移位暫 存器的各級輸出之電壓_時間曲線圖。 第7圖係繪不習知之移位暫存組之電路方塊圖。 第8圖係繪示習知之移位暫存器之電路圖。 圖式標示說明： 100 ，200 ，552 ，562 ，572 ，582 ，702 ，712 ，722 ，732 ， 8 0 0 :移位暫存器 1 1 0 :開關電路
11855twf.ptd 第23頁 1233125 圖式簡單說明 112 • 1 14 ，1 1 6 ，1 1 8，4 0 2， 410 ，P1， P2 ： P型電 晶體 120 ，126 ，1 32 ，1 38，4 04， 412 :閘極 端 122 ，128 ，1 34 ，1 4 0，4 0 6， 414 :汲極端 124 ，1 30 ，1 36 ，142 ， 408 ， 416 :源極端 150 ，250 :閂鎖 電路 152 ，252 :第一 閂鎖單元 154 ，1 62 ，1 74 ，182 ， 190 ， 254 ，262 ，504 ，514 ，5 24， 534 ，554 ，564 ，574 ， 584 ， 704 ，714 ，724 ，734 :第一 輸入端 156 ，1 64 ，176 ，184 ， 192 ， 256 ，264 ，506 ，51 6 ，5 2 6， 536 ，556 ，566 ，576 ， 586 ， 706 ，71 6 ，726 ，736 • — # 弟 — 輸入端 158 ，1 66 ，1 78 ，1 86，194， 258 ，266 ，51 0 ，520 ，5 3 0， 540 :輸出 端 160 ，260 :第二 閂鎖單元 172 ，180 ，188 :反相單元 500 ，550 ，700 :移位暫存器 組 502 ，522 :第一 移位暫存器 508 ，51 8 ，528 ’ 538 :起始脈衝訊號端 512 ，532 :第二 移位暫存器 400 :反相單元電路 602 :第一 級輸出波形 604 • 墙 — • 弟 一一 級輸出波形 6 0 6 ··第三級輸出波形
11855twf.ptd 第24頁 1233125 圖式簡單說明 6 0 8 ··第四級輸出波形 1 0 0 0 :資料驅動電路 1 1 0 0 :平面顯示單元 1 2 0 0 :時序控制器 1230 :水平同步訊號 1 2 5 0 :掃描訊號 1 3 0 0 :閘極驅動電路 1 3 1 0 :閘極通道 1 4 1 0 :資料通道 1 4 2 0 :移位暫存器組 1 4 3 0 :顯示資料 1 4 4 0 ·•線緩衝器 1 4 5 0 :顯示資料 1 4 6 0 :數位類比轉換器 1 4 7 0 :驅動訊號 1 4 8 0 :輸出緩衝器 1 5 0 0 :伽偈電壓產生器 1 5 1 0 :伽偈電壓 1 5 2 0 :伽僞調整電壓 1 6 0 0 ·•驅動訊號 N 1 : N型電電晶體 X1 :反或閘 X2 、X3 、X4 、X5 、X6 、X7 :反相器
11855twf.ptd 第25頁
Claims (1)
1233125 六、申請專利範圍 1 . 第一輸 第一時 衝訊號 將所接 對應之 第一輸 耦接至 輸入端 一時脈 輸出端 該第一 電路之 該暫存 該第一 其 第一時 開關 出端 脈訊 與該 收之 該開 閂鎖 出端 該開 耦接 訊號 反相 ，該 輸出 該第 器之 輸入 中， 脈訊 如申 種移位暫存器 電路，包括 •物j 與一第 號與一 ，包括： 複數個電晶體，該開關電路具有一 出端，並接收一起始脈衝訊號、一 第 時脈訊號，並在所接收之該起始脈 暫存器之一輸出訊號二者中有一為低電位時， 訊號與該第二時脈訊號分別輸出至 第一輸出端與該第二輸出端； 一第一輸入端、一第二輸入端、一 該第一 關電路 電路， 與一第 關電路 至該開 與該第 電路， 反相電 端，該 二輸出 該輸出 端所輸 該第一 號與該 請專利 閂鎖電路包括： 一第一閂鎖單 端，該第一閂鎖單 時脈 之該 具有 一 —m 之該 關電 二時 具有 路之 反相 端， 訊號 入之 時脈 第二 範圍 出端，該閂鎖電路之該第 第一輸出端，該閂鎖電路 路之該第二輸出端，用以 脈訊號其中之一；以及 一第一輸入端 一輸入端 之該第二 閂鎖該第 第二輸入端與 該第一輸入端耦接至該閂 電路之該第二輸入端耦接 用以由該反相電路之該輸 ，該輸出訊號為一與該反 訊號反相之訊號； 訊號與該起始脈衝訊號為同相，該 時脈訊號為反相。 第1項所述之移位暫存器，其中該 鎖電路之 至該閂鎖 出端輸出 相電路之 元，具有正輸入端、負輸入端與輸出 元之正輸入端耦接至該開關電路之第
11855twf.ptd 第26頁 1233125 六、申請專利範圍 輸出端，該第一閂鎖單元之負輸入端耦接至該開關電路之 第二輸出端，該第一閂鎖單元之輸出端耦接至該第一閂鎖 單元之負輸入端；以及 一第二閃鎖單元，具有正輸入端、負輸入端與輸出 端，該第二閂鎖單元之正輸入端耦接至該第一閂鎖單元之 輸出端，該第二閂鎖單元之負輸入端耦接至該第二閂鎖單 元之之輸出端，該第二閂鎖單元之輸出端耦接至該第一閂 鎖單元之正輸入端； 其中，該閂鎖電路之第一輸出端係為該第一閂鎖單元 之輸出端，該閂鎖電路之第二輸出端係為該第二閂鎖單元 之輸出端。 3 ·如申請專利範圍第2項所述之移位暫存器，其中該 閂鎖電路係於該第一時脈訊號為該邏輯低電位時，閂鎖該 第一時脈訊號，而於該第一時脈訊號為該邏輯高電位時， 閂鎖該第二時脈訊號。 4 ·如申請專利範圍第1項所述之移位暫存器，其中該 閂鎖電路更包括： 一第一閃鎖單元，具有正輸入端、負輸入端與輸出 端，該第一閂鎖單元之正輸入端耦接至該開關電路之第二 輸出端，該第一閂鎖單元之負輸入端耦接至該開關電路之 第一輸出端，該第一閂鎖單元之輸出端耦接至該第一閂鎖 导兀之負輸入端，以及 一第二閂鎖單元，具有正輸入端、負輸入端與輸出 端，該第二閂鎖單元之正輸入端耦接至該第一閂鎖單元之
11855twf.ptd 第27頁 1233125 六、申請專利範圍 輸出端，該第二閂鎖單元之負輸入端耦接至該第二閂鎖單 元之輸出端，該第二閂鎖單元之輸出端耦接至該第一閂鎖 單元之正輸入端； 其中，該閂鎖電路之第一輸出端係為該第一閂鎖單元 之輸出端，該閂鎖電路之第二輸出端係為該第二閂鎖單元 之輸出端。 5.如申請專利範圍第4項所述之移位暫存器，其中該 閂鎖電路係於該第二時脈訊號為該邏輯低電位時，閂鎖該 第二時脈訊號，而於該第二時脈訊號為該邏輯高電位時， 閂鎖該第一時脈訊號。 6 ·如申請專利範圍第1項所述之移位暫存器，其中該 開關電路包括： 一第一電晶體，該第一電晶體之源極端耦接至該第一 時脈訊號之訊號源，該第一電晶體之閘極端耦接至該反相 電路之輸出端，用以接收並根據該輸出訊號決定導通該第 一電晶體與否； 一第二電晶體，該第二電晶體之源極端耦接至該第一 電晶體之没極端’且該第二電晶體之問極端麵接至該起始 脈衝訊號之訊號源，用以接收並根據該起始脈衝訊號決定 導通該第二電晶體與否； 一第三電晶體，該第三電晶體之源極端耦接至該第二 時脈訊號之訊號源，該第三電晶體之閘極端耦接至該起始 脈衝訊號之訊號源，用以接收並根據該起始脈衝訊號決定 導通該第三電晶體與否；以及
11855twf.ptd 第28頁 1233125 六、申請專利範圍 一第四電晶體，該第四電晶體之汲極端耦接至該第二 時脈訊號之訊號源，該第四電晶體之源極端耦接至該第三 電晶體之汲極端，該第四電晶體之閘極端耦接至該反相電 路之輸出端，用以接收並根據該輸出訊號決定導通該第四 電晶體與否； 其中，該第二電晶體之該源極端係為該開關電路之第 一輸出端，且該第三電晶體之汲極端係為該開關電路之第 二輸出端。 7. 如申請專利範圍第1項所述之移位暫存器，其中該 反相電路包括奇數個反相單元，且該些反相單元中之任一 個包括： 一第一 P型電晶體，該第一 P型電晶體之汲極端耦接至 一高電位，該第一 P型電晶體之閘極端接收一第一輸入訊 號，並根據該第一輸入訊號決定導通該第一 P型電晶體與 否；以及 一第二P型電晶體，該第二P型電晶體之汲極端耦接至 該第一 P型電晶體之源極端，該第二P型電晶體之源極端耦 接至一低電位，該第二電晶體之閘極端接收一第二輸入訊 號，並根據該第二輸入訊號決定導通該第二P型電晶體與 否； 其中，該些反相單元中之任一個反相單元係以該第一 P型電晶體與該第二P型電晶體之導通與否，以決定該反相 單元之輸出為一邏輯高電位或一邏輯低電位。 8. —種移位暫存器組，該移位暫存器組係接收一第一
11855twf.ptd 第29頁 1233125 六、申請專利範圍 時脈訊號、 存器組包括 第二時脈訊號與一起始脈衝訊號，該移位暫 一第一移位 起始脈 入端接 端接收 號端接 一時脈 一輸出 起始脈 入端接 端接收 號端接 一時脈 二輸出 其 該起始 一時脈 衝訊 收該 該第 收該 訊號 訊號 第二 衝訊 收該 該第 收該 訊號 訊號 中， 脈衝 訊號 訊號 而該 號端 第一 二時 起始 、該 ；以 移位 號端 第一 二時 第一 、該 暫存 以及 時脈 脈訊 脈衝 够 一 及 暫存 以及 時脈 脈訊 輸出 第二 器，具有 輸出端， 訊號’該 號，該第 訊號，該 時脈訊號 器，具有 輸出端， 訊號，該 號，該第 第一輸入端、第二輸入端、 該第一移位暫存器之第一輸 第一移位暫存器之第二輸入 一移位暫存器之起始脈衝訊 第一移位暫存器係根據該第 與該起始脈衝訊號輸出一第 第一輸入端、第二輸入端、 該第二移位暫存器之第一輸 第二移位暫存器之第二輸入 二移位暫存器之起始脈衝訊 第二移位暫存器係根據該第 訊號，該 時脈訊號與該第一輸出訊號輸出一第 始脈衝 反相， 形成該移位 9. 一種 時脈訊號與 該第一移位暫存器與該第二移位暫存器在經由 訊號端接收到同相之訊號時，會分別輸出該第 與該第二時脈訊號，且該第一時脈訊號與該起 為同相，該第一時脈訊號與該第二時脈訊號為 第一移位暫存器係與該第二暫存器交叉串聯以 暫存器組。 移位暫存器組，接收一第一時脈訊號、一第二 一起始脈衝訊號，該移位暫存器組包括：
11855twf.ptd 第30頁 1233125 ------ 六、申請專利範圍 至少一奇數級移位暫存 f 一輪入端、第二輸入端、 4奇數級移位暫存器之第一 該奇數級移位暫存器之第二 該奇數級移位暫存器的起^ 旒或前一級移位暫存器之輸 位暫存器之輸出端則輪出相 至少一偶數級移位暫存 f 輪入端、第二輸入端、 ，偶數級移位暫存器之第一 該偶數級移位暫存器之第二 該偶數級移位暫存器之起始 暫存器之輸出端； 其中，該第一時脈訊號 第一時脈訊號與該第二時脈 暫存器與該偶數級移位暫存 器。 1 0 ·如申請專利範圍第9 當有多個奇數級移位暫存器 該些奇數級移位暫存器與該 方式速接排列。 1 1 ·如申請專利範圍第9 該些移位暫存器中之任一個 /開關電路，包括複數 器，該奇數級移位暫存器具有 起始脈衝訊號端以及輸出端， 輸入端接收該第一時脈訊號， 輸入端接收該第二時脈訊號， 脈衝訊號端接收該起始脈衝訊 出訊號二者之一，該奇數級移 對應之一輸出訊號；以及 器，該偶數級移位暫存器具有 起始脈衝訊號端以及輸出端， 輸入端接收該第二時脈訊號， 輸入端接收該第一時脈訊號， 脈衝訊號端柄接至前一級移位 與該起始脈衝訊號為同相，該 訊號為反相，且該奇數級移位 器係使用相同架構之移位暫存 項所述之移位暫存器組，其中 與多個偶數級移位暫存器時， 些偶數級移位暫存器係以交錯 項所述之移位暫存器組，其中 係包括： 個電晶體，該開關電路具有第
1233125 六、申請專利範圍 一輸出端與第二輸出端，並在所接收之該起始脈衝訊號與 該輸出訊號二者中有一為低電位時，將所接收之該第一時 脈訊號與該第二時脈訊號分別輸出至對應之該開關電路之 第一輸出端與第二輸出端； 一閂鎖電路，具有第一輸入端、第二輸入端、第一輸 出端與第二輸出端，該閂鎖電路之第一輸入端耦接至該開 關電路之第一輸出端，該閂鎖電路之第二輸入端耦接至該 開關電路之第二輸出端，用以閂鎖該第一時脈訊號與該第 二時脈訊號其中之一；以及 一反相電路，具有第一輸入端、第二輸入端與輸出 端，該反相電路之第一輸入端耦接至該閂鎖電路之第一輸 出端，該反相電路之第二輸入端耦接至該閂鎖電路之第二 輸出端，用以由該反相電路之輸出端輸出該輸出訊號，該 輸出訊號為由該反相電路之該第一輸入端所輸入之訊號反 相之訊號。 1 2.如申請專利範圍第1 1項所述之移位暫存器組，其 中該閂鎖電路包括： 一第一閂鎖單元，具有正輸入端、負輸入端與輸出 端，該第一閂鎖單元之正輸入端耦接至該開關電路之第一 輸出端，該第一閂鎖單元之負輸入端耦接至該開關電路之 第二輸出端，該第一閂鎖單元之輸出端耦接至該第一閂鎖 單元之負輸入端；以及 一第二閂鎖單元，具有正輸入端、負輸入端與輸出 端，該第二閃.鎖單元之正輸入端耦接至該第一閂鎖單元之
11855twf.ptd 第32頁 1233125 六、申請專利範圍 輸出端，該第二閂鎖單元之負輸入端耦接至該第二閂鎖單 元之之輸出端，該第二閂鎖單元之輸出端耦接至該第一閂 鎖單元之正輸入端； 其中，該閂鎖電路之第一輸出端係為該第一閂鎖單元 之輸出端，該閂鎖電路之第二輸出端係為該第二閂鎖單元 之輸出端。 1 3.如申請專利範圍第1 2項所述之移位暫存器組，其 中該閂鎖電路係於該第一時脈訊號為該邏輯低電位時，閂 鎖該第一時脈訊號，而於該第一時脈訊號為該邏輯高電位 時，閂鎖該第二時脈訊號。 1 4.如申請專利範圍第1 1項所述之移位暫存器組，其 中該閂鎖電路更包括： 一第一閃鎖單元，具有正輸入端、負輸入端與輸出 端，該第一閂鎖單元之正輸入端耦接至該開關電路之第二 輸出端，該第一閂鎖單元之負輸入端耦接至該開關電路之 第一輸出端，該第一閂鎖單元之輸出端耦接至該第一閂鎖 早兀之負輸入端，以及 一第二閂鎖單元，具有正輸入端、負輸入端與輸出 端，該第二閂鎖單元之正輸入端耦接至該第一閂鎖單元之 輸出端，該第二閂鎖單元之負輸入端耦接至該第二閂鎖單 元之輸出端，該第二閂鎖單元之輸出端耦接至該第一閂鎖 單元之正輸入端； 其中，該閂鎖電路之第一輸出端係為該第一閂鎖單元 之輸出端，該閂鎖電路之第二輸出端係為該第二閂鎖單元
11855twf.ptd 第33頁 1233125 六、申請專利範圍 之輸出端。 1 5.如申請專利範圍第1 4項所述之移位暫存器組，其 中該閂鎖電路係於該第二時脈訊號為該邏輯低電位時，閂 鎖該第二時脈訊號，而於該第二時脈訊號為該邏輯高電位 時，閂鎖該第一時脈訊號。 1 6.如申請專利範圍第1 1項所述之移位暫存器組，其 中該開關電路包括： 一第一電晶體，該第一電晶體之源極端耦接至該第一 時脈訊號之訊號源，該第一電晶體之閘極端耦接至該反相 電路之輸出端，用以接收並根據該輸出訊號決定導通該第 一電晶體與否； 一第二電晶體，該第二電晶體之源極端耦接至該第一 電晶體之汲極端，且該第二電晶體之閘極端耦接至該起始 脈衝訊號之訊號源，用以接收並根據該起始脈衝訊號決定 導通該第二電晶體與否； 一第三電晶體，該第三體電晶體之源極端耦接至該第 二時脈訊號之訊號源，該第三電晶體之閘極端耦接至該起 始脈衝訊號之訊號源，用以接收並根據該起始脈衝訊號決 定導通該第三電晶體與否；以及 一第四電晶體，該第四電晶體之汲極端耦接至該第二 時脈訊號之訊號源，該第四電晶體之源極端耦接至該第三 電晶體之汲極端，該第四電晶體之閘極端耦接至該反相電 路之輸出端，用以接收並根據該輸出訊號決定導通該第四 電晶體與否；
11855twf.ptd 第34頁 1233125 六、申請專利範圍 其中，該第二電晶體之該源極端係為該開關電路之第 一輸出端，且該第三電晶體之汲極端係為該開關電路之第 二輸出端。 1 7.如申請專利範圍第1 1項所述之移位暫存器組，其 中該反相電路包括奇數個反相單元，且該些反相單元中之 任一個包括： 一第一 P型電晶體，該第一 P型電晶體之汲極端耦接至 一高電位，該第一 P型電晶體之閘極端接收一第一輸入訊 號，並根據該第一輸入訊號決定導通該第一 P型電晶體與 否；以及 一第二P型電晶體，該第二P型電晶體之汲極端耦接至 該第一 P型電晶體之源極端，該第二P型電晶體之源極端耦 接至一低電位，該第二電晶體之閘極端接收一第二輸入訊 號，並根據該第二輸入訊號決定導通該第二P型電晶體與 否； 其中，該些反相單元中之任一個係以該第一 P型電晶 體與該第二P型電晶體之導通與否，以決定輸出為一邏輯 高電位與一邏輯低電位其中之一。 1 8. —種顯示系統，包括： 一時序控制器，用以輸出多數個不同時序掃描訊號、 一起始脈衝訊號、一第一時脈訊號與一第二時脈訊號； 一閘極驅動電路，電性耦接至該時序控制器，用以根 據該些不同時序掃描訊號而輸出一驅動訊號； 一伽偈調整電壓，用以輸出一伽侷調整電壓；
11855twf.ptd 第35頁 1233125 六、申請專利範圍 一資料驅動電路，電性耦接至該時序控制器與該伽侷 調整電壓，用以接收一起始脈衝訊號、該第一時脈訊號與 該第二時脈訊號，該資料驅動電路包括一移位暫存器組， 該移位暫存器組係由一第一移位暫存器係與一第二暫存器 交叉串聯形成，其中該第一移位暫存器與該第二移位暫存 器在接收到同相之訊號時，會分別輸出該第一時脈訊號與 該第二時脈訊號；以及 一平面顯示單元，由該資料驅動電路與該閘極驅動電 路所驅動。 1 9. 一種電子裝置，接收一第一時脈訊號、一第二時 脈訊號與一起始脈衝訊號，其特徵在於至少包括一移位暫 存器組，而該移位暫存器組係由一第一移位暫存器與一第 二暫存器交叉串聯形成，其中該第一移位暫存器與該第二 移位暫存器在接收到與該起始脈衝訊號同相之訊號時，會 分別輸出該第一時脈訊號與該第二時脈訊號，其中該第一 時脈訊號與該起始脈衝訊號為同相，且該第一時脈訊號與 該第二時脈訊號為反相。
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