TWI225695B - Structure of flip chip package and structure of chip - Google Patents
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1225695 -年月π 心_ 五、發明說明(1) 發明所屬之技術 曰本發明疋有關於一種覆晶封裝結構與晶片結構,且特 別是有關於一種藉由改變晶片上之凸塊銲墊的位置,來增 加晶片與基板間之接合強度的覆晶封裝結構與晶片結構。 先前技術 在半導體產業中’積體電路(Integrated Circuits, i c)的生產,主要分為三個階段··晶圓(waf er)的製造、積 體電路(1C)的製作以及積體電路的封裝。其 裸晶1係經由在晶圓上形成半導體元件以及切割晶圓 等步驟以完成,而每一顆由晶圓切割所形成的裸晶片,在 經由裸晶片上之接點與外部訊號電性連接後,可再以底膠 材料將裸晶f包覆著,其封裝之目的在於防止裸晶片受到 濕氣及雜訊專外界物質的影響,並提供裸晶片與外部電路 之間電性連接的媒介,如此即完成積體電路的封裝步驟。 其中’覆日日接合技術(Flip Chip interconnect Technology ’間稱FC)乃是利用面陣列(area array)的方 式,將多個凸塊銲墊(bump pad)配置於晶片(chip)之主動 表面(active surface)上,並在凸塊銲墊上形成凸塊 (bump),接著將晶片翻覆(fi ip)之後,再利用這些凸塊來 分別電性及機械性連接晶片之&塊銲墊至基板 (substrate)上的接合墊(bonding pad),使得晶片可經由 凸塊而電性連接至基板,並經由基板之内部線路而電性連 接至外界之電子裝置。 然而,在現今晶片之運作速度日益加快,而其工作溫
11895twfl.ptc 1225695 _案號92131927_年月日__ 五、發明說明(2) 度也不斷昇高的情形下,由於晶片與基板之熱膨脹係數不 同,因此在溫度循環(thermal cycle)之作用下,將使 凸塊承受過大之剪應力而斷裂,最終導致晶片剝離(d i e chipout )或封裝體嚴重翹曲變形等後果。值得注意的 是,根據應力分佈的原則及實際觀察的結果,可以得知, 距離晶片中心愈遠之凸塊,其所受到的剪應力愈大,也愈 快受到破壞,其中此現象尤其又以位於晶片角落之凸塊最 為明顯。 發明内容 因此,本發明的目的就是在提供一種覆晶封裝結構與 晶片結構,適於在有限的凸塊銲墊數目下,藉由改變晶片 上之凸塊銲墊的配置方式,以降低凸塊受到熱應力破壞的 機會,進而增加晶片與基板之間的接合強度。 基於上述目的,本發明提出一種覆晶封裝結構,至少 包括一基板、一晶片及多個凸塊。其中,基板例如具有一 承載表面,且承載表面上配置有多個接合墊。此外,晶片 係配置於基板之承載表面之上,而此晶片具有一主動表 面,其中主動表面例如包括多個非凸塊接合區,且這些非 凸塊接合區係配置於晶片之角落,而主動表面之其他區域 係為一凸塊接合區,且凸塊接合區内更配置有多個凸塊銲 墊。另外,凸塊係對應配置於凸塊銲墊上,並電性及機械 性地連接於凸塊銲墊與接合墊之間。 在上述之覆晶封裝結構中,非凸塊接合區的形狀例如 可為矩形或扇形,而凸塊接合區的形狀例如可為圓形。此
11895twfl.ptc 第9頁 1225695 _案號92131927_年月曰 修正_ 五、發明說明(3) 外,凸塊銲墊例如以主動表面之中心為基準,而點對稱地 配置於凸塊接合區内。另外,此覆晶封裝結構更例如包括 一底膠,此底膠係配置於晶片與基板之間,並包覆凸塊。 基於上述目的,本發明更提出另一種覆晶封裝結構, 至少包括一基板、一晶片及多個凸塊。其中,基板例如具 有一承載表面,且承載表面上配置有多個接合塾。此外, 晶片係配置於基板之承載表面之上,而此晶片至少包括一 主動表面。主動表面例如包括多個周邊非凸塊接合區及一 中央非凸塊接合區,其中周邊非凸塊接合區係配置於晶片 之角落,而中央非凸塊接合區係配置於晶片之中央,且主 動表面之其他區域係為一凸塊接合區,而凸塊接合區内更 配置有多個凸塊銲墊。另外,凸塊係對應配置於凸塊銲墊 上,並電性及機械性地連接於凸塊銲墊與接合墊之間。 在上述之另一種覆晶封裝結構中,周邊非凸塊接合區 的形狀例如可為矩形或扇形,而中央非凸塊接合區的形狀 例如可為矩形或圓形。此外,凸塊銲墊例如以主動表面之 中心為基準,而點對稱地配置於凸塊接合區内。另外,此 覆晶封裝結構更例如包括一底膠,此底膠係配置於晶片與 基板之間,並包覆凸塊。 基於上述,本發明之覆晶封裝結構係藉由特殊之設 計,使晶片上之凸塊銲墊遠離晶片之角落,並集中於一特 定之凸塊接合區内,以降低凸塊因無法承受過大之剪應力 而失效之機會,進而提高晶片與基板之間的接合強度。 為讓本發明之上述和其他目的、特徵、和優點能更明
11895twfl.ptc 第10頁 1225695 _ 案號 92131927 曰 修正 五、發明說明(4) 並配合所附圖式,作詳 顯易懂,下文特舉一較佳實施例 細說明如下。 實施方式 請參考第1圖,其繪示本發明之較佳實施例中一種覆 晶封裝結構的示意圖。在覆晶封裝結構丨0 0中,晶片丨2 0係 配置於基板110之上方,而基板110之一承載表面112係藉 由多個凸塊130,而與基板110之一主動表面122電性連 接’此外’晶片1 2 0與基板1 1 〇間更填入有一底膠丨4 〇,且 ,膠1 4 0包覆凸塊1 3 0。其中,承載表面丨丨2上例如配置有 多個接合塾1 1 4,而主動表面丨2 2的每個角落例如為一矩形 之非凸塊接合區122b,且主動表面122之其他區域例如為 一凸塊接合區122a。 曰 請再參考第1圖,主動表面1 2 2上例如配置有多個凸塊 在干塾1 2 4 ’且這些凸塊銲墊丨2 4係以主動表面丨2 2之中心為 基準,,而點對稱地配置於凸塊接合區122a内。此外,凸塊 1 3 0係對應配置於凸塊銲墊丨2 4上,並分別電性及機械性地 連接於凸塊銲墊124與接合墊114之間,以使晶片12〇盥基 板1 1 0穩固地接合。 ” 承上所述,本發明之覆晶封裝結構丨〇 〇在有限的凸塊 I干墊124之數目下,將可能產生較大剪應力之主動表面丨22 的四個角落設定為非凸塊接合區122b,並使凸塊銲墊124 藉由點對稱地方式,而配置於凸塊接合區丨22a内。如此一 來,當曰^片120藉由凸塊130而與基板丨丨〇接合後,凸塊13〇 亦相對遠離晶片1 2 0的角落,而凸塊丨3 〇因受到較大之剪應
第11頁 1225695 _案號92131927_年月曰 修正_ 五、發明說明(5) 力而導致失效的機會便可相對的減少。 值得注意的是,依照本發明之特徵,上述之覆晶封裝 結構之非凸塊接合區的形狀並不限定為上述實施例中所繪 示之矩形,請參考第2圖,其繪示本發明之較佳實施例中 一種具有扇形之非凸塊接合區的覆晶封裝結構。除此之 外,本發明之覆晶封裝結構的凸塊接合區亦可例如為一圓 形區域,即如第3圖所繪示之一種具有圓形之凸塊接合區 的覆晶封裝結構。 請參考第4圖,其繪示本發明之較佳實施例中另一種 覆晶封裝結構的示意圖。覆晶封裝結構1 0 0係以前述之實 施例為基礎,其主要係在原有之位於角落的非凸塊接合區 122b之外,再於主動表面122的中央部位增加配置一中央 非凸塊接合區1 2 2 c,其形狀例如可為矩形(如圖中所示) 或圓形等。此外,本發明之覆晶封裝結構亦可如第5圖所 繪示者,其中角落之非凸塊接合區的形狀係呈一扇形,然 關於其他構件及其配置關係,已於前述之實施例中加以說 明,在此不再重複贅述。 綜上所述,本發明之覆晶封裝結構係藉由對凸塊銲墊 之相關位置的設計,使凸塊遠離晶片之角落,並集中配置 於一特定之凸塊接合區内。如此一來,將可使得凸塊所承 受之剪應力維持在一合理的範圍内,以提高晶片與基板之 間的接合強度。值得注意的是,本發明之較佳實施例中所 提及的凸塊接合區、非凸塊接合區、周邊非凸塊接合區及 中央非凸塊接合區的形狀,並非限定為矩形、扇形、圓形
11895twf1.ptc 第12頁 1225695 _案號 92131927_年月日__ 五、發明說明(6) 或其他特定之形狀。此外,在不脫離本發明的精神範圍 内,更可以對凸塊接合區及非凸塊接合區之尺寸、形狀及 相關位置進行最佳化,並搭配凸塊位置之調整,以得到一 具有較佳接合強度之覆晶封裝結構,進而提高覆晶封裝製 程之良率。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍内,當可作些許之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。
11895twf1.ptc 第13頁 1225695 _案號92131927_年月曰 修正_ 圖式簡單說明 第1圖繪示為本發明之較佳實施例中一種覆晶封裝結 構的示意圖。 第2圖繪示為本發明之較佳實施例中一種具有扇形之 非凸塊接合區的覆晶封裝結構。 第3圖繪示為一種具有圓形之凸塊接合區的覆晶封裝 結構。 第4圖繪示為本發明之較佳實施例中另一種覆晶封裝 結構的示意圖。 第5圖繪示為角落之非凸塊接合區的形狀係呈一扇形 之覆晶封裝結構的示意圖。 【圖式標示說明】 1 0 0 :覆晶封裝結構 1 1 0 :基板 1 1 2 :承載表面 1 1 4 :接合墊 1 2 0 ·晶片 1 2 2 :主動表面 122a ·'凸塊接合區 1 2 2 b :非凸塊接合區 1 2 2 c :中央非凸塊接合區 1 2 4 :凸塊銲墊 1 3 0 :凸塊 140 :底膠
11895twfl.ptc 第14頁
Claims (1)
1225695 _案號 92131927_年月日__ 六、申請專利範圍 1 . 一種覆晶封裝結構,至少包括: 一基板,其係具有一承載表面,且該承載表面上配置 有多數個接合墊; 一晶片,其係配置於該基板之該承載表面之上,該晶 片具有一主動表面以及多數個凸塊銲墊,其中該主動表面 具有多數個矩形或扇形之非凸塊接合區配置於該晶片之角 落,且該主動表面之其他區域係為一凸塊接合區,而該些 凸塊銲墊係配置於該凸塊接合區内;以及 多數個凸塊,其係對應配置於該些凸塊銲墊上,且電 性及機械性地連接於該些凸塊銲墊與該些接合墊之間。 2 ·如申請專利範圍第1項所述之覆晶封裝結構,其中 該凸塊接合區之形狀包括圓形。 3.如申請專利範圍第1項所述之覆晶封裝結構,其中 該些凸塊銲墊係以該主動表面之中心為基準,而點對稱地 配置於該凸塊接合區内。 4 ·如申請專利範圍第1項所述之覆晶封裝結構,更包 括一底膠’配置於該晶片與該基板之間,並包覆該些凸 塊。 5. —種晶片結構,至少包括: 一主動表面,包括多數個矩形或扇形之非凸塊接合 區,且該些非凸塊接合區係配置於該晶片之角落,而該主 動表面之其他區域係為一凸塊接合區;以及 多數個凸塊銲墊,配置於該主動表面之該凸塊接合區 内。
11895twf1.ptc 第15頁 1225695 _案號92131927_年月曰 修正_ 六、申請專利範圍 6 ·如申請專利範圍第5項所述之晶片結構,其中該凸 塊接合區之形狀包括圓形。 7.如申請專利範圍第5項所述之晶片結構,其中該些 凸塊銲墊係以該主動表面之中心為基準,而點對稱地配置 於該凸塊接合區内。 8 · —種覆晶封裝結構,至少包括: 一基板,具有一承載表面,且該承載表面上配置有多 數個接合墊; 一晶片,其係配置於該基板之該承載表面之上,該晶 片具有一主動表面以及多數個凸塊銲墊,其中該主動表面 具有多數個矩形或扇形之周邊非凸塊接合區配置於該晶片 之角落,以及一中央非凸塊接合區配置於該晶片之中央, 且該主動表面之其他區域係為一凸塊接合區,而該些凸塊 銲墊係配置於該凸塊接合區内;以及 多數個凸塊,對應配置於該些凸塊銲墊上,且電性及 機械性地連接於該些凸塊銲墊與該些接合墊之間。 9.如申請專利範圍第8項所述之覆晶封裝結構,其中 該中央非凸塊接合區之形狀包括矩形。 1 〇.如申請專利範圍第8項所述之覆晶封裝結構,其中 該中央非凸塊接合區之形狀包括圓形。 1 1 .如申請專利範圍第8項所述之覆晶封裝結構,其中 該些凸塊銲墊係以該主動表面之中心為基準,而點對稱地 配置於該凸塊接合區内。 1 2.如申請專利範圍第8項所述之覆晶封裝結構,更包
11895twf1.ptc 第16頁 1225695 _案號 92131927_年月日__ 六、申請專利範圍 括一底膠,配置於該晶片與該基板之間,並包覆該些凸 塊。 1 3. —種晶片結構,至少包括: 一主動表面,包括多數個矩形或扇形之周邊非凸塊接 合區及一中央非凸塊接合區,其中該些周邊非凸塊接合區 係配置於該晶片之角落,而該中央非凸塊接合區係配置於 該晶片之中央,且該主動表面之其他區域係為一凸塊接合 區;以及 多數個凸塊銲墊,配置於該主動表面之該凸塊接合區 内。 1 4 ·如申請專利範圍第1 3項所述之晶片結構,其中該 中央非凸塊接合區之形狀包括矩形。 1 5 ·如申請專利範圍第1 3項所述之晶片結構,其中該 中央非凸塊接合區之形狀包括圓形。 1 6 ·如申請專利範圍第1 3項所述之晶片結構,其中該 些凸塊銲墊係以該主動表面之中心為基準,而點對稱地配 置於該凸塊接合區内。 1 7. —種覆晶封裝結構,至少包括: 一基板,其係具有一承載表面,且該承載表面上配置 有多數個接合塾; 一晶片,其係配置於該基板之該承載表面之上,該晶 片具有一主動表面以及多數個凸塊銲墊,其中該主動表面 具有一凸塊接合區以及多數個矩形或扇形之非凸塊接合區 配置於該晶片之角落,且該些凸塊銲墊係配置於該凸塊接
11895twf1.ptc 第17頁 1225695 _案號92131927_年月曰 修正_ 六、申請專利範圍 合區内;以及 多數個凸塊,其係對應配置於該些凸塊銲墊上,且電 性及機械性地連接於該些凸塊銲墊與該些接合墊之間。 1 8 ·如申請專利範圍第1 7項所述之覆晶封裝結構,其 中該凸塊接合區之形狀包括圓形。 1 9 ·如申請專利範圍第1 7項所述之覆晶封裝結構,其 中該些凸塊銲墊係以該主動表面之中心為基準,而點對稱 地配置於該凸塊接合區内。 2 〇 ·如申請專利範圍第1 7項所述之覆晶封裝結構,更 包含一中央非凸塊接合區配置於該晶片之中央。 2 1 .如申請專利範圍第2 0項所述之覆晶封裝結構,其 中該中央非凸塊接合區之形狀包括矩形。 2 2 ·如申請專利範圍第2 0項所述之覆晶封裝結構,其 中該中央非凸塊接合區之形狀包括圓形。 2 3 .如申請專利範圍第1 7項所述之覆晶封裝結構,更 包括一底膠,配置於該晶片與該基板之間,並包覆該些凸 塊0
11895twf1.ptc 第18頁
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW092131927A TWI225695B (en) | 2003-11-14 | 2003-11-14 | Structure of flip chip package and structure of chip |
| US10/904,512 US20050146050A1 (en) | 2003-11-14 | 2004-11-14 | Flip chip package structure and chip structure thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW092131927A TWI225695B (en) | 2003-11-14 | 2003-11-14 | Structure of flip chip package and structure of chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI225695B true TWI225695B (en) | 2004-12-21 |
| TW200516742A TW200516742A (en) | 2005-05-16 |
Family
ID=34588343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW092131927A TWI225695B (en) | 2003-11-14 | 2003-11-14 | Structure of flip chip package and structure of chip |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050146050A1 (zh) |
| TW (1) | TWI225695B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256503B2 (en) | 2006-02-27 | 2007-08-14 | International Business Machines Corporation | Chip underfill in flip-chip technologies |
| US20110030754A1 (en) * | 2009-08-06 | 2011-02-10 | Laird Technologies, Inc. | Thermoelectric modules and related methods |
| JP2016110205A (ja) * | 2014-12-02 | 2016-06-20 | 株式会社ソシオネクスト | 半導体装置の設計方法及びプログラム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298269A (ja) * | 1995-04-25 | 1996-11-12 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| US6548907B1 (en) * | 1998-04-28 | 2003-04-15 | Fujitsu Limited | Semiconductor device having a matrix array of contacts and a fabrication process thereof |
| US6246121B1 (en) * | 1999-04-12 | 2001-06-12 | Vlsi Technology, Inc. | High performance flip-chip semiconductor device |
| JP3498634B2 (ja) * | 1999-05-31 | 2004-02-16 | 関西日本電気株式会社 | 半導体装置の製造方法 |
| JP2001185640A (ja) * | 1999-12-24 | 2001-07-06 | Nec Corp | 表面実装型パッケージ及び電子部品並びに電子部品の製造方法 |
| JP4746770B2 (ja) * | 2001-06-19 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TW540823U (en) * | 2002-06-21 | 2003-07-01 | Via Tech Inc | Flip-chip package substrate |
-
2003
- 2003-11-14 TW TW092131927A patent/TWI225695B/zh not_active IP Right Cessation
-
2004
- 2004-11-14 US US10/904,512 patent/US20050146050A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| TW200516742A (en) | 2005-05-16 |
| US20050146050A1 (en) | 2005-07-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
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