TWI224281B - A processor executing script with different length and method thereof - Google Patents

Description

1224281 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明) 【一、發明所屬之技術領域】 本發明係關於處理器的技術領域，尤指一種在電腦 裝置中執行不同長度指令集之處理器及方法。 【二、先前技術】 一般處理器具有一 32位元/16位元之指令模式，並在 此兩種模式切換執行，以節省程式碼儲存所需之空間， 於美國第USP5,758，115號專利案公告中，係以程式計數 < 器（Program Counter，PC)中的T位元以決定該處理器具位 於32位元或16位元指令模式，並利用分枝（Branch)指令來 切換程式計數器中T位元之值，其指令模式切換如圖1所 示，當執行分枝（Branch)指令220時，係分枝至（Branch to) 16位元指令儲存之起始位址Badd(l)並執行16位元指 令，該+ 1係用以切換該T位元以指示該處理器位於16位元 指令模式，當執行分枝（Branch)指令240時，係分枝至 (Branch to)32位元指令儲存之位址Badd(2)並執行32位元 指令，該+0係用以將該T位元改變為’0，，以指示該處理 器位於32位元指令模式，採取此種切換方法有ARM及 MIPS系列之處理器，然而採取此種切換方法之32位元指 令及16位元指令需分別儲存在不同之區塊，32位元指令 及1 6位元指令無法夾雜存放在同一區塊，因此程式碼儲 存空間無法獲得最佳化，同時，此種切換方法並非只需 一個分枝（Branch)指令即可完成，而是需要4〜8個指令方 5 1224281 可完成，如圖2所示，其係由一 ARM模式（32侧莫式）切 換到Th謙b模式（i卜仙模式）再切換到arm模式（32姻模 式）之組合語言程式碼，最少需要二個32-bit指令及二個 16_bit指令，亦即最少需要2*32+2*16=961^儲存空間，這 些多出之指令係用來擷取目標位址到所指定之暫存器 中，故此種切換方法不僅程式碼儲存空間無法獲得最佳 化，同時再進行切換時，亦增加所需之儲存空間。 針對32位元指令及16位元指令無法夾雜儲存在同一 區塊的問題，美國第USP6,2〇9,079B1號專利案公告中， 係以指令碼中的最高位元（Most Significam Bit，msb)位 元以決定該處理器具位於32位元或16位元指令模式而解 決32位元指令及16位元指令無法夾雜儲存在同一區塊的 問題，如圖3所示，若於32位元邊界之MSB若為，丨，，則該 32位元代表一 32位元指令，若於32位元邊界之MSB若 為’〇’，則該32位元代表兩個16位元指令，若16位元指令 B之MSB若為’〇’，則表示為兩個循序執行之16位元指 令’若16位元指令B之MSB若為，1，，則表示為兩個平行 執行之16位元指令，採取此種切換方法有m32R系列之處 理器，採取此種切換方法之32位元指令及16位元指令則 無需分別儲存在不同之區塊，而達到提高程式碼密度 (Code Density)之目的，然而採取此種切換方法時，執行 分枝（branch)或跳躍（jump)指令時需小心處理，以免跳躍 至一 32位元指令之後半部份，由於該32位元指令之後半 部份並非一可執行之指令，會產生不可預期之錯誤，因 此跳躍位址需限制在字組邊界（word boundary)或3 2位元 6 邊界（32_bit boundary)，對於分枝-鏈結（branch-an(Mink) 及跳躍-鏈結（jump-and-link)指令之返回位址（return address)亦需限制在字組邊界（word boundary)或32位元邊 界（32-bit boundary)，此種限制會增加使用上的不方便 性，同時，此種切換方法需在處理器指令中利用丨吨^來 區分32位元指令及16位元指令，而無法支援16位元指令 之立即值定址模式，因此，習知32位元/16位元之指令模 式變換方法的設計仍有諸多缺失而有予以改進之必要。 發明人爰因於此，本於積極發明之精神，亟思一種 可以解決上述問題之「執行不同長度指令集之處理器及 其方法」，幾經研究實驗終至完成此項發明。 【三、發明内容】 本發明之目的係在提供一種執行不同長度指令集之 之處理器及其方法，以避免習知技術因需將跳躍位址限 制在字組邊界或32位元邊界所引起之複雜問題，同時， 提高程式碼密度。 依據本發明之一特色，係提出一種執行不同長度指 令集之處理器，該等不同長度指令集至少包括_n位元指 令，及-2N位元指令集⑺為正整數），肺位元指令^ 之指令由一個N位元字組所組成，該2N位元指令集之指 令由一個2N位元字組所組成，該2N位元指令集包含一 至N指令集切換指令’該雜元指令集包含_n至2N指令 集切換指令，該處理器包含一指令輸入裝置、一指令： 取裝置、一指令解碼裝置、一指令執行裝置及一指=集 1224281 切換控制器，該指令輸入裝置包含—寬度為雇元之記 憶空間以供儲存複數個代表指令之2N位元字、组，該指令 擷取I置用以掏取該指令碼輸入裝置的_抓位元字組， 該指令解碼裝置係用以對該指令擷取裝置所操取之歸 元字組進行解碼，該指令執行裝置執行該解碼後之N位元 指令或2N位元指+，該指令集切換控制器係搞合至該指 7擷取衣置，以當擷取到21^至N指令集切換指令時，切 換該指令解碼裝置及該指令執行裝置執行於n位元模 式，而當擷取到NS2N指令集切換指令時，切換該指令 解碼裝置及該指令執行裝置執行於2isHA元模式，其中， 於該N位元模式，該指令解碼裝置對該指令擷取裝置所擷 取之2N位元子組進行兩個N位元指令解碼，該指令執行 裝置執行該解碼後之!^位元指令，於該2^^位元模式，該 才曰々解碼I置對該指令擷取裝置所擷取之2N位元字組進 灯一個2N位元指令解碼，該指令執行裝置執行該解碼後 之2N位元指令。 依據本發明之另一特色，係提出一種於處理器中執 行不同長度指令集之方法，該等不同長度指令集包括_N 位元指令集及一 2N位元指令集（N為正整數），該1^位元 指令集之指令由一個N位元字組所組成，該2]^位元指令 集之指令由一個2N位元字組所組成，該2N位元指令集包 含一 2N至N指令集切換指令，該N位元指令集包含一1^至 2N指令集切換指令，該方法包括·· （A)提供複數個代 表指令之2N位元字組；（B)擷取該複數個21^位元字組 中的一 2N位元字組，以由一指令解碼裝置進行解碼，並 8 以二指令執行裝置執行之；（C)當擷取到2N至N指令集 切換指令時，切換該指令解碼裝置及該指令執行裝置執 行於N位元模式，以使該指令解碼裝置對所擷取之2^^位 元字組進行兩個N位元指令解碼，該指令執行裝置執行該 解碼後之N位元指令；以及（D)當擷取到^^至2?^指令集 切換指令時，切換該指令解碼裝置及該指令執行裝置執 行於2N位元模式，以使該指令解碼裝置對所擷取之21^位 το字組進行一個2N位元指令解碼，該指令執行裝置執行 該解碼後之2N位元指令。 依據本發明之又一特色，係提出一種執行不同長度 指令集之處理器，該等不同長度指令集係表示為2|*^^位 兀指令集（〇Si^M，N、M為正整數），該2丨卬位元指 令集之指令由一個21*1^位元字組所組成，該元指令 集包含至少一令集切換指令^ #)，該處理器包含··一指令輸入裝置、一指令擷取裝 置、:指令解碼裝置、一指令執行裝置及一指令集切換 控制器，該指令輸入裝置包含一寬度為2M*n位元之記憶 空間以供儲存複數個代表指令之2M*N位元字組，該指令 擷取裝置用以擷取該指令碼輸入裝置的一 2M*N位元字 ^，，該指令解碼裝置係用㈣《令擷取裝置所操取之 ^ N位凡子組進行解碼，該指令執行裝置係執行該解碼 後之N位70指令、2N位元指令…或2m*n位元指令；以及 以曰τ π切換控制器係耦合至該指令擷取裝置，以 指令集切換指令時，切換該指令解碼 亥“執行裝置執行於2k*N位元模式，其中，於 1224281 g 2 N位tg核&，該#令解碼I置對該指令擷取裝置所 擷取之2 *N位το字組進行至少一個妙*陳元指令解碼， 該指令執行裝置執行該解碼後之2k*N位元指令。 依據本發明之再_特色，係提出—種於處理器中執 打不同長度指令集之方法，該等不同長度指令集係表示 為21*N位元指令集（0“‘M，N、Μ為正整數），該2i*N 位元指令集之指令由一個2j*N位元字組所組成，該2UN 位兀指令集包含至少一21*黯21^指令集切換指令（K k$M，k关i)，該方法包括步驟：（A)提供複數個代 =指令之2M*N位元字組；（B)擷取該複數個2M*n位元 字組中的-2 *N位tl字組，以由_指令解碼裝置進行解 碼，亚以一指令執行裝置執行之；以及（〇當擷取到 至2 *N指令集切換指+時，切換該指令解碼裝置及該指 :執行衣置執行於2k*N位元模式，以使該指令解碼裝置 對所擷取之2 *N位το字組進行至少一個2k*N位元指令解 碼，該指令執行裝置執行該解碼後之2k*N位元指令。 ”由於本發明設計新穎，能提供產業上利用，且確有 増進功效，故依法申請發明專利。 【四、實施方式】 為使貴審查委員能進一步瞭解本發明之結構、特徵 及其目的，茲附以較佳具體實施例之詳細說明如后·· 有關本發明之執行不同長度指令集之處理器的系 統架構請參照圖4所示，其包含一指令輸入裝置310、_ 指令擷取裝置320、一指令解碼裝置33〇、一指令執行裝 10 1224281 置340及一指令集切換控制器350。該指令輸入裝置310用 以輸入處理器所要執行之指令，於本實施例中，處理器 可執行之不同長度指令集包括一 N位元指令集及一 2N位 元指令集（N為正整數），該N位元指令集之指令由一個 N位元字組（Word)所組成，該2N位元指令集之指令由 一個2N位元字組所組成，其中，該2N位元指令集包含一 2N至N指令集切換指令（Instruction set switch instruction-2N-N，ISSI-2N-N)，該N位元指令集則包含一 N至2N指令集切換指令（Instruction set switch instruction-N-2N，ISSI-N-2N)，於本實施例中，N值較佳 為16。 該指令輸入裝置3 10係包含一寬度為2N= 32位元之 記憶空間以供儲存複數個代表指令之2N元字組，而每一 2N元字組可代表兩個N位元指令或一個2N位元指令。 該指令擷取裝置320用以擷取該指令輸入裝置3 10的一 2N 位元字組，該指令集切換控制器350則耦合至該指令擷取 裝置320，以當該指令擷取裝置320擷取到的2N位元字組 為一 2N至N指令集切換指令（ISSI-2N-N)時，該指令集切 換控制器350切換該指令解碼裝置330及該指令執行裝置 340執行於一N位元模式，於此N位元模式，表示擷取自 指令輸入裝置310的2N位元字組係代表兩個N位元指 令’因此，該指令解碼裝置330對該指令擷取裝置320所 擷取之2N位元字組進行兩個N位元指令解碼，而該指令 執行裝置340則執行該解碼後之N位元指令。 1224281 而當該指令擷取裝置320擷取到的2N位元字組包含 N至2N指令集切換指令時（ISSI-N-2N)，該指令集切換控 制器350切換該指令解碼裝置330及該指令執行裝置340 執行於一 2N位元模式，於此2N位元模式，表示擷取自指 令輸入裝置310的2N位元字組係代表一個2N位元指令， 因此，該指令解碼裝置330對該指令擷取裝置320所擷取 之2N位元字組進行一個2N位元指令解碼，該指令執行裝 置340執行該解碼後之2N位元指令。 圖5係顯示一程式經過本發明之技術組譯後所產生 的機械碼在記憶體位置中的排列方式，其中，指令（1)因 前一指令為32位元，故其位於記憶體32位元邊界，指令 (4)亦位於記憶體32位元邊界，由於其下一個指令為32位 元，可在組譯時插置一為NOP之指令（5)。 當指令擷取裝置320擷取指令（1)時，因該指令為一32 至16指令集切換指令（ISSI-32-16)，故指令集切換控制器 350切換該指令解碼裝置330及該指令執行裝置340執行 於16位元模式，而當該指令擷取裝置320擷取指令（2)時， 因該指令為一 16至32指令集切換指令（ISSI-16-32)，故該 指令集切換控制器350將切換該指令解碼裝置330及該指 令執行裝置340執行於32位元模式。 於此範例中，使用本發明之技術進行一 32位元模式 至16位元模式及16位元模式至32位元模式切換的程式， 其僅需用到一 32至16指令集切換指令（ISSI-32-16)及一 16 至32指令集切換指令（ISSI-16-32)，僅需指令（1)與指令 (2)，共需16 + 16=32位元，該程式最多亦僅需指令（3)、指 12 1224281 令（4)與指令（5)，共16+16+16=48位元以進行一％位元模 式至16位元模式及16位元模式至32位元模式切換，相較 ARM習知技術在模式轉換時需96〜192位元，節省許多儲 存空間。 ° : 又，該32至16指令集切換指令（ISSI_32_16)及該“至 32指令集切換指令⑽[‘叫可為相同之指令，亦即均 為-指令㈣換指令（ISSI)，當每次擷取到職令集切換 指令（ISSI)時，該指令集切換控制器咖便切換該指令解 碼裝置330及該指令執行裝置34〇之執行模式，例如，者 第-次擷取到該指令集切換指令（ISSI)時，該指令集切: 控制益' 350切換該指令解碼裝置33〇及該指令執行裝置 340執行於16位元模式，#該指令擷取裝置⑽再次擁取 到該指令集切換指令（ISSI)時，該指令集切換控制写35〇 切換該指令解碼裝置330及該指令執行裝置34〇執行於Μ 位元模式，如此可節省一個指令編碼空間。 丽述實施例係以處理器可執行N位元指♦集及⑽ 元指令集等兩種不同長度指令為例說明，然實際上，才 :明亦可應用於可執行兩種以上不同長度指令之處超 益’例如’可將該等兩種以上（假設M+ i種）不同長戶 指令集表示為An位元指令集⑽^M, n、m為= 數），而該2'*N位元指令集之指令由—個2^位元字_ 組成’且於該2|*N位元指令集中，需提供至少_2、至 ㈣指令集切換指令⑽供指令^ 換控制器350將指令解碼裝置33G及指令執行裝置州由 PN位元模式切換至2、位元模式，於此應帛巾，該指 13 1224281 令輸入裝置3 10係包含寬度為2M*N位元之記憶空間以供 儲存複數個代表指令之2M*N位元字組，該指令擷取裝置 320則擷取該指令輸入裝置3 1〇的一 2m*n位元字組，該指 令解碼裝置330對該指令擷取裝置320所擷取之2M*N位元 字組進行解碼，該指令執行裝置34〇則執行該解碼後之 2^N位元指令，而該指令集切換控制器35〇則在該指令擷 取裝置320擷取到該2i*N至2k*N指令集切換指令時，切換 該指令解碼裝置330及該指令執行裝置34〇執行於/^^^位 元模式，且於此2k*N位元模式，該指令解碼裝置33〇對該 指令擷取裝置320所擷取之2M*N位元字組進行至少一個 2k*N位το指令解碼，該指令執行裝置34〇執行該解碼後之 2k*N位元指令。 一舉例而言，當M=2、N=16時，本發明之處理器可 執饤64/32/16位το指令集，並包含一 32至16指令集切 換指令（ISSI-32-16)、一 16至32指令集切換指令 (1 16 32) ’ 一 32 至 64指令集切換指令（ISSI_32_64)、 一 64至32指令集切換指令（ISSI_64-32)、一 64至16指令隼 切換指令⑽““6)及一 16至64指令集切換指： (ρΐ-16_64)以進行各種模式之切換，該等指令集切換指 =可均為相同之格式（ISSI)，並定義當每次擷取到該指 二市切換指令(ISSI)時，該指令集切換控制器35。便切換 碼裝置⑽及該指令執行裝置34g之執行模式， 亦Γ達成相同之功效。 由上述可知，由於使用本發明使用一 32 指令集切換指令 、守曰7 (ISSI-32-16)及一 16至32指令集切換指令 14 1224281 (ISSI-16-32)，可克服習知技術32位元指令及16位元指 令無法央雜存放在同一區塊之問題，亦可節省執行模弋 切，時所需指令及其儲存空間，因此獲得程式碼儲存空 間最佳化，同時，此種切換方法可克服習知技術對於 分技-鏈結（branch_and_link)及跳躍-鏈結（jump_and-加幻 指令之返回位址（return address)需在字組邊界（w〇d boundary)或32位元邊界（32_bitb〇undary)之限制，此種切 換方法無需在處理器指令中利用來區分32位元指令 及16位元私令，而可支援丨6位元指令之立即值定址模式。 絲上所陳，本發明無論就目的、手段及功效，在在 均顯示其迥異於習知技術之特徵，實為一極具實用價值 之餐明。惟應注意的是，上述諸多實施例僅係為了便於 說明：舉例而已，本發明所主張之權利範圍自應以申請 專利範圍所述為準，而非僅限於上述實施例。 【五、圖式簡單說明】 圖1 ··係f知指令模式切換之示意圖。 圖係圖1中白知才曰令模式切換之組合語言程式碼。 圖3:係另-習知指令模式切換之指令結構示意圖。 圖4:係本發明之一種執行不同長度指令集之處理器架構 種執行不同長度指 圖5 :係本發明之一 時的示意圖。 【圖號說明】 令集之處理器執行 15 1224281 指令輸入裝置 310 指令擷取裝置 320 指令解碼裝置 330 指令執行裝置 340 指令集切換控制器 350 16

Claims (1)

1224281 拾、申請專利範圍 1· 一種執行不同長度指令集之處理器，該等不同長 度指令集至少包括一 N位元指令集及一 2N位元指令集（N 為正整數）’該N位元指令集之指令由一個N位元字組所 組成’該2N位元指令集之指令由一個2N位元字組所組 成’該2N位元指令集包含一 2N至N指令集切換指令，該N 位元指令集包含一 ；^至21^指令集切換指令，該處理器包 含： 一指令輸入裝置，其包含一寬度為2N位元之記憶空 間以供儲存複數個代表指令之2]^位元字組； 一指令擷取裝置，用以擷取該指令碼輸入裝置的一 2N位元字組； 一指令解碼裝置，係用以對該指令擷取裝置所擷取 之2N位元字組進行解碼； 一指令執行裝置，其執行該解碼後之N位元指令或 2N位元指令；以及 一指令集切換控制器，係耦合至該指令擷取裝置， 7當擷取到2 N至N指令集切換指令時，切換該指令解碼 裝置及該指令執行裝置執行於驗元模式，而當擷取到N 至2N指令集切換指令時’切換該指令解碼裝置及該指令 執行裝置執行於2N位元模式，其中，於該N位元模式， 該指令解碼裝置對該指令#|取裝置賴取之_元字组 進行兩個N位元指令解碼’該指令執行裝置執行該解碼後 之指令’於該2職元模式，該指令解碼裝置對該 17 1224281 指令擷取裝置所擷取i2N位元字組進行一個2N位元指 令解碼，該指令執行裝置執行該解碼後之2N位元指令。曰 2 ·如申凊專利範圍第1項所述之處理器，其中，該n 值為1 6。 ~ 3·如申請專利範圍第丨項所述之處理器，其中，該 2N至N指令集切換指令及該Ns2N指令集切換指令為相 同之指令，而當每次擷取到該指令時，該指令集切換控 制器便切換該指令解碼裝置及該指令執行裝置之執行= 式。 、 4· 一種於處理器中執行不同長度指令集之方法， 該等不同長度指令集包括一N位元指令集及—2N位元指 令集（N為正整數），該n位元指令集之指令由一個]^位 元字組所組成，該2N位元指令集之指令由一個2N位元字 組所組成，该2N位元指令集包含一 2N至N指令集切換指 令，該N位元指令集包含一 n至2N指令集切換指令，該方 法包括步驟： (A )提供複數個代表指令之2N位元字組； (B )擷取該袓數個2N位元字組中的一 2N位元字 組，以由一指令解碼裝置進行解碼，並以一指令執行裝 置執行之； (C )當擷取到2N至N指令集切換指令時，切換該指 令解碼裝置及該指令執行裝置執行於N位元模式，以使該 指令解碼裝置對所擷取之2N位元字組進行兩個n位元指 令解碼，該指令執行裝置執行該解碼後之N位元指令；以 及 18 1224281 一指令集切換控制器，係耦合至該指令擷取裝置， 以當擷取到該2i*N至2k*N指令集切換指令時，切換該指 令解碼裝置及該指令執行裝置執行於2k*N位元模式，其 中，於該2k*N位元模式，該指令解碼裝置對該指令擷取 衣置所擷取之2 *N位元字組進行至少一個元指令 解碼，該指令執行裝置執行該解碼後之2k*N位元指令。 8·如申請專利範圍第7項所述之處理器，其中，該N 值為16，該Μ值為2。 9_ 一種於處理器中執行不同長度指令集之方法， 该等不同長度指令集係表示為2i*N位元指令集 ]^，：^、]\4為正整數），該2丨*:^位元指令集之指令由一個 2^N位元字組所組成，該2、1^位元指令集包含至少一 2i*N 至2k*N指令集切換指令，該方法包 括步驟： (A) 提供複數個代表指令之2m*n位元字組； (B) 擷取該複數個位元字組中的_2m*n位元 字組，以由一指令解碼裝置進行解碼，並以一指令執行 裝置執行之；以及 (C) 當擷取到2i*N至2k*N指令集切換指令時，切換 該指令解碼裝置及該指令執行裝置執行於2k*N位元模 式’以使該指令解碼裝置對所擷取之2m*n位元字組進行 至少一個2k*N位元指令解碼，該指令執行裝置執行該ζ 碼後之2k*N位元指令。 10.如申請專利範圍第9項所述之方法，其中，該n 值為16，該Μ值為2。 ~ 20