TWI222171B - Method and structure of interconnection with anti-reflection coating - Google Patents

Description

1222171 玖、發明說明 【發明所屬之技術領域】 本發明係有關於一種半導體内連線之製程和結構，特 別是有關於鑲嵌基底_之導電層中利用介電質抗反射塗層 (Dielectric Anti-Reflection Coating，DARC)來改善微影製 程之方法和其結構。 【先前技術】 對於積體電路來說，小小的半導體基板上即要製造 許許多多的主動元件以達到所需之作用。其中每個元件 也要各自呈電性獨立以確保其功能，而相關的元件則以 内連線（interconnect)方式互相連接以完成整個電路的功 能。高積集度和高效能之半導體製造業的趨勢是使設計 規則更形微小化，此時VLSI和ULSI等半導體元件將需 要多層之内連線來完成更為複雜的結構。 金屬化製程可在主動元件上建立起内連線和接觸 (C〇ntaCt)點。當半導體基板上已完成各個主動元件和内 連線時，若欲形成多層金屬内連線，則需要例如先沉積 -介電層於半導體基板上，接著進行微影㈣製程以形 成和下層金屬導體電性連接之插塞（plug)圖案。在移除掉 形成此介層洞的光阻層之後填入金屬層並移除不需要之 金屬即可形成所需的插塞。 傳統之多層内連線製程係利用金屬層的刻例如銘 金屬等來形成内連線的圖案，其原因是基於銘合金易於 5 ^22171 沉積和#刻的特性。丨但當線寬設計隨元件縮小而愈變愈 窄之後，金屬蝕刻圖案化製程將變得益形困難。而近年 來有種製程技術稱作鑲嵌製程（damascene process)則 成為多重内連線製程“新:趨勢。鑲嵌製程係利用内介電 層之圖案化來代替之前的金屬蝕刻方式。也就是說，例 如在内連線製程中的插塞製程完成之後，先沉積另一内 ;ι電層在上面’接著餘刻此内介電層而形成導線之圖 案。當導線圖案形成之後，沉積金屬層填入此溝渠中並 進行回#而成為所需的内連線圖案。同時為更簡化製 程，另外一種改善的方法稱之為雙重嵌鑲製程（dual damascene pr〇cess)則更可應用於多重内連線製程中。 當在基板上沉積光阻層並進行圖案化蝕刻製程 時’通常會先在基板上沉積一抗反射塗層（Anti-Reflecti〇n

Coating，ARC)以增加微影製程之精確度。ARC抗反射層 可阻隔來自底層表面的光散射現象、減低駐波效應、更可 改善影像之對比效果，且可產生更為平坦化的光阻層。然 而’ ARC抗反射層之使用仍會產生數個缺點。例如，此 抗反射層會增加製程之負擔；再者，通常在ARC抗反射 層之上會再形成一薄的氧化層，當在ARC抗反射層上之 光阻層有問題需要重做（rework)時，便不會影響到ARC 抗反射層，而此薄氧化層將使製程更加複雜。因此在利用 底部之ARC抗反射層来進行微影製程時，極需要有一種 新的製程方法或結構，不但可使微影製程更加精確，且亦 不會增加製轾之步驟。 6 1222171 【發明内容】 鑒於上述之發明背景中，傳統抗反射層的使用將使 製程步驟增加，因而未發··明的主要目的之一，即包括了 在具有内連線圖案之半導體元件上製造介電質抗反射層 (Dielectric Anti-Reflection Coating，DARC)之方法和結 構，並且將其置放於内介電層之下，以方便此内介電層 之後續光阻層的微影蝕刻製程。 本發明之另一目的為在具有内連線圖案之半導體元 件上製造介電質抗反射之方法和結構，其中將以擴散阻 障介電層（diffusion barrier dielectric)和 DARC 層所組成 之複層結構而產生較少製程步驟、較佳溝渠外觀和介層 洞製造及較低電容效應之半導體結構。 本發明其它的目的及特徵將可參照下面所描述之詳 細說明内容而了解，熟知此項技術之人士參聞發明内容 後亦可據以實施。 根據以上所述之目的，本發明首先提供一半導體元 件，此元件包含：一基板，此基板上已形成各個主動元 件；接著在此基板上沉積一平坦化之内介電層，且此介 電層中已具有銅金屬或銅合金之導線；然後將一薄阻障 介電層沉積於此内介電層和銅導線之上；再將D ARC抗 反射層形成於阻障介電層之上。 之後’另一内介電層沉積於D Arc抗反射層之上用 以提供不同導電層之間的隔離作用，然後以標準製程於 7 此内介電層上沉積光阻層。圖案化此光阻層時，底部之 DARC層將會吸收大部分的反射光線並因而降低了駐波 效應。然後再重覆銅金屬内連線鑲嵌製程以形成後續之 金屬層導線。 ' ，， 於本發明之另一實施例中，並可將介電質抗反射層 和阻障介電層互相結合而以單一介電層取代，以便製程 步驟更少，製造更為簡化。 經由本發明之D ARC抗反射層之形成，則原先形成 於D ARC抗反射層上之薄氧化層將可省略，製程步驟將 比傳統方式簡化。 【實施方式】 本發明所揭露的為鑲嵌基底之導電層中利用介電質 才几反射塗層（Dielectric Anti-Reflection Coating，DARC) 來改善微影製程之步驟和其結構。現在將依圖示並參考 本發明之較佳實施例加以說明。其中在此說明中包含了 許多為人所熟知的製程如微影製程、蝕刻或化學氣相沉 積4 ’此類製程將不會在此加以詳述。同時，為方便瞭 解起見，圖示中相同的元件將儘量以相同號碼加以標 示，且此圖形並未依實際之比例加以繪製。 參閱第一圖，此圖所示為依照本發明形成半導體基 板之多層内連線的截面示意圖。於此圖中，首先提供基 板100，且其上己形成各個主動元件。導電層1〇2則代 表了此些主動元件或底層内連線之連接線路，而此些主 1222171 動元件可為例如電晶體、電阻、或電容器等，但並未詳 細顯示於此半導體基板截面示意圖中。在不脫離本發明 所揭示之精神和範圍下，僅例舉出金屬化製程和内連線 的截面。 如同圖中所示的，一平坦化内介電層1〇4沉積於導 電層102和基板1〇〇之上以提供内連線層和主動元件間 之隔離或不同内連線層間之隔離。此内介電層1 〇4係以 介電質材料如氮化矽或氧化矽如磷矽玻璃（PSG)、硼矽玻 璃（BSG)、石朋麟石夕玻璃（BPSG)、四氧乙基石夕（TEOS)等等 所形成。而形成内介電層104的方法可為低壓化學氣相 沉積（LPCVD)法或電漿增強化學氣相沉積（pECvD)法。 接者’具有插塞圖案（或者為接觸洞（contact)插塞，或者 為介層洞（via)插塞）之光阻層1〇6則利用傳統之微影蝕 刻製程如光阻塗佈、曝光和顯影等製程沉積於内介電層 104之上。 參閱第二圖’接著以乾式蝕刻法，例如一種稱為反 應性離子蝕刻法（RIE)的乾蝕刻技術來形成内介電層i 〇4 之插塞區108，此乾式蝕刻技術將同時具備有高選擇性 與非等向性蚀刻雙重優點。而欲蝕刻氧化物或氮化物介 電層之較佳蝕刻氣體可為例如CF4、CHF3、C2F6或C3F8 等含氟碳化合物和含氧等氣體。接著將光阻層1〇6以乾 式與濕式#刻兩種姓刻方式加以去除。 由於以銅金屬為基底之金屬化製程可能產生相互擴 散的問題，或者產生銅金屬材料不佳的附著力，甚至造 9 1222171 成半導體元件特性的退化，因而適當的阻障層（barrier layer)和黏著層（adhesion layer)將是改善銅導體的必備 製程。近年來，適合銅導體的阻隔層和黏著層為相當熱 門的研究項目，而此些問:題也逐漸獲得解決。 現參閱第三圖，在光阻層106移除之後，一黏著/阻 障層110將以例如化學氣相沉積等方法沉積於半導體基 板之上和插塞區108之中，其形成厚度約在1〇〇到400 A 之間。此黏著/阻障層110可包括例如鈦（Ti)、鎢（W)、鈕 (Ta)、和氮化鈕（TaN)等金屬。之後，以例如傳統之電鍍 技術（electroplating technique)等方法沉積銅金屬或銅金 屬合金到插塞區108中。為確保銅材料之填充能力，銅 材料將完全填入插塞區108並覆蓋黏著/阻障金屬層no 之上表面。然後以化學機械研磨（CMP)之技術將多餘的 銅金屬移除以得到平坦化的表面。以金屬膜的化學機械 研磨技術而言，銅材料本身和鶴、鋁金屬的處理方式相 近，研磨劑和研磨墊可能略有改變，但機台本身和參數 控制等方面都是相近的方式。在CMP平坦化之後，一阻 • P章層111將沉積於内介電層104和銅導線材料層之上。 此阻障層111可由介電材料如氮化矽（SiN)、碳化石夕 (SiC)、和碳氮化矽（SiCxNy)所組成。 接著，依照本發明之實施例，一抗反射塗層 112(Anti-Reflective Coating，ARC)形成於此阻障層 U1 之上。此抗反射塗層112係為了加強後續之内介電層圖 案化之用（此内介電層未顯示於第三圖中Arc抗反射 10 1222171 塗層112之材料的選擇和後面之曝光步驟所使用的光線 波長有關。例如，由於不同之光線波長將產生不同的駐 波形式，一鈦/氮化鈦（Ti/TiN)之複層薄膜層將較適合I 線（I line)光源之抗反射塗^層，而氮氧化矽（Si〇N)則較適 合深紫外線（deep ultra-violet ray)。於本發明之較隹實施 例中’ ARC抗反射塗層112可由氮氧化石夕所形成。此介 電層ARC(或稱之為DARC)抗反射塗層112可以電漿增 強化學氣相沉積（PECVD)或低壓化學氣相沉積（LPCVD) 等方法在約300到800°C時形成。或在氧化氮（NO)或一 氧化二氮（ΝΑ)之環境下加熱氧化矽而形成此DARC抗 反射塗層112。由於具有此DARC層112,後續曝光之解 析度將會增加，内連線圖案亦可控制得較為精確。· 於本發明之另一實施例中，阻障層u丨和DARC抗 反射層112之複合層亦可由單一介電層所取代而更簡化 製程步驟。值得注意的是，此單一介電層具有底層之鋼 金屬導電層的阻障功能和後續微影製程之抗反射功能。 接著參閱第四圖，另一内介電層丨14依照本發明沉 積於DARC抗反射層112之上以提供導電層之間的隔離 作用。此内介電層114亦可由氧化矽等材料包括ps(}、 BSG、BPSG、TEOS等所形成。適#之形成方法則為 LPCVD或PECVD彡。接著圖案化之光阻層i j 6以標準 之微影製程形成於内介電層114之上。雖然先前形成之 DARC抗反射塗層112係位於内介電層114之下，然而 微影製程時穿過光阻層116之輻射光線仍會因為底層之 1222171 内介電層114;的透明特性（氧化矽）而被DARC抗反射塗 層112所吸收。微影時由於光線反射所產生的駐波效應 可有效的降低。 參閱第五圖’蔣光阻層圖案化之後，利用蝕刻製程 在此内介電層114中形成插塞區118，然後將光阻層116 以濕蝕刻移除。光阻層移除之後，再依序形成黏著/阻障 金屬層120和銅金屬層於所形成之插塞區118中，再以 例如化學機械研磨製程將其平坦化。最後以另一阻障層籲 122如氮化矽、碳化矽和碳氮化矽等形成於平坦化之結. 構上。 本發明可應用於各種不同形式的金屬化製程，並不 限於上面所描述之銅金屬及/或銅基底合金。而本發明更 可應用於次微米尺寸之金屬化及高深寬比孔洞之半導體 元件製程。簡而言之，本發明之DARC抗反射層係形成 於欲進行蝕刻之介電層之下，當此介電層上欲形成圖案 化光阻層時，不需要再於其上形成薄氧化層及抗反射層 來降低微影製程的誤差。 _ 也就是說，利用本發明之DARC抗反射層的特殊結 構位置，微影製程的精密度並不會受到影響，而製程的步 驟卻能有效的精簡，產能自然提高。最後，由於薄的銅金 屬擴散阻障層通常具有高的介電常數，阻障介電層和 DARC抗反射層的組合更因介電常數的降低而使電容效 應也降低了。 雖然本發明已以一較佳實施例揭露如上，然其並非用 12 1222171 以限定本發明，任何释習此技藝者，在不脫離本發明之精 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 的、特徵、和優點能更明 ，並配合所附圖式，作詳 為讓本發明之上述和其他目 顯易懂，下文特舉一較佳實施例

細説明如下： 第一圖為依照傳統製程之積體電路結構的部分截面 示意圖； 第五圖為依照本發明形成介電質抗反射塗層 102導電層 106 光阻層 110黏著/阻障層 112 抗反射塗層 116 光阻層 122阻障層

【元件代表符號簡單說明 100 基板 104 内介電層 108 插塞區 111 阻障層 114 内介電層 120黏著/阻障金屬層 13

Claims (1)

1. 拾、申請專利範與 1.一種半導體元件，該半導體元件至少包含： 一基板’該基板中已具有一導電層； 第一絕緣層，該第一絶緣層位於該基板和該導電層之 上； 一抗反射塗層，該抗反射塗層位於該第一絕緣層之上； 一内介電層，該内介電層位於該抗反射塗層之上；及 一光阻層，該光阻層位該内介電層之上且加以圖案化 以利後續内連線製程。 2·如申請專利範圍第1項所述之半導體元件，其中上述之 導電層為銅金屬層或銅基底之合金層。 3·如申請專利範圍第1項所述之半導體元件，其中上述含 有该導電層之該基板係利用化學機械研磨（CMp)法加以 全面平坦化。 4·如申請專利範圍帛！項所述之半導體元件，其中上述之 第一絕緣層包含氧化矽或氮化矽。 5·如申請專利錢帛1項所述之半導體元件，其中上述之 第一絕緣層為該導電層之阻障層❶ 6.如申請專利範圍帛i項所述之半導體元件，其中上述之 1222171 抗反射塗層包含氮氧作矽（SiON)。 7·如申請專利範圍第1項所述之半導體元件，其中上述之 内介電層為包括了磷石夕玻:璃（PSG)、硼磷矽玻璃（BPSG)、 四氧乙基矽（TEOS)等材料之氧化矽材質。 8·—種在半導體元件中形成内連線圖案之方法，該方法至 少包含： 形成第一絕緣層於一基板上，其中一導電層已形成於 該基板中； 形成一抗反射塗層於該第一絕緣層上； 形成一内介電層於該抗反射塗層上；及 形成一光阻層於該内介電層上且加以圖案化以利後續 内連線製程。 9·如申請專利範圍第8項所述之方法，其中上述之導電層 為銅金屬或銅基底合金層。 10.如申請專利範圍第8項所述之方法，其中上述含有該 導電層之該基板係利用化學機械研磨(CMP)法加以全面 平坦化。 二如？專利範圍第8項所述之方法，其中上述之抗反 射塗層包含氮氡化矽（SiON)。 15 1222171 1 2.如申請專利範圍第8項所述之方法，其中上述之内介 電層為包括了磷矽玻璃（PSG)、硼磷矽玻璃（BPSG)、四氧 乙基矽（TEOS)等材料之氧:化矽材質。

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