[go: up one dir, main page]

TWI221312B - Structure, method of manufacturing the same, and device using the same - Google Patents

Structure, method of manufacturing the same, and device using the same Download PDF

Info

Publication number
TWI221312B
TWI221312B TW092102773A TW92102773A TWI221312B TW I221312 B TWI221312 B TW I221312B TW 092102773 A TW092102773 A TW 092102773A TW 92102773 A TW92102773 A TW 92102773A TW I221312 B TWI221312 B TW I221312B
Authority
TW
Taiwan
Prior art keywords
silicon
aluminum
germanium
atomic
composite structure
Prior art date
Application number
TW092102773A
Other languages
English (en)
Other versions
TW200305200A (en
Inventor
Kazuhiko Fukutani
Tohru Den
Original Assignee
Canon Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Kk filed Critical Canon Kk
Publication of TW200305200A publication Critical patent/TW200305200A/zh
Application granted granted Critical
Publication of TWI221312B publication Critical patent/TWI221312B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117Shapes of semiconductor bodies
    • H10D62/118Nanostructure semiconductor bodies
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00Single-crystal growth by condensing evaporated or sublimed materials
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/40FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/402Single electron transistors; Coulomb blockade transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117Shapes of semiconductor bodies
    • H10D62/118Nanostructure semiconductor bodies
    • H10D62/119Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117Shapes of semiconductor bodies
    • H10D62/118Nanostructure semiconductor bodies
    • H10D62/119Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00Subject matter not provided for in other groups of this subclass
    • H10N99/05Devices based on quantum mechanical effects, e.g. quantum interference devices or metal single-electron transistors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2216/00Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02Structural aspects of erasable programmable read-only memories
    • G11C2216/08Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Physical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

1221312 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係有關包含柱形構件之結構,及製造此結構之 方法,及使用此結構之方法。 【先前技術】 自利用微結構作爲功能材料之觀點上,近年來對其興 趣提高。 可用以製備此微結構之技術包含由利用半導體處理術 直接製備微結構者,其微圖案構製技術,諸如照相製版術 爲所熟知(閱日本專利申請書公報5 - 5 5 5 4 5 (頁3,圖1 )等)。 除半導體處理技術外,使用材料之自行組織現象及自 行成形現象之技術亦爲所知。此等技術設計在根據自然形 成之規則性結構,達成創新之微結構。 雖對自行組織現象及自行成形現象已作若干硏究,但 由於利用此等現象之技術可用以達成微米或甚至奈米幅度 之結構,故仍有強烈需要創新之微結構及可靠製造此等之 方法。 【發明內容】 發明槪要 鑒於以上環境,故此,本發明之目的在提供一種創新 結構,製造此創新結構之方法,及可由使用此創新結構達 -6 - (2) 成之裝置。 在本發明之一方面,提供一種結構,包含第一材料及 第二材料,該結構包含柱形構件包含第一材料,及—區& 含第二材料,並包圍柱形構件,假如第二材料非僅由錯構 成,該結構包含含量在第一及第二材料之總量中不少於 2〇原子 %及不多於7〇原子 %之第二材料。 第一材料可普通爲鋁,及第二材料可普通爲矽或砂及 鍺之混合物。柱形構件之平均直徑(或如柱形構件呈現橋 圓形平面圖,則爲主軸)可普通不大於50nm,及分開結 構中所含之任二相鄰位置之柱形構件之中心之空隙普通不 大於 3 0 n m。 在本發明之另一方面,提供一種製造結構之方法,包 括製備一基體之步驟及構製非平衡狀態中之一薄膜於基體 上之步驟’薄膜具有一結構,包含柱形構件包含第一材料 ’及一區包含第二材料,並包圍柱形構件,假如第二材料 非僅由鍺構成,該結構包含含量在第一及第二材料之總含 量中不少於 2 〇原子 %及不多於 7 0原子 %之第二 材料。 本發明並提供一種裝置,由包含本發明之一結構達成 。例如,本發明之一電子裝置由製造一絕緣區於本發明之 一結構上達成。本發明之電子裝置可包含單電晶體或單電 記憶體,或可包含一資訊處理裝置,包含此等裝置。 本發明提供一種薄膜形之鋁矽複合結構,包含柱形含 構包含鋁,及一矽區包圍柱形結構,該複合結構包含含量 -7- (3) (3)1221312 不少於2 0原子%及不多於7 〇原子。之矽。 本發明並提供一種薄膜形鋁矽鍺複合結構,包含柱形 結構包含鋁,及一矽鍺區包圍柱形結構,複合結構包含聯 合含量不少於2 0原子%及不多於7 0原子%之矽及 鍺。 本發明並提供一種結構,包含多個柱形構件,及一區 包圍多個柱形構件之側表面,柱形構件具有直徑不小於 2 0 nm,及任二相鄰位置之柱形構件間之距離不大於30n m ο 本發明並提供一種結構,包含柱形構件包含鋁,及一 區包圍柱形構件,柱形構件及該區同時製造,柱形構件具 有直徑不大於 20nm。 一種包含本發明之柱形構件之結構(例如鋁矽複合結 構)可發現應用作爲母體,此可用於各種裝置。例如,此 可發現應用於各種量子裝置’包含單電晶體及單電記憶體 【實施方式】 (實施例 1) 參考圖 1 A及 1 B,說明本發明之結構之實施例。 圖1 Α及1Β顯示柱形構件1分佈於包圍此等之 一區 2中,圖1A爲實施例之槪要平面圖’及圖1B 爲沿線1 B - 1 B所取之實施例之槪要斷面圖。 圖1 A及1B所示之結構1 0 0包含由一第一材料 -8- (4) (4)1221312 構成之柱形構件1 ’並由一第二材料構成之區2包圍。 結構1 〇〇包含含量在第一及第二材料之總含量中不少於 2 〇原子%且不大於7 0原子%之第二材料。如此後 參考後續之實施例所顯示,本發明之發明者等發現,當第 二材料之比率在第一材料及第二材料之總量之上定範圍內 時,可提供一結構,包含大致柱形構件分佈於包圍此等之 母體區中。如結構所在之基體具有平坦輪廓且水平設置, 則柱形構件大體垂直安排站立,唯柱形構件之安排模式視 · 構件所構製處之下面基體之輪廓而定。 上述含量指第二材料與結構之第一材料及第二材料之 總量之比率。該含量宜不少於25原子%及不大於65 原子%,更宜不少於30原子%及不大於60原子 “ · °/。。含量可由定量分析該結構決定,例如,使用電感交連 ~ 電漿原子發射頻譜儀(ICP-AES)。 、 在本發明之用途上,大致需要充分達成柱形構件。柱 形構件可包含第二材料,及/或該區可包含第一材料。 φ 柱形構件及或包圍區可包含雜質,諸如氧,氬等。 可用作第一材料之物質包含 A1(鋁)及 Au(金) 。可用作第二材料之物質包含si(矽),Ge(鍺),Si及 Ge之混合物(此後此可由SixGei·〆 〇<χ<ι表示),及 C。尤其是,第二材料宜選自可變成非晶形之材料。 第一及第一材料宜在二元系統之相平衡圖中具有共熔 點。尤其是,共熔溫度宜不低300 r,更宜不低於400 °c。共熔材料亦可用作第一及第二材料。 -9- (5) (5)1221312 第一材料及第二材料之較宜組合包含使用A1及S i 分別作爲第一及第二材料者,及使用A1及SixGei.x( 〇<x<l )分別作爲第一及第二材料者。 柱形構件宜至少部份爲複晶質,及包圍柱形構件之區 爲非晶質。柱形構件呈現圖形或橢圓平面圖。 如此’在該結構中,柱形構件分佈於包含第二材料所 構成之母體中。雖可主要由例如考慮結構之組成(或第二 材料之比率),控制柱形構件之直徑(或在柱形構件並不 呈現圖形平面圖之情形,主軸),但該平均直徑不小於 〇.5nm及不大於 50nm,宜不小於 lnm及不大於 20nm ,更宜不小於 2nm及不大於 1 〇nm。平均直徑最宜小於 2〇nm。此處所用之直徑指圖 1B 中之 2r。在柱形構件 呈現橢圓或其他平面圖之情形,與圓形平面之情形中之直 徑相當之最大軸需充分在上定範圍內。平均直徑指可自 S E Μ照相(面積約爲 1 0 0 n m X 1 0 0 n m )中直接看到之柱形 構件之影像或由電腦處理照片所獲得之値。在此應注意直 徑及以下定義之空隙之最佳値非常取決於材料及有關之組 成以及結構之應用。 任二相鄰位置之柱形構件之中心間之距離2R(圖 1B )不小於 2nm 及不大於 30nm ’宜不小於 5nm 及不 大於 20nm,更宜不小於 5nm 及不大於 i5nm。當然, 任二相鄰位置之柱形構件之中心間之最小距離 2R需使 二柱形構件不致相互接觸。如第二材料(包圍柱形構件之 區域中所含之材料)爲多種元素之混合物(例如 SixGe!- -10- (6) (6)1221312 x ) ’則任二相鄰柱形構件之中心間之距離可由元素之混合 比率控制。 該結構宜爲薄膜形結構。如爲此情形,則柱形構件分 佈於包含第二材料所構成之母體中,俾此等大致垂直於內 表面方向。雖薄膜形結構之薄膜厚度並無特別限制,但通 常在 lnm及 lOOnm之間。自考慮處理時間之實際觀點 上S之’可更宜在 lnm 及 1 //m 之間,或在 lnm 及 3 //m 之間。尤其是,當薄膜厚度不超過 3 00nm 時,柱形構件宜維持均勻。柱形構件宜大致無分枝向上或 向下(在柱形構件之縱向上)伸出。 如上述,該結構宜爲薄膜形結構,且可安排於基體上 。當使用基體時,不受任何特別限制。可適用於本發明之 基體包含絕緣基體,諸如石英玻璃基體,加強玻璃基體, 結晶玻璃基體,或其他玻璃基體,基體具有一絕緣層在表 面上,半導體基體包括矽基體(包括 p型,η型,高電 阻型,低電阻型等),鎵基體及磷化銦基體,金屬基體包 括鋁基體,及可繞性基體(例如聚醯亞胺樹脂基體),假 定該基體用作支持構件,且本發明之結構可構製於其上。 可由構製一絕緣薄膜於本發明之結構上,提供一電子 裝置。如此處所用,電子裝置之表示指一單電晶體,一單 電記憶體,或類似者。在用於本發明中,電子裝置可爲包 含此裝置之一資訊處理裝置。 本發明之一結構(此後,此亦可稱爲複合結構)可發 現用作各種裝置所用之母體。例如,此可發現應用於各種 -11 - (7) (7)1221312 量子裝置上,包括單電晶體及單電記憶體,以及微電極等 〇 本發明之結構(例如鋁矽複合結構)可用作乾或濕蝕 刻蔽罩,用以處理一些其他基體或構製於一些其他基體上 之薄膜。 依據本發明,諸如量子點或量子線之柱形結構可依不 同之方式使用,以顯著擴大此種結構之使用範圍。本發明 之結構可用作由自已自行作用之材料。 (製造方法) 本發明之結構可由使用製造非平衡狀態中之薄膜之一 方法製備。雖宜使用濺散法製造本明用之薄膜,但適於製 造適當選擇之非平衡狀態中之薄膜之其他薄膜製造方法, 諸如電阻加熱蒸發方法,電子束蒸發(EB蒸發)方法, 或離子塗覆方法亦可使用。如使用濺散方法,此可爲磁控 管濺散方法,RF濺散方法,ECR濺散方法,或DC濺 散方法。當由使用濺散方法執成薄膜製造程序時,此在包 含氮大氣之反應爐中執行,其內部壓力保持於 〇. 2及 1 P a ’或0 . 1及〗p a間之程度。雖可分開使用第一材料 及第二材料作爲濺散操作之靶子材料(例如分開鋁及矽靶 子材料)’但亦可使用由燒結以所需之比率混合之第一材 料及第一材料所獲得之?E子材料。在結構之此實施例中, 柱形構件及包圍柱形構件之側表面之一區同時製成。宜執 行 '滕散操作’而不使電漿與薄膜生長所在之基體接觸。 -12- (8) (8)1221312 本發明之結構可維持於一狀態,在此,具有柱形結構 之構件分佈於一區中,此包圍構件之側表面,即使薄膜構 製至厚度大於一預定値亦然。換言之,即使薄膜厚度意外 大,柱形結構之直徑亦不非常顯著。預定之薄膜厚度不小 於 UOnm,宜不小於 3 00nm。 該結構構製於溫度不高於 3 00 °C,宜不低於 20 °C且不高於 200 °C ,更宜不低於 1 00 °C且不高於 1 5 〇 °C之基體上。 (實施例 2:銘砂複合結構) 亦參考圖 1 A及 1B,說明包含鋁及矽作第一及第 二材料之結構。 圖 1 A爲本發明之鋁矽複合結構之槪要平面圖。圖 爲沿圖1A之線1B-1B上所取之樣品之槪要斷面圖 。在圖 1A及 1B 中,參考附號 1及 2分別標示包 S銘之柱形結構,及包圍柱形結構件一區。在圖 1 B 中 ’參考符號 3標示基體。 構製於基體3上之鋁矽複合結構1 0 0包含在鋁及矽 之總量中之含量不少於2〇原子 %及不多於 70原子 %,宜不少於 2 5原子 %及不多於 6 5原子 %,更宜 不少於 3 0原子 %及不多於 60原子之矽。當矽之比 率在上定範圍內時,獲得鋁矽複合結構,其中,柱形結構 1 分佈於矽區 2 中。 該含量(原子 % )代表由電感交連電漿原子發射頻 -13- (9) 譜儀定量分析薄膜形鋁矽複合結構中之矽量及鋁量所獲得 之値。 雖以上使用原子 %作爲表示含量之單位,但亦可使 用重量%作爲單位。如爲此情形,則不少於20原子 %及不多於 70原子 %之表示由不少於 20.65重量 °/〇及不多於70.84重量%(由分別使用A1及Si之 原子量26.982及28.086還原之結果獲得)之表示取代。 本發明之絕砂複合結構1 0 0包含銘柱形結構,包含 銘作爲主要成份’及一砂區包圍此等,並包含砂作爲要成 雖柱形結構部份1包含鋁作爲主要成份,但此等亦 可包含矽,氧,及/或氬作爲其他成份,只要獲得具有 柱形結構之微結構可。如此處所用,主要成份之表示指柱 形構件部份之組成份,在此,鋁含量不少於 5 0原子 % ,宜不少於 8 0 原子 % 。 雖包圍柱形結構之砂區包含砂作爲主要成份,但可另 包含鋁,氧,及 /或氬作爲其成份,只要獲得具有柱形 結構之微結構即可。如此處所用,主要成份之表示指矽區 之組成份’在此,矽含量不少於5 0原子 %,宜不少於 8 0原子 %。 石夕區需爲非晶質’自絕緣效果之點言之,砂區需爲非 晶質矽所製,因爲當使用非晶質矽時較之使用晶質矽時, 由於帶隙較大及缺陷密度較高’故獲得分離柱形結構之母 體材料之較高電絕緣效果。 -14- (10) (10)1221312 本發明之複合結構爲鋁在矽母體中絕緣之狀態。 (結構) 包含鋁之柱形結構 1在平面上觀之,通常呈現圓形 或橢圓形。當然,此等可呈現任何其他平面圖,只要此等 適當分佈於矽區 2 中即可。 本發明之鋁矽複合結構之柱形結構之直徑並無特別限 制,但平均直徑不小於 〇.5nm 且不大於 50nm,宜不小 於 〇.5nm 且不大於 20nm,更宜不小於 0.5nm 且不大 於 l〇nm。如此處所用,直徑指圖 1B 中之 2r。在柱形 結構呈現橢圓或其他平面圖之情形,與在圓形平面圖之情 形中之直徑相對應之最大軸需充分在上定範圍內。平均直 徑指由可由電腦處理照片,在 SEM 照片(約 1 0 0 n m X 1 0 0 n m之面積)中看到之鋁之柱形結構之影像所 獲得之値。 同時,當幅度小於一特性値時,具有奈米直徑(在約 0 . 1 n m及 1 0 0 n m 間之範圍中)之奈米結構可呈現特殊 電,光,及化學性質,因爲電子之移動被限制於此條件中 。如此,自此觀點言之,用作功能材料之奈米結構非常有 用。當構成奈米結構之柱形構件呈現直徑不小於 0.5nm 及不大於 50nm,尤其是不小於 〇.5nm及不大於 時,本發明之鋁矽複合結構能以各種不同之方式用作奈米 結構。 任二相鄰位置之柱形結構之中心間之距離 2R(圖 -15- (11) (11)1221312 1B)不大於3〇nm,宜不大於l5nm。當然’任二相鄰位 置之柱形結構之中心間之距離需使一^柱形結構不4 相接觸。尤其是,柱形結構之平均直徑2r及任二相鄰 位置之柱形結構之中心間之距離二者需在上定各別範圍內 〇 本發明之普通微結構包含鋁奈米結構,具有直徑在 1及 9 ηπι之間,任二相鄰位置之鋁奈米結構之中心間 之距離在 5及 1 〇nm之間。銘奈米結構之高度與直徑 之比率在 0 . 1及1 〇 〇 5 〇 〇 〇之間’銘奈米結構垂直於基 體安排。 如顯示於圖1B柱形結構1宜可呈現通過基體所 取之方形斷面圖,或且,此等可呈現方形或梯形斷面圖。 柱形結構可呈現具有適當長寬比(長度/直徑)之輪廓 。長寬比(長度L/直徑2r )可在〇. 1及1〇〇5〇〇〇之 間。 柱形結構之長度 L可在 lnm及lOOnm之間。 尤其是,假定柱形結構之直徑 2r在 1及 10nm 之間,及任二相鄰位置之柱形結構之中心間之距離2R 在 5及 1 5 nm之間,可控制長度 L,俾在 lnm及若 干//m之間,其方式如下述。當長度 L在數 nm及數 十 n m之間(且故此,長度與直徑之比率小)時,柱形 結構1用作鋁量子點,而當長度L較大時,此等用作 銘量子線。 如顯示於圖1 B,包含鋁之柱形結構 1由包含矽作 -16- (12) (12)1221312 爲主要成份之矽區相互分開。換言之,若干柱形結構分佈 於矽區中。 包含鋁之柱形結構 1宜安排於特定之方向上。此等 宜安排於與基體垂直之方向上,如顯示於圖 1 B。 雖基體 3並無特定之限制,但此可選自絕緣體基體 ’該如石英玻璃基體,半導體基體包含矽基體,砷化鎵基 體,及磷化銦基體,及可撓性基體(例如聚醯亞胺樹脂基 體),假定該基體用作支持構件,且本發明之鋁矽複合結 構可構製於其上。而且,亦可使用其上構製有一或更多薄 膜層之基體。 (實施例 3 :製備絕砂合結構之方法) 現參考圖2,說明製備本發明之鋁矽複合結構之方 法。更明確言之,在以下說明中,使用濺散方法製備鋁矽 複合結構,作爲用以製造非平衡狀態中之薄膜。在圖2 中,參考符號1 1及12分別標示一基體及一濺散靶子 。當使用濺散方法時,可容易修改鋁含量與矽含量之比率 〇 如顯示於圖2,由磁控管濺散方法,此爲用以製造 非平衡狀態中之一薄膜之方法,構製一鋁矽複合薄膜於基 體上。 由安排砂片於一鋁靶子基體上適當提供矽及鋁之原料 ,如顯示於圖2。雖圖2中安排若干矽片於鋁靶子基體 上,但矽之安排並不限於此,僅單個矽晶片亦可安排於鋁 -17- (13) (13)1221312 靶子基體上’只要製成所需之薄膜即可。然而,注意如含 鋁之柱形結構1欲均勻分佈於矽區中,則矽片宜對稱安 排於基體 1 1上。 亦可使用由烤製預定量之鋁及矽粉所製備之烤製之鋁 /矽體作爲靶子。 同樣’亦可在分開製備之鋁及矽靶子上同時執行濺散 法。 由縣散法所製之薄膜之砂含量在錦及砂總量中不少於 2 0 原子 % 且不多於 7 0原子 %,宜不少於 2 5 原子 %及不多於 6 5原子 %,更宜不少於 3 0原子 %及 不多於 6 0 原子 %。 基體溫度不高於 3 〇 〇 °C,宜不低於 2 0 °C且不高 於 2〇〇 °C,更宜不低於 lOOt且不高於 150 °C。如發 現矽含量在上定範圍內,則獲得一鋁矽複合結構,包含柱 形結構分佈於砂區中。 所製之鋁矽複合薄膜之樣品之溫度普通不高於 300 °C,宜不高於 200 °C。當在不高於3 00 °C之樣品溫度 上由構製非平衡狀態中之物質薄膜之方法構製鋁及矽複合 薄膜時,所製之鋁矽複合薄膜呈現共熔組成份,在此,鋁 及矽在亞穩狀態,及鋁形成幅度爲若干 nm之柱形奈米 結構,並在自行形成方式中分開。 普通可由安排適當量之矽片於鋁靶子上,控制本發明 之銘砂複合結構之砂含量。 當特別由濺散法構製在非平衡狀態中之薄膜時,氮氣 -18- (14) (14)1221312 體流動之反應器中之壓力宜在 0.2及 IPa之間或 〇」 及 1 Pa之間,唯壓力並不限於以上範圍,只要在該壓力 下穩定產生氬電漿即可。 基體 11可選自絕緣體基體,諸如石玻璃基體,半 導體基體,包含矽基體及砷化鎵基體,及其上構製有一或 更多薄膜層之基體。基體之厚度及機械強度並無任何特別 限制’只要在構製鋁矽奈米結構上不發生任何問題即可。 基體之輪廓不限於光滑或平坦狀態。換言之,基體之表面 可彎曲或具有波浪或階級至某程度。如此,基體之輪廓無 牛寺別限制,只要適當製成所需之鋁矽奈米結構即可。 製造欲用於此實施例中之非平衡狀態中之物質薄膜之 $法宜爲一濺散方法,唯亦可使用構製非平衡狀態中之物 質薄膜之一些其他適當方法。更明確言之,可使用電阻加 熱蒸發方法,電子束蒸發(EB蒸發)方法,或離子塗覆 方法於此實施例中。 在製造薄膜上,可使用同時製造矽及鋁薄膜之同時薄 膜製造方法。或且,可使用連續製造若干矽及鋁之原子層 之多層薄膜製造方法。 (W施例 4:包含鋁矽複合結構之裝置) ® 5爲由使用本發明之鋁矽複合結構所達成之一單 電晶體之槪要斷面圖。如圖5所示,當使用鋁爲量子點 時’可由控制施加於閘電極上之電壓,接通或關斷流於源 及汲極間之電流。如此,圖5之裝置操作如電晶體。在 -19- (15) 圖5中,顯示一基體5 1,一絕緣體(例如氧化矽體 )5 2 ’ 一絕砂複合結構5 3,一汲極54,一閘絕緣體(絕 緣薄膜)55 ’ 一鬧電極56’及一源電極 5 7。當然,鋁 及砂以外之材料所製之複合結構亦可用以取代銘砂複合結 構 5 3 ’只要此結構包含柱形結構即可。更明確言之,銘 矽複合結構 53中之矽可由矽及鍺取代,只要達成含有 分佈之柱形結構之一結構即可。 使用量子效應之一單電記憶體或〜單電晶體可由使用 依上述方式製備之鋁矽結構製成。 依據本發明,諸如量子點或量子線之鋁奈米結構可依 各種不同之方式使用,以大爲擴大此結構之使用範圍。本 發明之結構可用作由自已自行作用之材料。 (實施例 5 :鋁矽鍺複合結構之複合物) 再參考圖1A及1B,說明分別使用鋁及SixGei_x( 〇<x〈l )爲用以製造柱形結構之第一材料及爲第二材料。 圖1 A爲本發明之鋁矽鍺複合結構之槪要平面圖。圖 1B爲沿圖1A之線1 B - 1 B所取之t永品之槪要斷面圖。在 圖 1A及 1B 中,參考編號 1及 2分別標示含鋁之 柱形結構及包圍柱形結構之一矽鍺區。在圖1 B中,參 考符號 3標示一基體。 構製於基體 3上之鋁矽鍺複合結構1 〇〇包含矽及 鍺,矽及鍺之聯合含量在鋁,矽,及鍺之總含量中不少於 2 〇原子 %及不多於 7 0原子 % ’宜不少於 2 5原子 -20- (16) (16)1221312 %及不多於 6 5原子 %,更宜不少於 3 0原子 %及 不多於 6 0原子 %。當發現矽鍺之比率在上定範圍內時 ,獲得一鋁矽鍺複合結構,其中,柱形結構1分佈於矽 鍺區 2 中。 聯合含量(原子 % )代表由使用電感交連電漿原子 發射頻譜儀,定量分析鋁矽鍺複合結構中之矽及鍺之量及 鋁量所獲得之値。 鋁,矽,及鍺之總量中之矽及鍺之聯合含量由(
Si + Ge)/(Si + Ge + Al)xlOO 表不’其中 ’ Si 爲石夕白里 ’ Ge 爲鍺含量,及 A1爲鋁含量。換言之,當Si + Ge + Al爲 1〇〇 原子 % 時,Si + Ge 之聯合含量以原子 % 表示。 本發明之鋁矽鍺複合結構之矽鍺區中之矽與鍺之含量 比率並無特別限制。換言之,矽鍺區需充分包含至少矽及 鍺二者。如矽(Si )與鍺(Ge )之含量比率由SixGen表 示,則需要充份 〇<χ<1。當發現該含量比率在以上範圍 內時,則可控制本發明之鋁矽鍺奈米結構之鋁柱形奈米結 構之直徑或分離空隙,較之鋁矽奈米結構或鋁鍺奈米結構 之鋁柱形奈米結構之直徑或分開空隙爲佳。自此觀點言之 ,本發明包含控制本發明之結構之柱形構件之直徑或分開 空隙之方法。 本發明之鋁矽鍺複合結構包含鋁柱形結構,包含鋁作 爲主要成份,及一矽鍺區包因此等,並包含矽及鍺作爲主 要成份。 雖柱形結構部份 1包含鋁作爲主要成份,但此等另 -21 - (17) (17)1221312 可包含矽,鍺,氧,及/或氬作爲其他成份,只要獲得具 有柱形結構之微結構即可。如此處所。主要成份之表示指 柱形結構部份之組成份’其中’銘含量不少於5 0原子 %,宜不少於8 0 原子 %。 雖包圍柱形結構之矽鍺區包含矽及鍺作爲主要成份, 但此可另包含鋁,氧’及/或氬作爲其他成份,只要此包 圍含有鋁之柱形微結構即可。如此處所用’主要成份之表 示指矽鍺區之組成份,其中,矽及鍺之聯合含量不少於 5 0 原子 %,宜不少於 8 0原子 %。 矽鍺區宜爲非晶質。自絕緣效果之觀點言之,矽鍺區 宜爲非晶質矽鍺所製,因爲當使用非晶質矽鍺時較之當使 用晶質矽鍺時,由帶隙較大及缺陷密度較高,故可獲得分 隔柱形結構之母體材料之較高電絕緣效果。 本發明之複合結構爲鋁被隔離於矽鍺母體中之狀態( 結構)包含鋁之柱形結構呈現圓或橢圓形平面圖。當然, 此等可呈現任何其他平面圖,只要此等適當分佈於砍鍺區 2 中即可。 雖本發明之鋁矽鍺複合結構之柱形結構之直徑並無特 別限制,但平均直徑不小於 0.5 n m 及不大於 3 0 n m,宜 不小於 0.5nm 及不大於 20nm,更宜不小於 〇.5nm及不 大於 1 5nm。下限可爲 1 nm 或 2nm。如此處所用,直 徑指圖1 B 中之 2r。在呈現橢圓或其他平面圖之柱形結 構之情形,與圓形平面圖之情形中之直徑相當之最大軸需 充分在上定範圍內。平均直徑指自鋁之柱形構件之影像所 -22- (18) 獲得之値,此可由電腦處理照片在 SEM 照片(約 lOOnmxlOOnm之面責)中看到。假設鋁部份呈現橢圓平 面圖,並計算主軸之平均値。 同時,當幅度小於特性値(例如,平均自由徑路)時 ,具有奈米(在約O.lnm及 lOOnm間之葦B圍中)直徑( 主軸)之奈米結構可呈現特殊電,光,及化學性質。如此 ,自此觀點言之,用作功能材料之奈米結構可非常有用° 本發明之鋁矽鍺複合結構當其所含之柱形結構呈現直徑不 小於 0.5nm 及不大於 30nm,尤其是不小於 〇.5nm及 不大於 15nm時,可依各種不同方式用作奈米結構。 任二相鄰位置之柱形結構 1之中心間之距離 2R( 圖 1B)不大於 30nm,宜不大於 20nm。當然,任二相 鄰位置之柱形結構之中心間之距離 2R需使二柱形結構 不致相互接觸。尤其是,柱形結構之平均直徑 2r及任 二相鄰位置之柱形結構之中心間之距離2R二者需在上 定各別範圍內。 本發明之普通微結構包含柱形鋁奈米結構’具有直徑 在 1及 1 5 nm之間,任二相鄰位置之鋁奈米結構之中 心間之距離在1 〇及2 Ο n m之間。錦奈米結構之®度與 直徑之比率在 〇 . 1及 1 〇 〇,〇 〇 〇之間,鋁奈米結構垂直 於基體安排。 如顯示於圖1B,柱形結構1可呈現通過基體所取 之方形斷面圖,或且,此等可呈現正方或梯形斷面圖。柱 形結構可呈現具有適當長寬比(長度/直徑)之輪廓。 -23- (19) (19)1221312 長寬比(長度 L/直徑2r )可在0. 1及1〇〇,〇〇〇之間 〇 例如,柱形結構之長度 L可在 lnm及 100 // m 之間。 尤其是’假定柱形結構之直徑 2r在 1及 15nm 之間,及任二相鄰位置之柱形結構之中心間之距離 2R 在 1 〇及 20nm之間,可控制長度 L,俾在lnm及數 //m之間,其方式如下述。當長度 L在數 nm及數十 nm之間(且故此,長度與直徑之比率小)時,柱形結構 1作用如鋁量子點(零幅度),而當長度較大時,此等 作用如錦量子線。 如顯示於圖 1 B,包含鋁之柱形結構 1由包含矽及 鍺作爲主要成份之矽鍺區相互分開,換言之,若干柱形結 構分佈於矽鍺區中。 包含鋁之柱形結構 1宜安排於特定之方向上。尤其 是,此等安排於與基體垂直之方向上,如顯示於圖 1 B。 雖基體 3並無特別之限制,但此可選自絕緣體基體 ’諸如石英玻璃基體及塑膠基體,半導體基體包含矽基體 ’鍺基體,砷化鎵基體,及磷化銦基體,及可撓性基體( 例如,聚醯亞胺樹脂基體),假定該基體用作支持構件, 且本發明之鋁矽鍺結構可構製於其上。亦可使用其上構製 有一或更多薄膜層之基體。 (實施例 6 :製備鋁矽鍺複合結構之方法) -24 - (20) (20)1221312 現亦參考圖2 ’說明製備本發明之鋁矽鍺複合結構 之方法。更明確言之,在以下說明中,使用濺散方法製備 銘矽鍺複合結構,作爲用以製造在非平衡狀態中之薄膜之 示範方法。在圖2中,參考符號11及1 2分別標示 一基體及一濺散靶子。當使用濺散方法時,可由調節靶子 材料,容易修改鋁,矽,及鍺之含量比率。在本實施例中 ’參考符號13標示砂片或鍺片。 如顯示於圖 2,由磁控管灑散方法,此爲用以製造 在非平衡狀態中之薄膜之一方法,構製一鋁矽鍺複合薄膜 於基體上。 由安排矽片及鍺片於一鋁靶子基體上,適當提供矽, 鍺,及鋁之原料,如顯示於圖2。在圖2中,雖鋁靶子 基體上安排若干矽片及鍺片,但矽或鍺之安排並不限於此 ’僅單個砂片或鍺片亦可安排於鋁靶子基體上,只要製成 所需之薄膜即可。然而,注意如含鋁之柱形結構欲均勻分 佈於政鍺區中’則矽片及鍺片宜對稱安排於基體I〗上 〇 亦可使用由烤製預定量之鋁,矽,及鍺粉所製備之鋁 砂鍺燒結體,作爲用以製造薄膜之靶子,可使用此一靶子 ’獲得實際無薄膜組成份變化之均質薄膜。 同樣’亦可在分開製備之鋁靶子,矽靶子,及鍺靶子 上同時執行濺散法。 由濺散法所製之薄膜之矽及鍺之聯合含量在鋁,矽, 及鍺之總量上不少於 2 〇原子〇/。及不多於 7 〇原子 % -25- (21) (21)1221312 ,宜不少於 25原子 %及不多於 6 5原子 %,更宜不 少於 3 〇原子 %及不多於 6 0原子 %。 基體溫度不高於 300 °C,宜不高於 200 °C,更宜 不低於1 0 0 °C,且不高於1 5 0 °C。下限爲 〇 °c或室溫 。如發現矽及鍺含量在上定範圍內,則在基體溫度在以上 範圍內獲得一鋁矽鍺複合結構,包含柱形結構分佈於矽鍺 區中。 所構製之鋁矽鍺複合薄膜之樣品之溫度普通不高於 3 0 0 °C,宜不高於 2 0 0 °C。當在不高於 3 0 0 °C (唯視 薄膜製造情況而定)之樣品溫度上由構製非平衡狀態中之 物質薄膜之方法構製鋁,矽,及鍺複合薄膜時,所製之鋁 矽鍺複合薄膜呈現共熔複合物,在此,鋁,矽,及鍺在亞 穩狀態,及鋁形成幅度爲數 nm之柱形奈米結構,並在 自行形成方式中與矽鍺區分開。 普通可由安排適當量之矽片或鍺片於鋁靶子上,或由 使用適當混合比率之粉狀鋁,矽,及鍺製備之靶子,控制 本發明之鋁矽鍺複合結構中之矽及鍺之聯合含量。 當特別由濺散法構製非平衡狀態中之薄膜時,氮氣體 流動之反應器中之壓力宜在 0.2及 IPa之間或 0.1及 1P a之間,唯壓力並不限於以上範圍,只要在該壓力下 穩定產生氬電漿即可。 基體 11可選自緣體基體,諸如石玻璃基體,半導 體基體,包含矽基體及砷化鎵基體,及其上構製有一或更 多薄膜層之基體。基體之材料,厚度’及機械強度無任何 -26- (22) 特別限制,只要在構製鋁柱形奈米結構上不發生任何問題 即可。基體之輪廓不限於光滑或平坦狀態。換言之,基體 之表面可彎曲或具有波浪或階級至某程度。如此,基體之 輪廓無特別限制,只要適當製成所需之鋁柱形奈米結構即 可 ° 製造欲用於此實施例中之非平衡狀態中之薄膜之方法 宜爲濺散方法,唯亦可使用構製非平衡狀態中之物質薄膜 之一些其他適當方法。更明確言之,可使用蒸發方法(電 阻加熱蒸發,電子束蒸發等),離子塗覆方法,或可構製 非平衡狀態中之物質薄膜之一些其他方法於此實施例中。 在製造薄膜上,可使用同時製造矽,鍺,及鋁薄膜之 同時薄膜製造方法。或且,可使用連續製造若干矽,鍺, 及鋁之原子層之多層薄膜製造方法。 (實施例 7 :包含鋁矽鍺複合結構之裝置 ) 圖 9爲使用本發明之鋁矽鍺複合結構達成單電記憶 體之槪要斷面圖。 在圖 9中,顯示一基體 9 1,一絕緣體(例如,氧 化矽體)92,一結構 9 3,其中,鋁之柱形構件分佈於矽 及鍺之混合物中(鋁矽鍺複合結構),一汲區 94,一閘 絕緣區 9 5,一閘電極 9 6,及一源區 9 7。 當使用鋁作爲量子點時,如顯示於圖 9,通道部份 之電特性可由使用量子點中所累積之電荷之影響控制。而 且,電荷可長時間累積於量子點中,可由使用量子點構成 -27- (23) (23)1221312 非揮發生記憶體,在電源關斷後,其中所儲存之資訊並不 消失。雖在上述中使用鋁矽鍺結構,但亦可使用其他材料 ,只要可獲得包含分佈之柱形構件之結構即可(例如,可 使用鋁矽取代鋁矽鍺 )。 使用量子效應之一單電記憶體或使用相似原理之一單 電晶體可由使用依上述方式製備之鋁矽鍺結構製成。 依據本發明,可依各種不同之方式使用鋁柱形奈米結 構,諸如量子點或量子線’以顯著擴大此結構之使用範圍 (實例 1:第一材料 A1,第二材料 Si) 圖3爲本發明之鋁矽結構之槪要透視圖。在圖3 中,由矽包圍之柱形構件爲鋁結構或鋁線,具有直徑 2r 爲 3nm 及長度 L 爲 2 0 0 n m。任二相鄰位置之柱形構 件由 7_之空隙 2R分開。在圖 3中,參考符號 21 ,22,及 23分別標示基體,鋁量子線,及矽。實際 SEM影像顯示於圖 6。 首先,說明製備鋁線所用之方法於下。 由 RF磁控管濺散法,構製含矽爲矽及鋁之總量之 55原子 %之鋁矽複合薄膜至厚度 200nm於璃基體 2 1上。總共 8個 15mm之方形矽片 13 置於 4吋 銘祀子上’如藏不於圖 2,並使用如此多祀子。在氨氣 體流率 :50sccm,排放壓力:〇.7Pa,及施加功率:lkW之 濺散條件下,使用 RF電源執行濺散操作。基體保持於 -28- (24) (24)1221312 室溫。 雖置八砂片 13於絕祀子上,並在本例中使用如此 多之靶子 1 2,但矽片之數量並不限於此,且可使用任何 其他數量之矽片,只要所獲得之鋁矽複合薄膜包含約 55 原子 %之矽即可。而且,無需置矽片之靶子於鋁靶子上 。反之,鋁片可置於矽靶子上。或且,可使用由烤製鋁及 矽粉所製備之靶子。 其後,由 ICP(電感交連電漿厚子發射頻譜儀)分 析所獲得之鋁矽複合薄膜,以決定鋁及矽之總量中之矽量 (以原子 %計)。結果,發現鋁及矽總量中之矽量約 爲 5 5原子 %。爲分析方便,使用碳基體,及鋁矽複合 薄膜構製於碳基體上。 然後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察鋁矽複合薄膜。當自基體之正上方位置觀察時,樣品之 表面呈現鋁奈米結構之圓形平面圖,此等二維排列並由矽 包圍。鋁奈米結構之圓形平面圖具有直徑 3 nm ’及任二 相鄰位置者之中心平均分開7nm。當經由FE-SEM沿通 過基體所取之斷面上觀察樣品時,鋁奈米結構呈現高度 2 0 0 n m 〇發現各銘奈米結構相互獨立。 當由X射線繞射儀觀察樣品時,未見有透露結晶之 石夕尖峰,証明砂爲非晶質。另一方面,見到一些銘尖峰’ 証明鋁至少部份爲結晶。 如此,可製備一鋁矽奈米結構’包含鋁線具有直徑 2r爲 3nm及長度 L爲200nm,並由矽包圍,使任二 -29 - (25) (25)1221312 相鄰位置之鋁線相互分開 7nm之空隙 2R。 如上例所述,可構製一銘砍奈米結構,包含銘奈米結 構於基體之表面上之矽母體中,此等可爲鋁量子點或幅度 數 nm 之鋁量子線,使用諸如濺散方法之薄膜製造方法 ,此適於製造非平衡狀態中之物質薄膜。 (比較實例 ) 由濺散法在玻璃基體上構製一鋁矽複合薄膜至厚度約 200nm,以製備比較樣品A,含有矽及鋁總量之 15原子 % 之砂。一對 1 5 m m平方砂片 13 置於 4 吋銘祀子 上,並用作如此多之靶子。在 Ar氣體流率:5〇SCCm,排 放壓力 :〇.7Pa,及施加功率:lkW之濺散條件下,使用 RF電源執行濺散操作。基體保持於室溫。 其後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察所獲得之比較樣品 A。閱圖 7。當自基體之正上方位 置觀察時,樣品之表面並不呈現鋁奈米結構之圓形平面圖 。此等呈現不斷連接之鋁之平面圖。換言之,樣品並非包 含柱形鋁結構均勻分佈於矽區中之微結構。其大小遠超過 10nm。當經由 FE-SEM沿通過基體之斷面觀察樣品時, 鋁部份呈現寬度超過 1 5 nm。所獲得之鋁矽複合薄膜由 ICP(電感交連電漿原子發射頻譜儀)分析,以決定在鋁 及矽之總量(原子 % )中之矽量。結果,發現在鋁及矽 總量中之矽量約爲 1 5原子 %。 由濺散法在玻璃基體上構製另一鋁矽複合薄膜至厚度 -30- (26) (26)1221312 約 200nm,以製備比較樣品 B,含有矽及鋁之總量之 75 原子 % 之矽。總共十四 15mm 平方矽片 13 置於 4 吋鋁靶子上,並用作如此多之靶子。在 Ar氣體流率 :5〇SCCm,排放壓力:0.7Pa,及施加功率:lkW 之濺散條件 下,使用 RF電源執行濺散操作。基體保持於室溫。 其後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察所獲得之比較樣品 B。當自基體之正上方位置觀察時 ,未發現鋁部份。當經由 FE-SEM沿通過基體之斷面觀 察樣品時,亦未發現鋁部份。所獲得之鋁矽複合薄膜由 ICP(電感交連電漿原子發射頻譜儀)分析,以決定在鋁 及矽之總量(原子 % )中之矽量。結果,發現在鋁及矽 總量中之矽量約爲 7 5原子 %。 在與用以製備比較樣品 A之相同條件下,唯改變砂 片之數,又另製備八比較樣品。製備之樣品分別包含20 原子 %,2 5 原子 %,3 5 原子 %,5 〇原子 % , 55 原子 %,60原子 %,65原子 %,及 70原子 %之 矽。以下表1顯示具有微結構者,在此,柱形鋁結構分 佈於矽區(形成),及無微結構者(未形成)。自柱形 構件之均勻性之觀點上言之,矽含量之較宜範圍不低於 3 〇原子 %及不高於 6 〇原子 %。具有矽含量 6 5或 7 〇原子 %之樣品呈現鋁之較低結晶,接近非晶質。 1221312 (27) 表 1 矽含量(原子%) 微結構 1 5 (比較樣品A) 不形成 20 形成 25 形成 3 5 形成 50 形成 55 形成 60 形成 65 形成 70 形成 7 5 (比較樣品B ) 不形成 如此,由調節鋁及矽之總含量中之矽之含量至不低於 2 〇原子 %及不高於 7 0原子 %,可達成含有鋁柱形結 構均勻分佈於矽區中之結構。而且,可由調節鋁與矽之含 量比率’控制欲製備之微結構之鋁奈米結構之直徑(主軸 )。然後’亦可獲得高線性鋁線。可使用 TEM(發射電子 顯微鏡)取代SEM,以觀察該結構。 在玻璃基體上由濺散法構製另其他鋁矽複合薄膜至厚 度約2 〇 〇 n m,以製備比較樣品 C,包含在矽及鋁之總量 中 5 5原子 %之矽。總共八 1 5 m m平方矽片 1 3置於 4吋鋁靶子上,並使用如此多之靶子。在 Ar*氣體流率 -32- (28) (28)1221312 :5 0sCcm,排放壓力:〇.7Pa,及施加功率:lkW之職散條件 下,使用RF電源執行濺散操作。基體保持於3 5 0 °〇 〇 其後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察所獲得之比較樣品 C。當自基體之正上方位置觀察時 ,發現一大塊鋁。而且,在X射線繞射測量下’看見矽 之結晶。換言之,未發現可見之鋁奈米結構’且砂區並非 晶質,而是結晶。本發明者等假設當基體之溫度太高時’ 發生過渡至更穩定之狀態,故無薄膜生長發生’以形成錕 奈米結構。 且宜使用 Al:Si = 5 5:4 5 之靶子組成份’以獲得柱形 構件均勻分佈之結構。 (實例 2) 圖4爲本發明之又另一鋁矽奈米結構之槪要透視圖 。所示之鋁奈米結構部份爲柱形並由矽包圍。此等爲鋁量 子點,具有値徑 2r爲 6nm及長度 L爲 10nm,任二 相鄰位置之鋁量子點由 9nm之空隙 2R分開。在圖 4 中,參考符號 3 1,3 2 ’及 33分別標示基體’鋁量子點 ,及矽。首先,說明本例中用以製備銘政奈米結構之方法 ,具有鋁量子點之鋁奈米結構部份。在矽基體上由電子束 蒸發方法(此爲物理蒸發方法)構製鋁矽複合薄膜至約 1 Ο n m之厚度,含有在矽及鋁之總量中 3 0原子 %之 石夕。更明確言之,同時使用砂及錦增禍於電子束蒸發。 -33 - (29) (29)1221312 其後,由 ICP(電感交連電漿原子發射頻譜儀)分 析所獲得之鋁矽複合薄膜,以決定鋁及矽之總量中之矽量 ( 原子% )。結果,發現鋁及矽總量中之矽量爲約 30 原子 %。爲分析方便起見,使用碳基體,且鋁矽複合薄 膜構製於碳基體上。 然後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察銘矽複合薄膜。當自基體之正上方位置觀察時’樣品之 表面呈現鋁量子點之圓形平面圖,此等二維安排,並由矽 包圍,如顯示於圖 4。銘奈米結構(銘量子點)之圓形 平面圖具有直徑2r爲 6nm,及任二相鄰位置者之中心 由平均 9nm 之空隙 2R分開。當經由 FE-SEM沿通 過基體所取之斷面觀察時,鋁奈米結構呈現高度 1 〇nm。 發現鋁量子點相互獨立。 如此,可製備鋁矽奈米結構,包含鋁量子點具有直徑 2r爲 6nm及高度 L爲10nm,並由矽包圍,俾任二相 鄰位置之鋁點由 9nm之空隙 2R相互分開。當由X射 線繞射儀觀察樣品時,發現鋁爲晶質,及矽爲非晶質。 (實例 3) 在本例中,由使用鋁作爲第一及矽及鍺作爲第二材料 製備一樣品。亦參考圖3,說明此實例。圖3爲鋁矽鍺 複合結構之槪要透視圖,包含鋁奈米結構,具有柱形輸廓 ,具有直徑 2r爲 7nm及長度 L爲 200nm,並由矽 鍺包圍,分開任二相鄰位置之鋁奈米結構之空隙2R爲 -34- (30) (30)1221312 10nm。在圖3中,參考符號 21,22,及23分別標示 基體,鋁量子線(含鋁所製之柱形結構),及一非晶質矽 鍺區。一 S E Μ影像顯示於圖 1 〇。 首先,說明用以製備鋁線之方法於下。 由 RF磁控管濺散法,在玻璃基體21上構製一鋁 矽鍺複合薄膜至約200 nm之厚度,其矽及鍺之含量爲鋁 ’石夕’及鍺之總量之3 8原子 %。一對1 5 m m平方石夕 片及一對 1 5 mm平方鍺片置於 4吋鋁靶子上,如顯示 於圖 2’並用作如此多之祀子。在鐘< 氣流率:5〇sccm,排 放壓力:〇.7Pa,及施加功率:3 00W 之濺散條件下,使用 RF電源執行濺散操作。保持基體於室溫。 雖包含矽片及鍺片之四片 13置於鋁靶子上,並用 作如此多之靶子於本例中,但矽及鍺片之數並不限於此, 且可使用任何其他數之矽及鍺片,只要所獲得之鋁矽鍺複 合薄膜含有鋁,矽,及鍺之總量之約 38原子 %之矽 及鍺即可。而且,並非必需置矽及鍺片之靶子於鋁靶子上 。或且,鋁片及鍺片可置於矽靶子上。又且,可使用由燒 結矽,鍺,及鋁粉所製備之靶子。 雖使用 RF濺散法作爲本例中之濺散法,但可用於 濺散法之方法並不限於此。亦可使用 ECR濺散法,DC 濺散法,或離子束濺散法。濺散條件取決濺散法所用之濺 散系統,且故此不限於以上所列。 其後,由ICP(電感交連電漿原子發射頻譜儀)分 析所獲得之鋁矽鍺複合薄膜,以決定鋁,矽,及鍺之總量 -35- (31) (31)1221312 中之矽及鍺之聯合含量(原子% )。結果’發現銘’矽 ,及鍺之總量中之矽及鍺之聯合含量爲約3 8原子%。 爲分析方便起見,使用碳基體’且錦砂鍺複合薄膜構 製於碳基體上。 然後,經由 F E - S E Μ (場發射掃描電子顯微鏡)觀 察鋁矽鍺複合薄膜。當自基體之正上方位置觀察時’樣品 之表面呈現鋁奈米結構之圓形平面圖’此等二維安排,並 由矽及鍺之混合物包圍。鋁奈米結構之圓形平面圖具有 7nm之直徑 2r,及任二相鄰位置者之中心由平均 10nm 分開,如由處理鋁奈米結構之影像所決定。當經由FE-SEM沿通過基體所取之斷面觀察時’鋁奈米結構呈現高 度2 Ο Ο n m。發現鋁奈米結構相互獨立。 當由 X射線繞射儀觀察樣品時’未看見透露結晶之 石夕及鍺尖峰’証明砂及鍺之混合物爲非晶質。另一方面’ 看見鋁尖峰,証明鋁爲晶質。 如此,可製備鋁矽鍺複合結構,包含鋁線具有直徑 2r爲 7nm及高度 L爲2〇〇nm’並由矽及鍺之混合物 包圍,俾任二相鄰位置之鋁線由 1 〇 n m 之空隙 2 R相互 分開。 如以上實例所述,可由薄膜製造方法,諸如適於製造 非平衡狀態中之基體薄膜之濺散方法,二維構製鋁矽鍺複 合結構於一基體之表面上’包含幅度數 nm至數十 nm 之銘奈米結構’此等可爲銘里子點或銘量子線。 -36- (32) (32)1221312 (比較實例 ) 由濺散法在玻璃基體上構製一鋁矽鍺複合薄膜至厚度 約 200nm,以製備比較樣品 D,其矽及鍺之含量爲鋁, 矽,及鍺之總含量之 15 原子 %。一 15 mm 正方矽片 及一 1 5 m m平方鍺片置於 4吋銘祀子上,並用作如此 多之靶子。在 Ar氣體流率:5〇SCcm,排放壓力:0.7Pa, 及施加功率:1 kW之濺散條件下,使用 RF電源執行濺 散操作。基體保持於室溫。 其後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察所獲得之比較樣品 D。當自基體之正上方位置觀察時 ,樣品之表面並不呈現鋁奈米結構之圓形平面圖。鋁部份 呈現不斷連接之平面圖。換言之,樣品並非包含柱形鋁結 構均勻分佈於矽鍺區中之微結構。其大小(長度)遠超過 20nm。當經由 FE-SEM沿通過基體之斷面觀察樣品時, 鋁部份並非柱形,而是形成大小超過數十 nm 之小塊。 所獲得之鋁矽鍺複合薄膜由ICP(電感交連電漿原子發 射頻譜儀)分析,以決定在鋁,矽,及鍺之總量(原子 % )中之矽及鍺之聯合含量。結果,發現在鋁,矽,及鍺 總量中之矽及鍺之量約爲 1 5原子 %。 由濺散法在玻璃基體上構製另一鋁矽鍺複合薄膜至厚 度約 200nm,以製備比較樣品 E,其矽及鍺之含量爲鋁 ,矽,及鍺之總量之 75原子 %。五 1 5 m m正方矽片 及五 15mm平方鍺片置於 4吋鋁靶子上,並用作如此 多之靶子。在 Ar 氣體流率:50sccm,排放壓力:0.7Pa, -37- (33) (33)1221312 及施加功率:3 00W之濺散條件下,由使用 RF電源執行 濺散操作。基體保持於室溫。 其後,經由 FE_SEM(場發射掃描電子顯微鏡)觀 察所獲得之比較樣品 E。當自基體之正上方位置觀察時 ,未發現鋁部份。當經由 FE-SEM沿通過基體之斷面觀 察樣品時,亦未發現明顯之鋁部份。所獲得之鋁矽鍺複合 薄膜由 ICP(電感交連電漿原子發射頻譜儀)分析,以 決定在鋁,矽,及鍺之總量(原子 % )中之矽及鍺之聯 合含量。結果,發現在鋁,矽,及鍺總量(或 100原子 % )中之矽及鍺量約爲 7 5原子 %。 如此,由調節矽及鍺之含量至不低於鋁,矽,及鍺之 總含量中之 20 原子 %及不高於 70原子 %,可構製 鋁奈米結構於矽鍺區中。故此,亦可獲得高線性鋁線。 由濺散法在玻璃基體上構製另一鋁矽鍺複合薄膜至厚 度約 2〇〇nm,以製備比較樣品 F,其矽及鍺之含量爲鋁 ’石夕’及鍺之總量之 3 8原子 %。一對 1 5 m m 平方石夕 片及一對 15 平方鍺片置於 4 吋鋁靶子上,並使用如 此多之靶子。在 Ar氣體流率:5〇sccm,排放壓力:0.7Pa ’及施加功率:30〇W之濺散條件下,由使用 RF電源執 行濺散操作。基體保持於 3 5 0 °C。 其後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察所獲得之比較樣品F。當自基體之正上方位置觀察時 ’發現無圓形或橢圓形之鋁區。換言之,未發現可見之鋁 奈米結構。本發明者等假設當基體之溫度太高時,發生過 -38- (34) (34)1221312 渡至更穩定之狀態,故無薄膜生長發生’以形成如圖1 A 及 1B或圖 3 所示之柱形鋁奈米結構。 (實例 4) 在本例中,製備鋁矽鍺複合結構之一樣品。參考圖 4,說明此樣品。所示之鋁奈米結構部份爲柱形’且由砂 鍺包圍。此等爲鋁量子點,具有直徑 2r爲 6nm及長度 L 爲 1 〇 n m,任二相鄰位置之絕量子點由 8 n m 之空隙 2R分開。在圖 4中,參考編號 31,32,及 33分別 標示基體,鋁量子點,及非晶質矽鍺區。首先,說明本例 中用以製備鋁矽鍺複合結構之方法,此具有柱形鋁量子點 之鋁奈米結構部份。在矽基體上由磁控管濺散方法構製鋁 矽鍺複合薄膜至約 10nm之厚度,含有鋁,矽,及鍺之 總量中之 3 3 原子 % 之矽及鍺。 其後,由 ICP(電感交連電漿原子發射頻譜儀)分 析所獲得之鋁矽鍺複合薄膜,以決定矽及鍺在鋁,矽,及 鍺之總量中之聯合含量(原子 %)。結果,發現矽及鍺在 鋁,矽,及鍺之總量中爲約 3 3原子 %。爲分析方便起 見,使用碳基體,且鋁矽鍺複合薄膜構製於碳基體上。 然後,經由 FE-SEM(場發射掃描電子顯微鏡)觀 察鋁矽鍺複合薄膜。。當自基體之正上方位置觀察時,樣 品之表面呈現鋁量子點之圓形平面圖,此等二維安排,並 由矽鍺包圍,如顯示於圖 4。鋁量子點之圓形平面圖具 有 6nm 之直徑 2r,及任二相鄰位置者之中心由 8nm -39- (35) 之空隙 2R分開。當經由 FE- SEM沿通過基體所取之 斷面觀察時,鋁量子點呈現高度1 〇nm。發現鋁量子點相 互獨立。 如此,可製備鋁矽鍺複合結構,包含鋁量子點具有直 徑 2r爲 6nm及高度 L爲 lOnm,並由矽鍺包圍,俾 任二相鄰位置之鋁量子點由 8nm之空隙 2R相互分開 。當由 X射線繞射儀觀察樣品時,發現鋁爲晶質,及矽 鍺爲非晶質。 鋁奈米結構之直徑(主軸)及分開任二相鄰位置之鋁 奈米結構之空隙可由改變鋁矽鍺複合結構之鋁,矽,及鍺 之總量中之矽及鍺之含量調節(一般言之,由降低矽及鍺 之含量增加鋁奈米結構之直徑(主軸))。可由改變薄膜 厚度,調節鋁矽鍺複合結構之鋁奈米結構之高度。 而且,可由改變鋁矽鍺複合結構中鍺與矽之含量比率 ,調節柱形鋁結構之直徑及分開空隙。 如所詳述,本發明提供一結構,包含柱形構件分佈於 ~包圍區中,及製造此一結構之方法,及使用此一結構之 裝置。 【圖式簡單說明】 圖1 A爲本發明之結構之實施例之槪要面圖; 圖 1 B爲沿線 1 B -1 B上所取之圖1 A之實施例之 槪要側斷面圖; 圖2爲本發明之結構之槪要透視圖’顯示其製備方 -40- (36)1221312 法; 圖3爲本發明之結構之另一實施例之槪要透視圖; 圖 4爲本發明之結構之又另一實施例之槪要透視圖; 圖 5爲由使用本發明之結構所達成之一單電晶體之 槪要斷面圖; 圖 6爲本發明之鋁矽複合結構之一實施例之 FE-SEM影像; 圖7爲本發明之鋁矽複合結構之另一實施例之FE-SEM影像; 圖 8爲本發明之鋁矽複合結構之又另一實施例之 FE-SEM 影像; 圖9爲由使用本發明之結構所達成之一單記憶體之 槪要斷面圖; 圖10爲本發明之複合結構之 EF-SEM影像。 【主要元件對照表】 1 柱形構件 2 石夕區 2R 距離 2r 直徑 3 基體 12 濺散靶子 13 矽片 2 1 玻璃基體 • 41 - (37) 鋁量子點 非晶質矽鍺區 絕緣體 隹呂砂複合結構 汲電極 閘絕緣體 閘電極 源電極 汲區 _絕緣區 源區 結構 -42-

Claims (1)

  1. (1) (1)1221312 拾、申請專利範圍 第9 2 1 0 2 7 7 3號專利申請案 中文申請專利範圍修正本 ‘ 民國93年5月%曰修 1 . 一種包含一第一材料及一第二材料之結橇,該結 構包含柱形構件包含第一材料,及一區包含第二材料,並 包圍柱形構件,假如第二材料非僅由鍺構成,該結構包含 3里在弟 及弟一材料之總量中不少於2 0原子 %及不 多於 70原子 %之第二材料, 其中,第一材料爲鋁; 其中,第二材料爲矽或矽及鍺之混合物;及 其中,柱形構件之平均直徑不大於5 0nm。 2.如申請專利範圍第1項所述之結構,其中,該 結構包含含量不少於3 0原子 %及不多於 6 0原子 % 之第二材料。 3 .如申請專利範圍第1項所述之結構,其中,該 結構中所含之任二相鄰位置之柱形構件之中心間之距離不 大於 3 0 n m。 4 · 一種薄膜形鋁矽複合結構,包含柱形構件包含鋁 ’及一矽區包圍柱形結構,該複合結構包含含量不少於 2 〇原子 %及不多於 7 〇原子 %之矽, 其中,柱形結構之直徑不小於 0.5nm 及不大於 5 0 n m ;及 (2) (2)1221312 其中,任二相鄰位置之柱形結構之中心間之距離不& 於 3 0 n m。 5 .如申請專利範圍第 4項所述之複合結構,其中 ,矽在複合結構中之含量不少於 25原子 %及不多於 6 5 原子 %。 6. 如申請專利範圍第 5項所述之複合結構,其中 ,矽在複合結構中之含量不少於30原子 %及不多於 6 0 原子 %。 7. 如申請專利範圍第 4項所述之複合結構,其中 ,柱形結構之直徑不小於0.5 nm及不大於 1 〇 nm。 8. 如申請專利範圍第 4項所述之複合結構,其中 ,任二相鄰位置之柱形結構之中心間之距離不大於1 5 nm 〇 9. 如申請專利範圍第 4至 6項之任一所述之複 合結構,其中,矽區包含非晶質矽作爲主要成份。 10. 如申請專利範圍第 9項所述之複合結構,其中 ,複合結構構製於絕緣體上。 11. 一種製造薄膜形鋁矽複合結構之方法,包括製備 基體之一步驟及構製非平衡狀態中之一薄膜於基體上之一 步驟,所製之薄膜具有一鋁矽複合結構,包含柱形結構包 含is,及一较區包圍柱形結構,複合結構包含含量不少於 原子 %及不多於 70原子 %之矽。 1 2 ·如申請專利範圍第 11項所述之方法,其中, 橇製在非平衡狀態中之薄膜之步驟由執行濺散方法實施。 -2- (3) (3)1221312 1 3 .如申請專利範圍第 ]2項所述之方法,其中, 濺散方法由使用分別包含鋁及矽之靶子材料執行。 1 4 .如申請專利範圍第 1 2項所述之方法,其中, 當構製含有矽爲鋁及矽之總量之 2 0至 7 0原子 % 之 鋁矽複合結構時,濺散方法由保持基體於不高於 3 0 〇 °C 之溫度中執行。 1 5 · —種薄膜形鋁矽鍺複合結構,包含柱形結構包含 鋁,及一矽鍺區包圍柱形結構,複合結構包含矽及鍺聯合 含量不少於 2 0原子 %及不多於 7 0原子 %。 16·如申請專利範圍第15項所述之複合結橇,其 中,複合結構中之矽及鍺之聯合含量不少於 25原子 % 及不多於 6 5原子 %。 1 7 •如申請專利範圍第1 6項所述之複合結構,其 中’複合結構中之ί夕及錯之聯合含量不少於 3 0原子 y 及不多於 6 0 原子 %。 1 8 ·如申請專利範圍第 1 5至 1 7項之任一所述之 複合結構,其中,柱形結構之直徑不小於 〇 · 5 n m及不大 於 3 0 n m 〇 1 9.如申請專利範圍第1 8項所述之複合結構,其 中,柱形結構之直徑不小於〇 · 5 n m及不大於1 5 n m。 20.如申請專利範圍第15至 17項之任一所述$ 複合結構,其中,任二相鄰位置之柱形結構之中心間之距 離不大於 3 0 n m。 2 1.如申請專利範圍第20項所述之複合結橇,其 (4) 1221312 中,任二相鄰位置之柱形結構之中心間之距離 20nm ° 22. 如申請專利範圍第 15至 17項之任一 複合結構,其中,矽鍺區包含非晶質砂鍺作爲主要 23. 如申請專利範圍第 15至 17項之任一 複合結構,其中,如矽鍺區中之矽與鍺之含量比率 份 SixGe^x表示,其中,Si代表矽及Ge代表 X在 〇<x<l之範圍內。 24. 如申請專利範圍第 22項所述之複合結 中,該複合結構構製於絕緣體上。 25. —種製造薄膜形鋁矽鍺複合結構之方法, 備基體之一步驟及製造非衡狀態中之一薄膜於基體 驟,所製之薄膜具有鋁矽鍺複合結構,包含柱形結 鋁,及一矽鍺區包圍柱形結構,該複合結構包含聯 不少於 20原子 %及不多於 70原子 %之矽】 2 6 ·如申請專利範圍第 2 5項所述之方法, 製造非平衡狀態中之薄膜之步驟由執行濺散方法達 27·如申請專利範圍第 26項所述之方法, 當構製包含矽及鍺在鋁,矽,及鍺之總量之 20 ^ ^ %之鋁矽鍺複合薄膜時,濺散方法由保持基 高於3〇0 °C之溫度中執行。 不大於 所述之 成份。 所述之 由組成 鍺,則 構,其 包含製 上之步 構包含 口 3里 泛鍺。 其中, 成。 其中, 至 70 體於不
TW092102773A 2002-02-12 2003-02-11 Structure, method of manufacturing the same, and device using the same TWI221312B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002034006 2002-02-12
JP2002340944 2002-11-25

Publications (2)

Publication Number Publication Date
TW200305200A TW200305200A (en) 2003-10-16
TWI221312B true TWI221312B (en) 2004-09-21

Family

ID=27736477

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092102773A TWI221312B (en) 2002-02-12 2003-02-11 Structure, method of manufacturing the same, and device using the same

Country Status (4)

Country Link
US (1) US7282268B2 (zh)
AU (1) AU2003207199A1 (zh)
TW (1) TWI221312B (zh)
WO (1) WO2003069677A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003213353A1 (en) 2002-03-15 2003-09-29 Canon Kabushiki Kaisha Porous material and process for producing the same
WO2003078688A1 (en) 2002-03-15 2003-09-25 Canon Kabushiki Kaisha Porous material and process for producing the same
US6972146B2 (en) 2002-03-15 2005-12-06 Canon Kabushiki Kaisha Structure having holes and method for producing the same
WO2003078685A1 (en) * 2002-03-15 2003-09-25 Canon Kabushiki Kaisha Functional device and method of manufacturing the device, vertical magnetic recording medium, magnetic recording and reproducing device, and information processing device
JP4235440B2 (ja) 2002-12-13 2009-03-11 キヤノン株式会社 半導体デバイスアレイ及びその製造方法
JP4454931B2 (ja) 2002-12-13 2010-04-21 キヤノン株式会社 ドットパターンを有する基板の製造方法及び柱状構造体の製造方法
JP2004311607A (ja) 2003-04-04 2004-11-04 Canon Inc 磁性体、磁気記録媒体、磁気記録再生装置、情報処理装置及びその製造方法
JP2004310851A (ja) 2003-04-04 2004-11-04 Canon Inc 磁気記録媒体、磁気記録再生装置及び情報処理装置
JP4438049B2 (ja) 2003-08-11 2010-03-24 キヤノン株式会社 電界効果トランジスタ及びそれを用いたセンサ並びにその製造方法
JP4544518B2 (ja) * 2004-09-01 2010-09-15 キヤノン株式会社 電界励起型発光素子及び画像表示装置
JP4965835B2 (ja) * 2005-03-25 2012-07-04 キヤノン株式会社 構造体、その製造方法、及び該構造体を用いたデバイス
WO2007017689A2 (en) * 2005-08-09 2007-02-15 Cambridge Enterprise Limited Nanorod thin-film transistors
JP5294565B2 (ja) * 2006-03-17 2013-09-18 キヤノン株式会社 発光素子及び発光素子の製造方法
US7794861B2 (en) * 2006-08-11 2010-09-14 Canon Kabushiki Kaisha Patterned media, method of manufacturing magnetic recording medium, and method of manufacturing a base
CN101587822B (zh) * 2008-05-19 2011-04-06 展晶科技(深圳)有限公司 分离半导体及其基板的方法
US8101522B2 (en) * 2010-02-25 2012-01-24 National Taiwan University Silicon substrate having nanostructures and method for producing the same and application thereof
WO2012167282A1 (en) * 2011-06-02 2012-12-06 Brown University High-efficiency silicon-compatible photodetectors based on ge quantumdots and ge/si hetero-nanowires
KR20160121536A (ko) 2014-02-13 2016-10-19 밈지 메터리얼스 에이비 제어된 평면 내 조성 변조를 제공하기 위한 기판 코팅 방법
KR20160006335A (ko) * 2014-07-08 2016-01-19 삼성디스플레이 주식회사 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
DE102015108402B4 (de) * 2015-05-28 2021-03-18 Infineon Technologies Ag Halbleiterbauelemente, ein Fluidsensor und ein Verfahren zum Bilden eines Halbleiterbauelements

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58142523A (ja) * 1982-02-19 1983-08-24 Tadashi Mizoguchi 非平衡相薄膜作製装置
GB9014979D0 (en) * 1990-07-06 1990-08-29 Walters Colin R Method of fabricating an elongated artefact
JPH0555545A (ja) 1991-08-27 1993-03-05 Matsushita Electric Ind Co Ltd 量子素子の製造方法
US5240558A (en) * 1992-10-27 1993-08-31 Motorola, Inc. Method for forming a semiconductor device
JP3135110B2 (ja) 1995-11-29 2001-02-13 工業技術院長 多孔質セラミックス膜とその製造方法
JP3182522B2 (ja) 1996-12-20 2001-07-03 ファインセラミックス技術研究組合 一次元貫通気孔を持つセラミック膜とその製造方法
JPH10189779A (ja) * 1996-12-27 1998-07-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2993470B2 (ja) * 1997-07-14 1999-12-20 日本電気株式会社 半導体立体量子構造の作製方法
JPH11251334A (ja) * 1998-03-06 1999-09-17 Furukawa Electric Co Ltd:The 電界効果トランジスタ
US6602620B1 (en) 1998-12-28 2003-08-05 Kabushiki Kaisha Toshiba Magnetic recording apparatus, magnetic recording medium and manufacturing method thereof
JP2001261376A (ja) 2000-03-17 2001-09-26 Asahi Glass Co Ltd 防曇膜および防曇膜付き基体
TW447013B (en) * 2000-05-18 2001-07-21 Nat Science Council Manufacturing method for self-polymerized silicon quantum dots
US6936854B2 (en) 2001-05-10 2005-08-30 Canon Kabushiki Kaisha Optoelectronic substrate
WO2003078685A1 (en) 2002-03-15 2003-09-25 Canon Kabushiki Kaisha Functional device and method of manufacturing the device, vertical magnetic recording medium, magnetic recording and reproducing device, and information processing device
US6972146B2 (en) 2002-03-15 2005-12-06 Canon Kabushiki Kaisha Structure having holes and method for producing the same
AU2003213353A1 (en) 2002-03-15 2003-09-29 Canon Kabushiki Kaisha Porous material and process for producing the same
WO2003078688A1 (en) 2002-03-15 2003-09-25 Canon Kabushiki Kaisha Porous material and process for producing the same

Also Published As

Publication number Publication date
US20050053773A1 (en) 2005-03-10
AU2003207199A1 (en) 2003-09-04
US7282268B2 (en) 2007-10-16
WO2003069677A1 (en) 2003-08-21
TW200305200A (en) 2003-10-16

Similar Documents

Publication Publication Date Title
TWI221312B (en) Structure, method of manufacturing the same, and device using the same
Wu et al. Growth of Au-catalyzed ordered GaAs nanowire arrays by molecular-beam epitaxy
CN110942980B (zh) 形成二维材料层的方法、场效晶体管及其制造方法
US6248674B1 (en) Method of aligning nanowires
US8647918B2 (en) Formation of graphene on a surface
JP4970038B2 (ja) ナノスケール繊維構造の合成方法およびその繊維構造を含む電子機器コンポーネント
US20080003778A1 (en) Low-temperature welding with nano structures
US7348670B2 (en) Nanostructure, electronic device and method of manufacturing the same
Cai et al. Direct formation of self-assembled nanoporous aluminium oxide on SiO2 and Si substrates
WO2003078687A1 (en) Porous material and process for producing the same
US9934966B2 (en) Method for processing a carrier and an electronic component
CN102092675A (zh) 一种自掩模单结多端三维纳米结构的制备方法
Lee et al. Device fabrication with solid–liquid–solid grown silicon nanowires
KR101993365B1 (ko) 전이금속 칼코젠 화합물의 제조 방법
US9570299B1 (en) Formation of SiGe nanotubes
US9627196B2 (en) Method for processing a carrier
JP4035453B2 (ja) 構造体、構造体の製造方法、及び該構造体を用いたデバイス
Wallace et al. Adjustable metal particle grid formed through upward directed solid-state dewetting using silicon nanowires
JP2004179229A (ja) 構造体、その製造方法、及び前記構造体を用いた電子デバイス
Lin et al. Unique amorphization-mediated growth to form heterostructured silicide nanowires by solid-state reactions
Locharoenrat Recent advances in nanomaterial fabrication
Stafiniak et al. Synthesis and Characterization of Ga2O3 and In2O3 Nanowires
Reguer et al. Growth study of silicon nanowires by electron microscopies
Chou Nucleation and growth of nanoscale metal silicides in nanowires of silicon
Moyen et al. Selective functionalization of Si (111) and Ag (110) surfaces for preparation of Co nanostructures

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees