TWI221221B - Address decoding method and related apparatus by comparing mutually exclusive bit-patterns of address - Google Patents

Description

1221221 五、發明說明（1) 發明之技術領域： 及體 法憶 方記 的行 碼進 解對 址比 位式 步模 初元。 體位置 憶斥裝 記互關 行用相 進利及 uv 一一方 供指的 提尤碼 明，解 發置址 本裝位 關步 相初 先前技術 在 文件、 會最重 雜、多 憶裝置 期間所 憶裝置 種各樣 效率， 其是在 處理機 現代社 數據及 要的基 樣化的 (像是 需之程 中的程 的功能 也就影 現代， 系統能 會中’ 影音資 礎配備 功能’ 隨機存 式及數 式、數 。因此 響了微 記憶裝 快速有 能快速 訊的微 之一0 微處理 取記憶 據。微 據，就 ，微處 處理機 置的記 效地存 處理、管理 處理機系統 一般來說， 機系統會設 體），以暫 處理機讀取 能操控微處 理機存取記 整體運作的 憶容量越來 取高容量的 各種數位資半 ’已成為資言 為了實現各毛 置暫存資料 存微處理機 並執行暫存方 理機系統完片 憶裝置的速方 速度及效率。 越大，如何卡 記憶裝置，4 請參考圖一。圖一為一典型電腦丨〇的功能方塊示意 圖。電腦1 0做為一微處理機系統，其中設有一中央處理 器1 2、一晶片組1 4、一記憶裝置i 6、一顯示卡i 8、一顯 1221221 五、發明說明（2) 示器20、一週邊裝置22及一基本輸出入系統24。中央處 理器1 2用來處理數據、資料，以主控電腦1 0的運作；記 憶裝置1 6即用來以揮發性的方式暫存中央處理器1 2運作 期間所需的程式、數據。顯示卡1 8用來處理影像訊號， 以將電腦1 0運作的情形在顯示器2 0上顯示為影像畫面； 週邊裝置2 2則可包括鍵盤、滑鼠等人機介面、用來以非 揮發性方式儲存資料的硬碟機、光碟機、用來使電腦1 〇 連接於網路的網路卡或是處理聲音訊號的音效卡等等。 基本輸出入系統（BIOS，basic input/output system)24 則用來儲存電腦1 0開機時一些基本檢查程序進行的設定 及程式碼等等。而晶片組1 4即用來管理中央處理器1 2與 記憶裝置1 6、顯示卡i 8、週邊裝置2 2、基本輸出入系統 24間的資料往來傳輸。晶片組14中可設有北橋電路26A及 南橋電路26B;北橋電路26 A用來管理中央處理器12與記 憶裝置1 6、顯示卡丨8間較高速的資料傳輸，南橋電路2 6B 則用來管理中央處理器丨2與週邊裝置22、基本輸出入系 統24間較低速的資料傳輸。為了管理對記憶裝置1 6的存 取’北橋電路2 6 A中還設有一控制電路2 8。 在現代的電腦架構下，記憶裝置丨6通常由數個記憶 模組共同組成’像圖一中就繪出了四個記憶模組3 0 A至 30D作π為代表。每個記憶模組30A至30D中各包含有複數個 記憶單元3 4，各記憶單元3 4用來記錄一位元（b i t)的數位 資料；集合所有記憶模組30A至30D中所有的記憶單元

第6頁 1221221 五、發明說明（3) 3 4，就是記憶裝置1 6總共能提供的記憶容量。在現行技 術下，記憶模組多半被實做成獨立的電路，邛透過電腦 1 〇中的插槽連接於電腦1 0以形成記憶裝置1 6 ;不同的記 憶模組可具有不同數量的記憶單元（也就是說，各記憶 模組可具有不同的記憶容量），使用者可依需要選購不 同容量的記憶模組，裝備記憶裝置1 6。一般而言’記憶 模組中的記憶單元會分佈於兩個直列（rank)記憶陣列； 舉例來說，像圖一中所示，記憶模組3 Ο A即具有兩直列記 憶陣列32A、32B。而控制電路28則會分別以一控制訊號 來控制對一直列記憶陣列的資料存取。就如圖一中所 示’控制訊號〇80〇、〇801即分別對應記憶模組3(^中的兩 個直列記憶陣列32A、32B;而控制訊號cSp2至CSp7則分 別對應於記憶模組3 Ο B、3 0 C及3 0 D的直列記憶降列。 般來說’ §己憶裝置1 6都能支援隨機存取（ran(j〇m access)的功能，也就是能任意存取記憶裝置1 6中任何一 個記憶單元34中的資料；為了管理對記憶裝置丨6中各記 憶單元34之隨機存取，記憶裝置1 6中的各記憶單元34^ 被指派（assign)到一個獨一無二的位址，做為單元位曰 址。當中央處理器1 2要存取記憶裝置1 6中某一特定記憶 單元34的資料時，中央處理器丨2就可向控制電路28提^ 該特定記憶單元3 4的位址，由控制電路2 8依據該位址解 碼出該特定記憶單元34實際所在的記憶模組，以實際對 該特定記憶單元34進行資料存取。也就是說，當控&電 1221221 五、發明說明（4) 路28接收到對應一特定記憶單元的給定位址（像是由中 央處理器1 2指定的）時，控制電路2 8就要解碼出該給定 位址所在的記憶模組，甚至是該給定位址所在的直列記 憶陣列，再以該直列記憶陣列對應之控制訊號去觸發該 直列記憶陣列，以配合該特定記憶單元所在的記憶模 組，存取到該特定記憶單元的資料（通常每個記憶模組 中會有自己的位址解碼電路，可進一步解碼出該給定位 址對應的特定記憶單元）。 關於記憶裝置1 6中各記憶單元位址指派的情形，請 先參考圖二（並一併參考圖一）。圖二即為習知技術 下，在記憶裝置1 6中對各記憶單元進行位址指派的示意 圖。如圖二所示，假設記憶模組3 Ο A至3 0 D分別具有2 Λ 2 5 (二的二十五次方）、2Λ 27、2、28以及2、26個記憶單 元，也就是說，記憶模組30Α至30D的記憶容量分別為32 百萬位元、128百萬位元、256白萬位元以及64百萬位 元。這裡的一百萬位元（Megabit)也就代表有2、20個位 元，也就是2 ~ 2 0個各儲存一位元的記憶單元。當電腦開 機後，控制電路2 8就會將數值線性遞增的位址，依序分 配給記憶模組3〇4至30D中的每個記憶單元。當然，在數 位電路中，二進位是最基本的數值表示方式，各記憶單 元的對應位址也以二進位來表示。舉例來說，如圖二中 所示，各記憶單元的對應位址皆以二進位下的3 2個位元 來表示，以第〇位元為最不重要的位元，第31位元為最重

第8頁 1221221 五、發明說明（5) 要的位元。在位址指派後，記憶模組3 Ο A中的第一個記憶 單元會被指派為位址36A，其值為二進位的「0 0 0…0」， 也就是所有的位元皆為「0」。接下來的各個記憶單元之 對應位址就會依序遞增，像是第二個記憶單元之位址為 36B，其值為「00··· 01」（僅第0位元為「1」）；而第三 個記憶單元之位址為3 6 C，其值繼續由位址3 6 B遞增1而變 成為「0··· 010」（僅第1位元為「1」），以此類推。到 了記憶模組3 0 A中的倒數第二個記憶單元（也就是第 (2 ~ 25-1)個記憶單元），其對應位址36D之值就會遞增至 二進位的「0··· 01··· 10」（由第1至第24位元為「1」，餘 為「0」）；而記憶模組30A中最後一個記憶單元（也就 是第厂25個記憶單元），其對應位址36E也由位址36D再 遞增1而成為「0…01··· 1」（第0至第24位元為「1」，餘 為「 0」）。 控制電路2 8在指派位址時，會將記憶裝置1 6中所有 記憶模組的所有記憶單元視為一整體；所以當控制電路 2 8在將位址指派至記憶模組3 0 B時，其位址之值會由位址 3 6 E (也就是記憶模組3 0 A中值最大的位址）繼續遞增。 如圖二中所示，記憶模組30B中第一個記憶單元會被對應 至位址38A，其值會由位址36 E之值遞增1，而成為二進位 的「0··· 010··· 0」（僅第25位元為「1」），代表這個記 憶單元會被視為記憶裝置1 6中的第（2 ~ 2 5 + 1)個記憶單 元，也就是由記憶模組30A第一個記憶單元（位址36A對

第9頁 1221221 五、發明說明（6) 應之記憶單元）算來的第（2 a 2 5 + 1 )個記憶單元。同理， 記憶模組30B中第二個記憶單元會被視為記憶裝置1 6中的 第（2 Λ 25 + 2)個記憶單元，其對應位址38B會再由位址38A 遞增1，成為二進位的「0…010…01」（僅第0及第2 5位 元為「1」）。由於記憶模組30Β中有厂27個記憶單元， 所以到了記憶模組3 0 Β中的最後兩個記憶單元，就分別成 為記憶裝置16中第（2 ~ 25 + 2 17-1)及第（2~ 25 + 2 17)個記 憶單元，而其對應的位址38C、38D則分別遞增至二進位 的「0··· OlOOl··· 10」（第1至第24位元、第27位元為 1」，餘為「0」）及「0."01001."11」（第0至第24位 元、第27位元為「1」，餘為「0」）。 依照上述的原則類推，到了記憶模組3 0 C (也就是第 三個記憶模組），其第一個記憶單元之對應位址4 2 A (也 就是記憶模組30C中其值最小的位址）會由位址38D之值 遞增1，成為二進位的「0…0 1 0 1 0…0」（僅第25及第27 位元為「1」），也代表此一記憶單元為記憶裝置1 6中， 由位址36A之記憶單元數來的第（2 ~ 25 + 2 17 + 1)個記憶單 元。到了記憶模組3 0 C中的第厂2 8個位址4 2 B (也就是記 憶模組30C中其值最大的位址），其值就會遞增至二進位 的「0··· 01100 l··· 1」（第0至第24、第27、第28位元為 「1」，餘位元為「0」），代表其為位址36A依序遞增以 來第（2 a 25 + 217 + 2 a 28)個位址。同理，到了第四個記憶 模組30D，其第一個記憶單元對應之位址44A即繼續由位

第10頁 1221221 五、發明說明（7) 鳴~1 --- 址42B遞增1，成為一 第27及第28位=7,位、的〇..·0"010...0」（第以、 1# i分夕犄u lj )，而記憶模組30D最後一個記 二ίϋ 也就繼續遞增至Γ〇.··01"〇ι·..ι」 ^ ί i #第24位元為「，餘位元為「〇」 ^ 址 36A以來，第（2Λ25 + 2Λ27 + 2Λ28 + 2Λ26) 個位址。 窃μ在，址t派後，由各記憶模組中第一個位址（也就 疋第:個記憶單元對應之位址）及最後一個位址，就可 針對母一記憶模組訂出一結尾（ending)位址。如圖二所 不，由於圮憶模組3 〇 A中分配到的所有位址均小於記憶模 i 3 0B中的第一個位址38A，故位址38A可視為記憶模組 30A對應之結尾位址46A。同理，記憶模組30B (及記憶模 組3 0 A)中各個記憶單元被指派到的位址均小於記憶模組 3 0 其值最小的位址4 2 A，故位址4 2 A可視為記憶模組 3 0B對應的結尾位址46B。而記憶模組30C連同記憶模組 3 0 A、3 0 B中被分配到的位址均小於記憶模組3 〇 c對應之結 尾位址46C (也就是記憶模組3〇D的最小位址44A)。最 後’記憶模組3 0 D中的所有位址均小於結尾位址4 6 D。請 注意，各結尾位址4 6 A至4 6 D也就是以二進位表示各記憶 模組容量累加之結果。如結尾位址4 6 A代表的是二進位之 2'2 5，也就是記憶模組3 0 A的記憶容量（即記憶模組3 0 A 記憶單元的數量）；結尾位址46紙表的是二進位的 (25 + 217)，代表記憶模組3〇A、30B記憶容量的總

1221221 五、發明說明（8) 和，結尾位址46C代表的是二進位的（2λ25 + 2λ27 + 2λ28)， 也就是記憶模組30A、30Β及30C記憶容量累加的結果。最 後’結尾位址4 6 D代表的是二進位的 (2 2 5 + 2 2 7 + 2 ' 2 8 + 2 ~ 2 6 )，也就是累加記憶模組3 〇 a至3 〇 D 記憶容量的結果。 一由上述描述可知，即使記憶裝置1 6中的各個記憶單 7G :能分屬不同的記憶模組，控制電路28還是會將各記 ，單元視為一整體，將連續遞增的位址指派至各個記憶 單70，方便電腦1 〇中的其他電路將各記憶模組提供的記 憶單元視為一整體以進行存取。不過，如前所述，當中 央處理器1 2 (或其他電路）要以一給定位址存取一對應 記憶單元之資料時，控制電路28就要進行初步的位址^ 碼，先確定該記憶單元所在的記憶模組（甚至是記憶單 元所在的直列記憶陣列），才能在後續的過程中進一步 實際存取到該記憶單元。 請繼續參考圖三（及圖一、二）。圖三即為習知技 術中，控制電路2 8進行初步位址解碼功能之功能方塊示 意圖。在控制電路28中，設有一存取模組5卜複數個^ 法模組4 8 A至4 8 D及一邏輯模組5 0。存取模組5 1用來暫存 中央處理器1 2 (或其他電路）傳至控制電路2 8的給定位 址54 ;而控制電路28即會對此給定位址進行初步的位址 解碼。在習知技術中，當控制電路28要進行初步之位址 1221221 五、發明說明（9)

解碼而判斷一給定位址54屬於哪一個記憶模組時，控制 電路28可用軟體或硬體的方式，實現出減法模組48A至 48D以及邏輯模組50的功能。減法模組48A至48D分別用來 將給定位址5 4與結尾位址4 6 A至4 6 D相減（請一併參考圖 .)’以減運算結果之正負分辨出給定位址與各結尾位 址4 6 A至4 6 D之相對大小。減法器得出的結果會由邏輯模 / 5 0進一步整合，以實際判斷出給定位址5 4所屬的記憶 模組，並產生對應的解碼結果，像是以指示訊號Η”至 HPD來代表給定位址54所屬的記憶模組。舉例來說，若給 定位址54屬於記憶模組30Α ,給定位址54就會小於各結尾 位址46Α至46D。若給定位址54屬於記憶模組3〇Β，給定位 址54就會小於結尾位址4咄至46D，但不小於結尾位址 46 A。同理，當給定位址54對應之記憶單元屬於記憶模組 3 0 D時’給疋位址5 4只會小於結尾位址4 6 D，但不小於結 尾位址46A至46C。像是在圖三中所繪出的，若給定位址 54為「〇··· 〇1〇010…〇」（僅第25、第28位元為「l )， 則其不小於結尾位址46A、46B但小於結尾位址46C、 46D，由此邏輯模組50就可判斷此給定位址54對應於記憶 中的i己憶單元。而邏輯模組50就可使指示訊號 HPC之電壓升南為代表數位「丨」（或邏輯「真」）的高

位^，以表示給定位址54屬於記憶模組3〇c ;而其他指示 ，號ΗΡΑ、HPB及肝〇之電壓則為代表「〇」（或邏輯 乂 :的低位準，以分別表示給定位址5 4不屬於記憶 模組 3 0 A、3 0 Β及 3 0 D。

第13頁 1221221 五、發明說明（10) 總結控制電路2 8的運作，當電腦1 0開機後，控制電 2 8會掃描記憶裝置1 6中各記憶模組的記憶容量大小， ^對各Z憶單元進行位址指派，此時控制電路2 8也能計 ί ί ΐ步位址解碼所需的結尾位址。等到後續有其他電 路要存取t加 松缺从θ 個給定位址的記憶單元時，控制電路2 8就能 杨u缺成 止利用其減法模組、邏輯模組進行初步的 位址解碼，士、山 的讲β出该給定位址所屬的記憶模組，並在後續 口、j项狂甲配入士女 嗲仏宝你u 〇邊給定位址所屬的記憶模組，實際存取到 ”次玲疋位址餅處

t應的記憶單元。 不，不技同

減法模組，或=圖三中的習知技術是以硬體電路來實現 來實現減法^ P以北橋電路2 6 A之微控制器執行軟體程式 電路之實施^ f，功能’其運作的效率皆不高。以硬體 數相減，可將^來說，要實現減法模、组而將兩個二進位 補數），形成^:一數取補數（像是1之補數’或是2之 的負數和另—k t的負數，再以二進位的加法器將該數 進位數相加時， 加。由於二進位的加法器在將兩個二 第〇位元）開始，要由兩數最不重要的位元（LSB，也就是 位元，才能一個進行仇元對位元的相加，再進位到下一 舉例來說，右二位70 一個位元地逐漸完成兩數的相加。 ^ wg _ 「οι 1」；當兩二進位數A1、A2分別為「101」與 數的第0位元相要相加而得出一和（sum)S時，要先從兩 σ ’由「1」+「1」得出「〇」成為和s的

第14頁 1221221 五、發明說明（11) 第〇位元，並要進位「 接下來才㊣進行兩數第1」/下相;個位/V得㈣進位後， 位元「〇」加數A2的第第^位元70「相i加之If J數A1的第1 又要進位,1 s /」，故得出和S的第一位元為「0」， 要進位 1」至夂—位元。得到兩數第一位元柏^ ，才广繼:，订數u、A2第2位元之相加，由數 第2位兀「1」加數〇的 「，田数的 位元進位而來的「1 π山由兩數第 仏「， 田 A」，得出和s的第2位元為「〇 _ ，、# lj ’最後得出和S為「1 0 0 0」。 由 不僅兩 來的結 需的時 間之和 運算所 特性會 中的習 定位址 耗相當 初步位 所屬的 器12 ( 記憶資 上述描 數的對 果，才 間，就 。也就 需的時 直接反 知技術 5 4與各 的時間 址解碼 記憶模 見圖一 源，使 述可 應位 能得 是各 是說 間也 映於 要以 結尾 在減 的效 組。 )就 整個 知， 元要 出正 對應 ，加 就會 習知 減法 位址 運算 率低 一旦 不能 電腦 由於在進行 相加，還要 確的加算結 位元分別進 法中二進位 累增。而上 的初步位址 模組進行之 46A至46D之 上，並導致 落’無法快 位址解碼的 快逮有效率 1 0運作的效 二進位數之加 等待前 果；而 行加運 數的位 述加運 解碼技 減運算 大小關 習知控 速地解 效率低 地存取 率也無 一位元 兩數加 算累計 元越多 算時間 術中； 來分別 係時， 制電路 碼出給 落，中 記憶裝 法有效 法時， 進位而 運算所 所需時 ’加法 消耗之 當圖三 比較給 就會消 2 8進行 定位址 央處理 置16的 提升。 1221221 五、發明說明（12) 發明内容： 因此，本發明之主要目的，在於提供一種以互斥位 元模式直接比對進行之位址解碼方法及相關裝置，能快 速有效率地進行給定位址之初步位址解碼，克服習知技 術的缺點。 在習知技術中，當要對一給定位址進行初步的位址 解碼而判斷該給定位址屬於哪一個記憶模組（或是哪一 個直列記憶陣列）時，是以減運算（等效上也就是加運 算）之結果來比較該給定位址與各預設之結尾位址間的 大小關係，以判斷出該給定位址屬於哪一個記憶模組， 完成初步位址解碼。然而，由於加運算要以逐位元累加 進位的方法，一個位元一個位元依序地先後進行，才能 得出正確的加運算結果。奴JUfeJ7以減運算為 比對基礎的初步位址解碼方式，其運作的速度及政^率4交 低，i致電腦不能快速有效率地存取記憶資源。 在本發明中，則是以互斥位元模式比對的方式來進 行初步位址解碼。經由本發明揭露之排序技術，就可根 據各記憶模組記憶容量的大小使不同記憶單元對應於不 同的位址，並使得屬於各記憶模組中的各個位址具有特 定的互斥位元模式。換句話說，在屬於同一記憶模組的

第16頁 1221221 五、發明說明（13) 所有位址中，必定 成該記憶模組中各 模組對應的共同位 憶模組的共同位址 給定位址是否符合 定位址中特定的位 斷給定位址屬於那 記憶模組。由於模 址間對應位元之值 不同位元間進行累 效率地完成初步位 的速度及效率，進 實施方法： 有某 位址 址則 中必 各記 元是 個記 式比 是否 算、 址解 而改 幾個 所共 為互 定有 憶模 否符 憶模 對是 相符 進位 碼， 善電 特定 有的 斥的 至少 組的 合固 組， 直接 ，不 ，故 提升 腦整 的位元 共同位 (也就 一位元 共同位 解竭出 比對給 需要像 本發明 電腦存 體的運 為固定 址，而 是說， 為相異 址（也 設值） 給定位 定位址 加運算 之技術 取記憶 作效能 之值 不同 兩不 )0 就是 ，就 址所 與共 中一 能快 裝置 ，形 記憶 同記 比較 此給 能判 屬的 同位 般在 速有 資源 干音=參ί = T。圖四為本發明中之電腦6 0之功能方塊 腦6 0做為一微處理機系統，其設有一中央處 顧千考7f) 片、且64、一 €憶裝置66、一顯示卡68、一 ,··、貝不，〖u、_週邊裝置72及基本輸出入 理器62用來主柝雷以认pa j &承、，死〖4 γ天地 w： μ古4 ^ +控電恥6 〇的彳呆作，记憶裝置6 6用來以揮發 ί 1 ί暫存中央處理器62運作期間所需的程式及數 據、―貝，，顯示卡6 8用來處理影像訊號，使電腦6 0運作 的情形能以圖形畫面顯示於顯示器7〇上。週邊裝置72可 包括讓使用者輸入操控指令的鍵盤、滑鼠、用來以非揮

第17頁 1221221 五、發明說明（14) |發性的方式儲存資料的硬碟、 訊號的音效卡或是用來將、先碟機，用來處理聲音 等。基本輸出入系統74: ^ :工U於網路的網路卡等 始化之設定值及相關程式:：f 了電腦6°開巧後進行初 68、記憶裝置66、週邊;置72日曰二用來:理顯示卡 1老畑堪次"裝置72、基本輸出入系統7恤中 ΐ ί ΐ 土貝的往來傳輸。晶片組64中可設有二北 橋電路76Α、南橋電路76Β;北橋電路76Α用來主控記憶 置66、顯不卡68與中央處理器62間較高速的資料傳輸〜裝 南橋電路76Β用來主控週邊裝置72、基本輸出入系統”與 中央處理器6 2間較低速的資料傳輸。在本發明中，記憔、 裝置66可沿用典型的配置，以多個記憶模組（圖四°中^ 出四個§己憶模組8 Ο Α至8 0 D做為代表）來組合出記憶裝置 6 6的總記憶容量。各記憶模組80A至80D中分別設有複數 個記憶單元8 4，各記憶單元8 4用來暫存1單位（像是一位 +元）的資料；集合各記憶模組的所有記憶單元，就構成 記憶裝置6 6的總記憶容量。就像典型的配置一樣，各記 憶模組的複數個記憶單元也可分佈於兩個直列記憶陣列 (rank)；以記憶模組80A為例，記憶模組80A中的各記憶 單元就分設於兩個直列記憶陣列82 A、82B。為了控制電 腦60中各電路對記憶裝置66的存取，北橋電路76A中設有 一控制電路78，並以控制訊號CS0至CS7分別控制各記憶 模組80A至8 0D中不同直列記憶陣列的存取。就像現行技 術下的作法，控制電路7 8也會將不同的位址（也就是單 元位址）分別指派給記憶裝置6 6中的各記憶單元8 4，以 第18頁 1221221 五、發明說明（15) 對記憶裝置6 6進行隨機存取；當然，當中央處理器β 2 (或其他電路）要存取一給定位址的記憶單元時，控制 電路78巧要進行初步的位址解碼，計算出該給定位址對 應§己憶卓元是屬於哪一個記憶模組（或進一步地，屬於 哪一個直列記憶陣列），進而以對應的控制訊號觸發該 直列記憶陣列，實際存取該記憶單元的資料。

請參考圖五（並一併參考圖四）。圖五即為本發明 進行位址指派時各記憶模組中位址分佈的示意圖。為了 方便和圖二中的習知技術作比較，圖五中也假設本發明 中的記憶模組80A至80D分別具有32百萬、ι28百萬、256 百萬及6 4百萬位兀的記憶容量，也就是分別具有2 Λ 2 5、 =32Γ28及Γ6個記憶單元；而本發明也會將線性遞 址指派至每—記憶單元。不過，本 :模組t的容量多少，來進行位址指 立所被产派的i 原則疋，记憶容量越大的記憶模組， 的，扁以太恭Ha ^ J 所u，就像圖五中所顯示 量由大到小的順Ϊ技：J指派時，會依據記憶容

組謝，其所被分配到的：;止：值J憶容量最卞的記憶模 位址值居次，記憶模組8〇财皮护最大，5己憶模組80D之 模組80D中各個位址值， ^ =到的位址值又小於記憶 ，其所被分配到的位最大的 W敬小。如圖五中所不，

1221221 五、發明說明（16) 記憶模組8 0 C中的第一個記憶單元會被指派到位址8 6 A， 其值為二進位的「〇…〇」（各位元均為「〇」），而記憶 模組80C中其他的位址則由位址86A遞增，像是位址86B是 由位址86A遞增1而成為「〇··· 〇1」（僅第〇位元為「1」 )。在依序將遞增的位址指派給記憶模組8 0 C的2 5 6百萬 個記憶單元後，其最後兩個記憶單元所被分配到的位址 86C、86D也就分別遞增至二進位的「〇〇〇〇1…1〇」（第1 至第27位元為「1」）及「〇〇 〇〇1…1」（第〇至第27位元

在本發明進行位址指派時，也會將各記憶模組的記 憶單元視為一整體，故對記憶容量僅次於記憶模組8 〇 c的 記憶模組80B來說，其所被分配到的第一 正址乜 就疋§己憶模組8 0 B中值最小的位址），其值也是由位址 86D遞增1而成為二進位的「〇〇〇1卜〇」（僅第28位元為 1」），δ己憶模組8〇β中的其他位址則是由位址持續 ί ΐηϋ/f是J二個位址88Β就是由位址88Α遞增1而成為 0 0 0 1 0…01」（僅第0、第28位元為「 模組80Β中其值最大的位址88c，就」）到了 ^隱

位址88C疋從位址86八以來，第厂 」^ 代衣 萬）個位址。同理，對記憶容 （256百萬+128百 憶模組80D來說，其所被指派小—於記憶模組80B的記 記憶模組80B中的位址88C遞拗]二甸位址90A也是由 均1，而成為二進位的

1221221 五、發明說明（17) 0 0 0 1 1 (^.0」（第27、第28位元為「 ::°二二益：?:点則由位址90A遞增，像是位址90B;是 . ., Qnp . , ^ 丄」）。到了屺憶模組80D中最後一 ϊ ϊ ΐ ί 是記憶模組80D中最大的位址），就會 ;r/ - ΐ「位的、「0 00 1 1 0 1…lj (第0至第 25、第 27、第 立兀”、、 1」）’代表位址9 0 C是從位址8 6 A算來第4 4 8 (25 6 + 1 28 + 64)百萬個位址。 依據本發明的精神，到了記憶容量最小的記憶模組 8 0 A ’其所被分配到的位址是最大的。記憶模組8 〇 a中的 第一個位址9 2 A ’其值就是由記憶模組8 〇 j)中的位址g 〇匸遞 增1，而成為二進位的r 0 0 0 1 1 1 0…〇」（第26至第28位元 為「1」），記憶模組80A中其他的位址則由位址μα遞 增，像是位址92B就是由位址92A遞增1而成為二進位的 「0 0 0 1 1 1 0…01」（第〇、第26至第28位元為「！」）。到 了記憶模組80A中的最後一個位址92C (也就是最大的位 址），其值也就遞增至二進位的「00011 1 〇 1」（第〇 至第24、第26至第28位元為「1」），代表其為位址86A 以來，第4 8 0百萬個位址。 由以上描述可知，在本發明根據記憶容量排序而進 行位址指派後，在記憶單元較多的記憶模組中，其記憶 單元被指派到的位址也會比較小。而在經過本發明上述

第21頁 1221221 五、發明說明（18) 排序後之位址指派之後，各記憶模組中的位址也會具有 特定的位元模式。如圖五所示，對屬於記憶模組80C的各 個位址（像是位址86A至86D)來說，雖然各位址的第0至 第2 7位元會在「0」與「1」之間改變，但各位址中第28 至第31位元都會維持為「0」。換句話說，對記憶模組 8 0 C中的各個位址來說，在各位址的3 2個位元中，第2 8至 第3 1等效上就形成了一共同位址，而第0至第2 7位元則可 視為一個別位址。對記憶模組8 0 C中的不同位址來說，其 個別位址都是相異的，但共同位址則是相同的。而這也 就導引出對應於記憶模組80C的位元模式96A。在位元模 式96A中，第0位元至第27位元以「X」記號標示，代表在 記憶模組8 0 C中的各位址，其第0至第2 7位元可能會分別 是「0」或「1」，其值不固定，不同的位址會有不同的 值；而這些位元也就形成互異的個別位址。相對地，在 位元模式96A中，第28至第31位元則都有「0」之固定 值，代表記憶模組8 0 C中的各個位址，其第2 8至第3 1位元 必定為「0」；即使在記憶模組80C中的不同位址，其第 2 8至第3 1位元都固定為「0」，而這也就是記憶模組8 0 C 中各位址的共同位址。總結來說，在記憶模組8 0 C中，各 位址會具有位元模式9 6 A的形式，雖然第0至第2 7位元會 在不同的位址中改變，但第2 8至第3 1位元均固定為 Γ 0 j ° 同理，觀察圖五中分配至記憶模組8 0Β的位址（像是

第22頁 1221221 五、發明說明（19) 位址88A至88C)可看出，各位址中第31至第以位元固定 白為^001>0」/’僅第〇至第26位元會隨位址不同而改 變。而這也就形成了對應於記憶模組8 〇 B的位元模式 96B。在位元模式96B中，第〇至第26位元會隨位址不同而 改變而形成個別位址，但第31至第27位元會有固定值 「000 1 0」而成為記憶模組8〇c中各位址的共同位址；換 句話說，記憶模組80C中的各個位址均會符合位元模式 9 6B，在第至第27位元固定為r 〇〇〇1〇」，而位元模式 9 6 B之第0位元至第2 6位元以「x」記號標示，代表在記憶 模組80B中的各位址，其第〇至第26位元可能會分別是 「0」或「1」。 而如圖五所示’記憶模組8 0 D中的各個位址（像是位 址90八至90〇會符合位元模式96(：，其第31至第26位元會 有固定值「0 0 0 1 1 0」，代表在指派給記憶模組8 0 D的6 4百 萬個位址中，其第31至第2 6位元皆固定為「〇 〇 〇 11 0」。 以此類推，在記憶模組8 0 A中的3 2百萬個位址均符合位元 模式96D，其第31至第25位元固定為「0 0 0 1 1 1 0」。 綜上所述，本發明可針對每一記憶模組中位址分佈 的情形得到對應的位元模式，就像在圖五的例子中，記 憶模組8 0 A至8 0 D會分別具有對應的位元模式9 6 D、9 6 B、 96A及96C，各位元模式就代表各記憶模組中不同位址所 共同具有的特性。而當本發明要進行初步位址解碼而判

第23頁 1221221 五、發明說明（20) 斷一給定位址所屬的記憶模組時，就可比對該給定位址 是否符合位元模式96A至9 6D，以判斷給定位址所屬的記 憶模組。舉例來說，若給定位址的第2 8至第3 1位元皆為 「0」而符合位元模式9 6 A，就代表給定位址屬於記憶模 組80C。同理，若給定位址的第31至第25位元為 「0 0 0 1 1 1 0」，就代表給定位址屬於記憶模組8 0 A。請注 意，經過本發明的排序而根據各記憶模組之容量大小來 指派位址後，各記憶模組對應的位元模式也是互斥的， 也就是說，若給定位址符合一位元模式，就必定不符合 其他的位元模式。如圖五所示，若有一給定位址符合位 元模式96A而在第31至第28位元為「0 0 00」，貝|J該給定位 址必定不符合位元模式9 6 B至9 6 D，因為位元模式9 6 B至 9 6 D的第2 8位元均為「1」。同理，若給定位址符合位元 模式9 6 B而在第3 1至第2 7位元為「0 0 0 1 0」，則該給定位 址必定不符合位元模式96A及96C、96D。這是因為位元模 式96 A的第2 8位元為「0」，而位元模式96C、96 D的第27 位元則均為「1」。同樣地，符合位元模式96D的給定位 址必定不符合位元模式9 6 A至9 6 C，因為位元模式9 6 A中第 28位元為「0」，而位元模式96D之第28位元為「1」；位 元模式9 6 B中的第2 7位元為「0」而位元模式9 6 D之第2 7位 元為「1」；而位元模式96C中的第26位元為「0」，位元 模式96D的第26位元則為「1」。 上述這種位元模式互斥的性質，其實就是因為本發

第24頁 1221221 五、發明說明（21) 明會依據各記憶模組之記憶容量大小來指派位址的緣 故。首先，由對應各記憶模組的各個位元模式可看出， 各位元模式中不具有固定值的位元（也就是以「X」記號 標記的位元），其位元個數和對應記憶模組之記憶容量 有直接的關係。因為位址序列在由同一記憶模組中的最 小位址遞增至最大位址時，各位址中必定要有一定個數 個位元在變化，才能使不同記憶單元對應於不同之位 址。像是在圖五中的記憶模組80C，其總共有2 5 6百萬 (2 ~ 28)個記憶單元，故其對應的位元模式96A中，第0位 元至第2 7位元就要改變，才能組合出（2 ~ 2 8)種不同的 位址。同理，在記憶容量最小的記憶模組80A中，由於記 憶模組80A只有32百萬（2 ~ 25)位元的記憶容量，所以在其 對應的位元模式96D_，只要第0至第24位元變動，就能 組合出2 ~ 2 5個相異的位址，分配給記憶模組8 0 A中的不同 記憶單元。上述的特性再加上位元模式中遞增而進位的 「1」，即可用來使不同位元模式互斥。舉例來說，在位 址模式96A、96B之間，兩者互斥之特性來自於第28位元 之值的差異，但位址模式96B中位於第28位元之「1」其 實是由位址8 6 D的第2 7位元進位而來的（請比較位址 860、88八），故位址模式966中第28位元的「1」其實就 代表了記憶模組80C的記憶容量，而記憶模組80C中的各 個位址，都不會進位至第2 8位元，故記憶模組8 0 C對應之 位元模式96A，其第28位元就固定為「0」。另一方面， 由於記憶模組8 0 B的記憶容量小於記憶模組8 0 C的記憶容

1221221 五、發明說明（22) 量，故對應之位元模式96B只要在第〇位元至第26位元變 動即可組合出記憶模組80B中的不同位址，故位元模式 9 6 B中位於第2 8位元的「1」就會固定下來不會變動，成 為記憶模組80B中各位址的共同位址；而位元模式96a、

96B間的互斥性也就因此而建立。同理，在位元模式96C 中’其第2 7位元中的「1」是由位元模式μ b中的位址88C 遞增進位而得，記憶模組80B中的各個位址都不會進位至 第2 7位元；而位元模式9 6 C對應的記憶模組8 〇 d僅有6 4百 萬位元的記憶容量，故僅需在第〇位元至第2 5位元間變 動’即可組合出6 4百萬個位址。因此，位元模式9 6 C位於 第27位元中的「1」，也就讓位元模式96C和位元模式96B 互斥。以此類推，位元模式96D中在第26位元由位址90C 遞增而進位的「1」，也就能讓位元模式9 6D和位元模式 9 6 C互斥。 利用本發明得到的互斥位元模式，就能經由位元模 式的比對唯一地確定出一給定位址所屬的記憶模組，因 為符合一位元模式的給定位址，必不符合其他記憶模組 對應的位元模式。若沒有經由上述本發明揭露的排序過 程就進行位址指派，各記憶模組中的位址雖然還是會有 共同位址，但不同記憶模組間的共同位址則不會是互斥 的。舉例來說，由圖二中的位址指派情形其實也可歸納 出：在圖二中，記憶模組3 Ο A的各位址於第2 5至第3 1位元 固定為「0」，而記憶模組30B中各位址於第28至第31位

第26頁 1221221 五、發明說明（23) 元也固定為「0」。但即使一給定位址的第2 8至第3 1位元 為「0」而符合記憶模組30B之共同位址，該給定位址還 是有可能是屬於記憶模組3 0 A，而非記憶模組3 0 B。 為了方便實際實施時的應用，由各位元模式中可衍 生出對應的標準位址及遮罩。像是圖五中列出的標準位 址98人至980，就分別對應於位元模式96八至960;配合各 標準位址98A至98D之應用，各標準位址98A至98D也分別 有一對應的遮罩99 A至9 9D。在各遮罩中，其值為「〇」的 位元用來代表位元模式中不具有固定值的位元，也就是 位元模式中以記號「X」標示的位元；相對地，其值為 「1」的位元，則用來代表對應位元模式中具有固定^ 位元。至於位址模式中具有固定值的位元其值為何，的 記錄於與各遮罩對應之標準位址的對應位元中 說 2 6位元皆為^

則 "ί歹丨丨

像是在對應於位元模式9 6 Β的遮罩9 9 ^中，其第〇來 元皆為「0」，代表在位元模式96Β中的第〇至至第 元是不具有固定值的；而遮罩99 Β中第2 7至第31伋-2 6位 「1」，則代表位元模式96Β中的第27至第31位元是 固定值的。至於位元模式96 Β中第2 7至第31位元之夂^ 為何，則記錄於對應之標準位址98Β的第27至第31^^分別 中。換句話說，標準位址9 8 Β與位元模式9 6 Β的第2 3 1位元分別相等，而標準位址98Β的其他位元則可以玲第 意值（像是在圖五中，各標準位址未對應於遮罩中饭是一伯 「1」的位元皆填入「0」）。再舉一例，位元模式96%

1221221 五、發明說明（24) 對應的遮罩99D及標準位址98D，•因 至厂位元為M」，代表位元模式96以3=中第的心! ’其如值Λ是標準位址98D中第31至第25位元的 a· 右：，所述’因為各記憶模組對應的位元模 ΐ:右m的位元個數和對應記憶模組的記憶 今篁有關，而對應各記憶模組的遮罩也 = 筮的々愔宄薔ΐ f此舉例來就，記憶模組80C有25 6百 ί 3 ί t fn(；其此憶容量之值以32位元的二進位數來 表不P為00010…〇」（僅第28位元為「1」）。將々谱 容減1後成為二進位的「0000 1... t (第）〇至第2立隐 /0為lj )，再將各位元反相成為「丨丨丨丨〇…〇 (第 至第31位元為「i )，决 110 〇」（第28 99A〇 ) 也就仔出了記憶模組80C的遮罩 請 控制電 意圖。 116' -設有四 其中存 傳來的 112A至 意模組 比較結 ί = 一併參考圖五）。圖六即為本發明 #制雷& 現初步位址解碼功能的功能方塊示 比較棍：匕設有一存取模組m、-排序模組 邏輯模組1〇〇。比較模組ui中 iim—記憶模組的比較單元n2A至n2D。 來暫存中央處理器62(或其他電路） 對: U來檢查給定位址104是否符合各記 里以、。儿果式，根據各比較單元11 2 Α至11 2 D的 邏輯模組1 0 0就能提供一解碼結果11 9，用來 1221221 五、發明說明（25) I 2位址1〇4是否屬於記憶模組80 ^ 8 0D。控制電路 7 8運作的愔报胃一、+、，_ a以 』彳田述如下。當電腦60開機時，控制電路 剌L夂二目田憶裝置6 6中的各個記憶模組8 0 4至8 0 D ’以 I 士政冗憶模組的記憶容量。接下來排序模組1 1 6就能按 了， X明的，序原則（亦即圖五及相關討論所述及的 ’艮據各記憶模組的記憶容量，決定位址指派的順 二而^制電路7 8就能根據排序模組1 1 6決定的順序，使 各δ己憶&核組中的記憶單元對應於一位址。同時排序模組 II 6也能根_據排序、位址指派的結果，決定出各記憶模組 對應的=元模式（以及遮罩、標準位址），並據以設定 各比較單元11 2Α至112D以及邏輯模組1 〇〇。這樣一來，在 後續運作的過程中，當中央處理器62(或其他電路）要 存取記憶裝置6 6中某一記憶單元時，就可將該記憶單元 的位址暫存至存取模組1 〇丨做為給定位址1 〇 4，而控制電 路7 8就會對給定位址1 〇 4進行初步位址解碼，由比較模組 111中的各個比較單元1丨2 a至11 2 D將給定位址1 〇 4和各記 憶模組對應的位元模式比較，看看給定位址1 〇 4符合那個 位元模式；而邏輯模組1 〇 〇就能根據各比較單元丨丨2 A至 1 1 2 D比較的結果，提供解碼結果n 9，反映初步位址解碼 的結果。 為了要更實際說明控制電路78初步位址解碼進行的 過程，圖六也沿用了圖五中的實例，故比較單元丨丨2 A至 1 1 2D分別用來比較給定位址1 〇4是否符合位元模式96A至

第29頁 1221221 五、發明說明（26) 9 6 D ;由於在排序後，位元模式9 6 A至9 6 D分別對應於記憶 模組8 0 C、8 Ο B、8 0 D及8 Ο A (請一併參考圖五），故邏輯 模組1 0 0即用來將比較模組11 2 A至11 2 D的比較結果，而判 斷給定位址1 04是否屬於記憶模組80A至80D之十的一個。 在圖六中，也實際假設了給定位址為「0 0 0 1 1 〇··· 〇1」 (第0、第27及第28位元為「1」）。在各比較單元運作 後，可發現此給定位址1 〇4符合位元核式96C’其第31至 第26位元為「0 0 0 1 1 0」，故比較單元11 2C可輸出一 「真」的結果（像是以高位準的電壓）’反映給定位址 1 0 4是屬於記憶模組8 0 D的。相對地，舉例來說，圖六中 實例的給定位址104不會符合位元模式96D，因其第31至 第25位元為「0 0 0 1 1 0 0」，而位元模式96D的第31至第25 位元則為「0 0 0 1 1 1 0」；故比較單元112D會輸出_「偽 的結果（像是低位準的電壓），代表給定位址1 0 4不屬^ 記憶模組80A。事實上，圖六中的實例給定位址1〇4即是' 圖五中屬於記憶模組8 0 D的位址9 0 B。 請參考圖七。圖七是以圖六中的比較單元1 1 2 B為 例，顯示本發明中比較單元功能方塊的示意圖；比較單 元11 2 B的功能即是用來比對給定位址1 〇 4和位元模式9 6 B 是否相符。如圖五中曾描述的，由各位元模式可導出對 應的標準位址和遮罩，而在實際實現比較單元11 2B時， 就能利用位元模式96B對應的遮罩99B及標準位址98B。& 圖七所示，在比較單元11 2B中可設有複數個及閘及反互

1221221 五、發明說明（27) 斥或閘。各及閘分別用來將給定位址1 〇 4的一個位元和遮 罩9 9B的一個位元作及運算，像是及閘丨184至丨18G就是用 來將給定位址104的第31至25位元分別和遮罩99B中的第 3 1至第2 5位元作及運算。而反互斥或閘則用來將各及閘 運算的結果進一步和標準位址中的一個位元作反互斥或 運算’像是圖七中的反互斥或閘120A至120 G即分別用來 將及閘118A至118G的輸出結果和標準位址98B中的第31至 第25位元作反互斥或運算。各反互斥或閘輸出的結果會 再經由一及閘1 2 2作及運算，由及閘1 2 2輸出比較器1 1 2B 的比較結果。在各及閘將遮罩各個位元和給定位址1 〇 4的 位元作及運算時，就能將給定位址丨〇 4中不需比較的位元 「遮住」，而將需要比較的位元之值傳輸至反互斥或 閘；而反互斥或閘將各及閘傳來的結果和標準位址中的 每一位元作反互斥或運算，就是在比對給定位址1 〇 4中需 比對之位元其值是否和標準位址中對應位元之值相等； 及閘1 2 2則整合各反互斥或閘的輸出。就圖七中的實例來 說，遮罩99B中的第27至第31位元為「1」，代表其對應 的位元模式9 6 B在第2 7至第3 1位元有固定值，而比較單元 11 2 B就要檢查給定位址1 〇 4中第2 7至第3 1位元是否分別等 於標準位址98B中的第27至第31位元。在遮罩99B第31至 第27位元的「1」，會使及閘118人至118£的輸出結果分別 由給定位址1 〇 4中的第3 1至第2 7位元決定，相當於將給定 位址1 04的第3 1至第27位元之值分別傳輸至反互斥或閘 12(^至12(^。而反互斥或閘12(^和12(^進行的反互斥或

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五、發明說明（28) 運算就就相當於比較給定位址1 0 4的第3 1至第2 7位元是否 分別和標準位址98B中的第3 1至第27位元相等。若相等的 話就輸出「真」至及閘1 22。相對地，像是遮罩99B中於 第26、第25位元的「0」，就會使及閘118F、118G的輪出 必定為「偽」，不論給定位址1 0 4中第2 6、第2 5位元之值 為何；而這也就相當於將給定位址1 0 4中的第2 6、第2 5位 元遮住。及閘11 8F、1 1 8G輸出的「偽」再分別配合上標 準位址98B中被填入「0」的第26、第25位元，就會使反 互斥或閘120F、120G的輸出恆為「真」，讓及閘122輸出 的結果由反互斥或閘120 A至12 0E來主控。圖七中也假設 了給定位址1 0 4之值就和圖六中的一樣；在此情況下，由 於給定位址104於第27位元之值為「1」，與標準位址98B 的第27位元的「0」不符，故反互斥或閘120E的輸出為 「偽」，使得比較模組1 1 2B於及閘1 22的輸出結果也是 「偽」。 在圖六、圖七中各個用來實現本發明的功能方塊皆 可以用硬體，或是以微控制電路中執行軟體程式來實 現’或甚至是用混合的方式來實現。舉例來說，圖六中 的排序模組11 6、邏輯模組1 0 0可用軟體來實現，而各比 較單元11 2A至11 2D則可用硬體的邏輯電路來實現。雖然 圖七中是以及閘、反互斥或閘來實現本發明中的比較單 元，但比較單元之功能也可以用軟體的方式來實現。在 以執行軟體方式來實現圖六、七中的功能方塊時，可將 1221221

軟體程式碼儲存於基本輸出人系統7钟（請見圖四 由上述對本發明實施方式的討論知，

是以位元模式比較的方式來進行初由m s月能快速有效率的實施。因為在 ：本J 式比較時’是比對位元模式中具有固定二； 位址104中對應位元是否相符，可以同時、平行地斜。疋 欲比對的位元進行比對，再迅速地整合出比較的結果。 舉例來說，在圖七中的比較單元i丨2]6運作時，^

查給定位址1〇4的第25至第31位元是否分別符合 98B的對應位元，再將各位元比較的結果作及運算，得到 比較的結果。以數位電路之運作時間來說，在本發明于 中，各比較單元可f同一時間中同時完成對給定位址丨^ 中各位元的遮罩運算，再同時完成各對應位元之比較， 並將各對應位元比較的結果做及運算，得出比較單元最 後比較的結果。進行上述過程所需之時間，大致上就 是：單一位元於及閘進行遮罩運算所需的時間，於反互 斥或閘進行一位元比較所需時間，再加上及閘統合各反 互斥或閘輸出結果的時間。在上述的三種不同運算中， 每一種運算都相當簡單，甚至能用單一邏輯閘來實現， 故本發明能夠十分快速地完成整個比較模組的運作。相 較之下，習知技術中以減法（等效上為加法）來進行初

步位址解碼，在各位元進行加運算時，還要等待次一位 元加運算之進位’故其所需的時間是各位元加運算所需

第33頁 1221221 五、發明說明（30) 時間累計總和的結果；以三十二位元之位址解碼來說， •般若取3 1至2 5位元間至少需要七個別位元運算所需時 間（也就是七個閘延遲）才能完成。很明顯地，本發明 之初步位址解碼方法能更快速有效率地進行。 如前所述，本發明是基本上是先針對各記憶模組的 記憶容量進行排序，以按照各記憶模組的記憶容量來決 定分配至各記憶模組的位址，使得記憶容量較大的記憶 模組，其記憶單元被指派的位址比較小；並因此能從不 同記憶模組所被分配到的位址推導出對應於各記憶模組 的互斥位元模式，以作為初步位址解碼的依據，當然若 有2個記憶模組大小相同時，其順序並不限前後。此外， 當各記憶模組中有一或數個記憶模組（為討論方便，以 下將這些記憶模組歸類為記憶模組B)記憶容量之和等於 另一記憶模組（稱為記憶模組A)之記憶容量（或一些記 憶模組之總容量，在此亦稱為記憶模組A)時，記憶模組A 中的位址應和各記憶模組B之位址連續排列，但記憶模組 A的位址可以大於或小於各記憶模組B的位址。不論記憶 模組A中各記憶單元之位址是大於或小於各記憶模組B的 位址，都可產生出互斥的位元模式。關於此情形，請參 考圖八A、八B。圖八A、八B為本發明在同一記憶模組配 置下，以不同排序方式進行位址指派的示意圖。在圖八 A、八B中，均假設記憶模組80A至80D分別具有32百萬、 3 2百萬、6 4百萬及5 1 2百萬的記憶容量。在圖八A中，各

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五、發明說明（31) 記憶模組位址分配的情形就是按照本發明的基本排序原 則，依照各記憶模組的記憶容量大小來指派位址，故各 記憶模組中的位址會依循記憶模組8 0 D、記憶模組8 0 G、 記憶模組80A及記憶模組80B的順序遞增，使記憶容量最 大的記憶模組8 0 D，其所被分配到的位址最小。圖八八中 也標示出了各記憶模組中最大及最小的位址（像是位址 132A至132E)以及衍生出來的位元模式134A至134D。由 各位元模式134A至134D可看出，各位元模式間的確是互 斥的。 不過，在圖八A、八B的記憶模組配置中，可發現記 憶模組8 0 C的記憶容量6 4百萬位元剛好等於記憶模組 8 0 A、8 Ο B兩記憶模組記憶容量（各3 2百萬位元）的和。 此時可將記憶模組80C視為一記憶模組A，其記憶容量等 於兩記憶模組B (也就是記憶模組80B、80A)記憶容量之 和。在這種情況下，即使記憶模組80C之各位址大於記情 模組8 0 A、8 0 B之各位址，也還是能產生互斥的位元模 式。如圖八B所示，圖八B中的排序方式是將連續遞增的 位址依照記憶模組80D、80A、80B及80C之順序依序指派 給各記憶模組中的記憶單元。圖八B中也顯示出了在此種 排序下各記憶模組最大及最小的位址（像是位址丨3 6八至 13 6F)，以及衍生出來的對應位元模式138人至U8D。由 圖八B中可看出，雖然記憶模組80C的記憶容量比記憶模 組80 A、80B個別記憶容量都來得多，但圖八b中的排序方

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式還是能使各記憶模組對應 的位元模式為互斥的 一般來說，在現行技術下，各 均為2之乘冪，故當數個記憶模組= ;己量 記憶模組Α之記憶容量時，若你 匕4里之和等於一

遞i祕至夺情描；細A，料、在+ 序列由各記憶模組B 邐柘至圯隱核組A，就會在記憶模組 位，且這進位之「i」會成為記憶模：中== ^ ^ ^ π : 對應位兀模式得以和各記憶模 ί ^ 式斥。就像圖八Β中的例子所示，當位址

序列由圮憶杈組80Β的位址136D遞增至記憶模組8〇c的位 址136E時，會在位址l36E的第26位元造成進位的「丨」， 且這個第2 6位元的「1」會形成記憶模組8 〇 c中各位址的 固定值，而記憶模組8 0 C對應的位元模式i 3 8 D也就因這個 第2 6位元的「1」而與記憶模組8 0 A、8 Ο B對應的位元模式 1 3 8 B、1 3 8 C互斥。相對地，若在圖八b的排序中，記憶模 組8 0 C之記憶容量不是6 4百萬位元而是1 2 8百萬位元，且 記憶模組8 0 C之位址還是由位址1 3 6 D遞增，則記憶模組 8 0C對應的位元模式應該是「001 Ox…X」（僅第31至第28 位元為固定值「0 0 1 0」），此位元模式就不會和記憶模 組80A、80B的對應位元模式138B、138C互斥了。

換句話說，只要某幾個記憶模組B的記憶容量總和等 於記憶模組A (記憶模組A可為一個或多個記憶模組所構 成），不論位址序列是由記憶模組A之位址遞增至各個記

第36頁 1221221 五、發明說明（33) 憶模組B之位址（像圖八A的情形），或是由各記憶模組B 之位址遞增至記憶模組A之位址（像圖八B的情形），只 要各記憶模組B和記憶模組A的位址是連續排列^，就^ 形成互斥的位元模式。在這裡所謂的連續排列，其條$ 為·· （ 1)各記憶模組B的位址連續排列，除了第一個記 憶模組B (也就是位址值最小的記憶模組b)'外，其他^ 記憶模組B之位址都是由另一記憶模組b之位址遞增而 來。舉例來說，像在圖八A、八B的例子中，記憶模組 80A、80B的位址形成不間斷之連續遞增位址序列。（2) 記憶模組A中最小的位址由各記憶模組b中最大的位址開 始繼續遞增（像是圖八B中的情形），或者是，各記憶模 組B中最小的位址是由記憶模組A中最大的位址開始繼續' 遞增（像是圖八A中的情形）。 關於上述原則的進一步應用，請參考圖九A至九D。 圖九A至九D為本發明在另一種記憶模組配置下，以不同 排序情形進行位址指派的示意圖；圖九A至九D中分別顯 示了各記憶模組在位址指派下最大及最小的位址（像是 位址 151A 至 151B、152A 至 152B、153A 至 153B 及 154A 至 1 54B)，以及各記憶模組對應的位元模式1 6 1 A至1 6 1 D、 162A至162D、163A至163D與164A至164D。在圖九A至圖九 D的例子中，均假設記憶模組80A至80D的記憶容量分別為 3 2百萬、3 2百萬、6 4百萬及1 2 8百萬位元。在此種配置 中，記憶模組80C的記憶容量等於記憶模組80A、80B記憶 1221221 五、發明說明（34) 容量的總和，記憶模組80D的記憶容量又等於記憶模組 8 Ο A至8 0 C記憶容量的總和。故記憶模組8 〇 c的位址可以連 續排列於記憶模組80A、80B之前或之後，而記憶模組80D 的位址也可連續排列於記憶模組8 〇 a至8 0 C之前或之後， 總共有四種不同的排序情形，皆可產生出互斥的位元模 式；圖九A至九D就分別顯示了這四種排序下的位址指派 情形及對應的位元模式，若再考慮相同大小記憶模組（記 憶模組8 0 A、8 0 B )之順序互換，則會有8種變化，在此不 再 指出。像在圖九A中的排序結果，即是依照本發明

的基本原則’根據記憶容量由大到小的順序，使位址序 列依循記憶模組80D、記憶模組8〇c以及記憶模組80A、

8 0 B的順序遞增。不過，就像上一段落所討論到的，因為 記憶模組8 0 D的記憶容量為記憶模組8 〇 A至8 0 C記憶容量的 總和，故記憶模組8 0 D的位址也可以大於記憶模組8 〇 a至 8 0 C的位址。就像圖九B所示，即使位址序列是依照記憶 模組8 0 C、8 0 A、8 0 B至8 0 D的順序遞增，也能形成互斥的 位元模式1 6 2 A至1 6 2 D。另外，由於記憶模組8 〇 c之記憶容 量等於記憶模組8 0 A、8 0 B記憶容量的總和，故圖九a中記 憶模組8 0 C及記憶模組8 0 A、8 0財非序的順序也可相反，成 為圖九C中的情形’讓位址序列依照記憶模組8 〇 d、記憶 模組8 0 A、s己憶模組8 0 8及§己憶模組8 〇 C的順序遞增。而圖 九β中記憶模組80A至80C的排序也可重排為圖九ρ中的情 形’使位址序列依照記憶模組8 0 A、8 0 B、8 0 C及8 0 D的順 序遞增。清注意圖九A及圖九D中的排序情形剛好相反，'

第38頁 1221221 五、發明說明（35) 但由於各記憶模組間記憶容量總和相等之關係，圖九D中 的排序還是可以產生互斥的位元模式164a至164D。 不論疋圖八A、B或是圖九A至九D中的情形，皆可使 用圖六中顯示的控制電路78來實現本發明的初步位址解 碼。舉例來說，要在圖九D的排序情形下實現初步位址解 碼，可由圖六中的比較單元112人至112D比較給定位址1〇4 是否分別符合圖九D中的位元模式164锃i64D，而圖六中 的邏輯模組1 〇 0則由比較單元11 2 A至11 2 D的比較結果產生 解瑪結果。 總結本發明的排序原則，基本上是依循記憶模組之 記憶容量由大到小的順序，依序指派漸增的位址。 某些記憶模組B的記憶容量總和等於另一（些）記情模1且A 的記憶谷量’則記憶模組A的位址可連續排列於工 '二 組扮立址之前或之後，此外更可擴大說只要符人°個二吴 憶模組之前面的記憶模組容量總和為該記憶模3 = 1 則，就能使不同的記憶模組對應於互斥的位元根F，斤京 能以位元模式比對的方式進行初步位址解碼。‘妙二= 的圖五至圖九D都是讨論本發明如何以位开禮…則、 定位址屬於哪一個記憶模組，但上述的討論也X 口來判，給 化，將記憶模組視為記憶單元組成的區段，而I二般 精神即可由各區段導出對應的位元模式（以及 f明之 < 的遮

1221221 五、發明說明 罩、標準 位址所屬 列記憶陣 給定位址 在習 位址相減 係，並進 直列記憶 位址於結 位元之加 位址於結 元一個接 就是各位 進行初步 效率。相 進行初步 記憶模組 符合某一 對應的記 位元模式 的對應位 基本上就 快速地進 (36) 位址）， 的區段。 列視為一 屬於哪一 知之位址 ，以判斷 一步判斷 陣列）， 尾位址相 運算必需 尾位址相 著一個地 元加運算 位址解碼 較之下， 位址解碼 中推導出 位元模式 憶模組。 中具有固 元相同， 跟比對單 行初步位 以位元模 舉例來說 區段，則 個直列記 解碼技術 出給定位 出給定位 以完成初 減而進行 等待前一 減之運算 一進行加 所需時間 所需消耗 本發明則 ;以本發 互斥的對 ，就能判 由於在位 定值之複 不論要比 一位元所 址解碼， 式比對的 ，只要將 本發明也 憶陣列。 中，是將 址與結尾 址屬於哪 步的位址 二進位之 位元的進 只能針對 運算，其 之累計結 的時間較 是以位元 明揭露之 應位元模 斷給定位 元模式比 數個位元 對幾個位 需的時間 以較高的 方式來判 各記憶模 可進一步 給定位址 位址之間 一個記憶 解碼。但 加運算時 位，故整 兩位址中 所消耗的 果。故習 長，也就 模式比對 技術，可 式；只要 址屬於該 對時，可 是否與給 元，其所 相同。故 效率比對 斷一給定 組中的直 用來判斷 與各結尾 的大小關 模組（或 在將給定 ，由於各 個將給定 的每一位 時間，也 知技術中 比較沒有 的方式來 由不同的 給定位址 位元模式 同時比對 定位址中 需的時間 本發明能 出給定位 1221221 五、發明說明（37) 址屬於哪一個記憶模組或是直列記憶陣列，並進而提升 整個電腦系統對記憶資源存取的效率。 以上所述僅為本發明之較佳實施例，凡依本發明申 請專利範圍所做之均等變化與修飾，皆應屬本發明專利 之涵蓋範圍。

m 第41頁 1221221 圖式簡單說明 圖式之簡單說明： 圖一為一典型電腦之功能方塊示意圖。 圖二為圖一中電腦對記憶裝置中各記憶單元位址指 派之示意圖。 圖三為圖一中電腦以一習知方法進行初步位址解碼 的功能方塊示意圖。 圖四為本發明中電腦之功能方塊示意圖。 圖五為本發明對圖四中各記憶單元進行位址指派之 示意圖。 圖六為圖四中控制電路之功能方塊示意圖。 圖七為圖六中比較單元之功能方塊示意圖。 圖八A、八B為本發明於另一種記憶模組配置下以不 同排序方式進行位址指派之示意圖。 圖九A至九D為本發明於第三種記憶模組配置下以不 同排序方式進行位址指派之示意圖。 圖式之符號說明： 1 0、6 0 電腦 14、 64 晶片組 18' 68 顯示卡 22、72 週邊裝置 26A、76A 北橋電路 12、62 中央處理器 1 6、6 6 記憶裝置 20' 70 顯示器 24、74 基本輸出入系統 26B、76B 南橋電路 1221221 圖式簡單說明 28' 78 控制電路 30A-30D、 80A-80D 記憶模組 32A-32B、 82A-82B 直列記憶陣列 34^ 84 記憶單元 36A-36E、 38A-38D、 42A-42B、 44A-44B、 86A-86D、 88A-88C、 90A-90C、 92A-92C、 132A-132E、 136A-136F、 151A-151B、152A-152B、153A-153B、154A-154B 位址 46A-46D 結尾位址 48A-48B 減法模組 50^ 100 邏輯模組 51^ 101 存取模組 96A-96D、 134A-134D 、138A-138D、 161A-161D、 162A-162D、 163A-163D、 164A-164D 位元模式 98A-98D 標準位址 99A-99D 遮罩 111 比較模組 112A-112D 比較單元 116 排序模組 1 18A-118H ^ 122 及閘 120A-120H 反互斥或 閘 CSpO-CSp7 、CS0-CS7 控制訊號 ΗΡΑ-HPD 指示訊號 119 解碼結果

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Claims (1)

1221221 六、申請專利範圍 1. 一種記憶體位址解碼的方法，以判斷一給定位址是 否屬於該記憶體之複數個區段之一，每一區段設有複數 個記憶單元，且所有記憶單元之不同對應位址為二進位 排列方式，該方法包含有： 使具有記憶單元數量多的區段之對應位址，小於記 憶單元數量少的區段之對應位址； 由該些對應位址，對每一區段分別取得一位元模 組；以及 比較該給定位址的至少一比較位元與任一位元模組 是否相符’並根據比較的結果’判斷該給定位址落於該 些區段之一。 2. 如申請專利範圍第1項之記憶體位址解碼方法，其中 該些區段係為複數個記憶模組。 3. 如申請專利範圍第1項之記憶體位址解碼方法，其中 對每一區段分別取得一位元模組，係分別由每一區段内 對應位址之全部相同位元，作為該些位元模組。 4. 如申請專利範圍第1項之記憶體位址解碼方法，其中 該些比較位元不符合任一區段之該位元模組，則表示該 給定位址未落於該區段内，反之則表示該給定位址落於 該區段内。

第44頁 1221221 六、申請專利範圍 5. 如申請專利範圍第1項之記憶體位址解碼方法，其中 具有記憶單元數量相同之區段可互換其順序。 6. 如申請專利範圍第1項之記憶體位址解碼方法，其中 每一區段中，依序將不同的記憶單元的對應位址以線性 遞增或遞減方式，使一對應位址之值和前一對應位址之 值相差一定值。 7. 如申請專利範圍第1項之記憶體位址解碼方法，其中 其中各區段中記憶單元之數量為2之乘冪。 8. 一種記憶體位址解碼的方法，以判斷一給定位址是 否屬於該記憶體之複數個區段之一，每一區段設有複數 個記憶單元，且所有記憶單元之不同對應位址為二進位 排列方式，該方法包含有： 進行該些區段之記憶單元數量大小排列，使記憶單 元數量多的區段之對應位址，小於記憶單元少數量的區 段之對應位址，若排列後至少一第一區段之記憶單元數 量大小等於至少一第二區段之記憶單元數量大小時，則 該第一區段與該第二區段之順序可進行互換； 由該些對應位址，對每一區段分別取得一位元模 組；以及 比較該給定位址的至少一比較位元與任一位元模組 是否相符，並根據比較的結果，判斷該給定位址落於該

第45頁 1221221 六、申請專利範圍 些區段之一。 9. 如申請專利範圍第8項之記憶體位址解碼方法，其t 該些區段係為複數個記憶模組。 1 0 .如申請專利範圍第8項之記憶體位址解碼方法，其中 對每一區段分別取得一位元模組，係分別由每一區段内 對應位址之全部相同位元，作為該些位元模組。

11.如申請專利範圍第8項之記憶體位址解碼方法，其中 該些比較位元不符合任一區段之該位元模組，則表示該 給定位址未落於該區段内，反之則表示該給定位址落於 該區段内。 1 2.如申請專利範圍第8項之記憶體位址解碼方法，其中 每一區段中，依序將不同的記憶單元的對應位址以線性 遞增或遞減方式，使一對應位址之值和前一對應位址之 值相差一定值。

1 3.如申請專利範圍第8項之記憶體位址解碼方法，其中 其中各區段中記憶單元之數量為2之乘幂。 1 4. 一種記憶體位址解碼的控制電路，以判斷一給定位 址是否落於該記憶體之複數個區段之一，每一區段設有

第46頁 1221221 六、申請專利範圍 複數個記憶單元，且所有記憶單元之不同對應位址為二 進位排列方式，該控制電路包含有： 一存取模組，接收該給定位址； 一排序模組，使記憶單元數量多的區段之對應位 址，小於記憶單元少數量的區段之對應位址，若至少一 第一區段之記憶單元數量大小等於至少一第二區段之記 憶單元數量大小時，則該第一區段與該第二區段之順序 可進行互換；以及

一比較模組，由該些對應位址，對每一區段分別取 得一位元模組，與接收到該給定位址之至少一比較位元 進行比較是否相符後，送出複數個比較信號。 1 5.如申請專利範圍第1 4項之記憶體位址解碼的控制電 路，更包括一邏輯模組，接收該些比較信號，送出一解 碼結果，以判斷該給定位址落於該些區段之一。 1 6.如申請專利範圍第1 4項之記憶體位址解碼的控制電 路，其中該些區段係為複數個記憶模組。

1 7.如申請專利範圍第1 4項之記憶體位址解碼的控制電 路，其中比較模組中，每一區段分別取得一位元模組， 係取該些區段内對應位址之全部相同位元，作為該些位 元模組。

第47頁 1221221 六、申請專利範圍 1 8.如申請專利範圍第1 4項之記憶體位址解碼的控制電 路，其中該比較模組係由複數個比較單位構成，每一比 較單位包括複數個第一級及閘、複數個XOR閘與一第二級 及閘構成，每一第一級及閘具有兩輸入端分別接收該些 位元模組所產生之一遮罩位元與對應到該給定位址之一 位元，每一該XOR閘具有兩輸入端分別接收該些第一級及 閘之一的輸出與該些位元模組所產生之一標準位址，該 二級及閘之輸入端連接到該些XOR閘輸出端，並送出該比 較信號。

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