TWI299872B - Configuration of memory device - Google Patents

Description

1299872 1 9703pif 九、發明說明： •【發明所屬之技術領域】 、本發明是有關於半導體記憶元件（semiconductor memory device)，且特別是有關於記憶元件的資料輸入/輸 % 出腳位（data inPut/〇utput pins)與命令及位址輸入腳位 (command and address input pins)。 * 【先前技術】 像是動態隨機存取記憶體(DRAM)之類的習知半導體 鲁 記憶元件包括位址腳位A、命令腳位C以及藉以輸入或輸 出資料的腳位DQ。 圖1是習知記憶元件1〇〇的方塊圖。習知記憶元件1〇〇 包括記憶核心(memory core)i〇1、寫/讀管線單元(write/read ，· pipeline _脚3、命令及位址解碼器（command and address .deC〇der)(命令/位址解碼器）1〇5、時脈緩衝器（dock buffer)107 以及輸入 / 輸出缓衝器（input/output(I/0) buffer)115。輸入/輸出緩衝器115包括資料輸入緩衝器 籲 109、命令及位址輸入缓衝器lu以及資料輸出緩衝器 n3。輪入/輸出緩衝器115更包括··連接命令及位址(命令 /位^^輸入緩衝器丨1丨的多個命令及位址輸入腳位117 ;連 接印$及位址解碼器的晶片選擇⑽，cs)腳 位^1^9’連接貧料輸入缓衝器1〇9及資料輸出緩衝器113 if料ί入/輪出（DQ)腳位121 ;以及藉以輸入時脈訊號到 白知圮憶元件100的時脈(CLK)輸入腳位123。 於省知记憶元件100中，命令及位址輸入腳位(命令/ 1299872 1 97 03pif _、P位)117與資料輸入腳位121分開。亦即，命令及位 址^腳位117只用以接收及傳送外部命令及位址訊號， ^輪入/輪出難121只用以接收及輪出資料。 ㈣1所不，f知記憶元件1GQ在特㈣間只能選擇 益、、二2操作抑或寫入操作，亦即，習知記憶元件100 i且輸間經由資料輸入/輸出腳位121㈤時接收資 記憶: 3執行讀取及寫入操作兩者以響應習知 輪入/輸出二與f操作之 在讀取操奴韻彳^ =以操作必須 換言之，資料輪= 取操作之問的主 、、二歷舄入刼作與碩 100 ； ° 後，可能執行另一個取; 輪入/輪出腳位二:為貝二:=，已經提議將資料 料。在此情忒聊位接收及輪出資 所以游減少資科輪入盥資料於？號線接收及輸出資料， 記憶元件_夠非常有貝==，時間差，因而 要所有的命令及位址輪入腳位、；=。然而’因為需 貝枓輪出腳位以及資料輸 將導 致高

1299872 1 9703pif 入腳位，Φ p，需要大量的腳位，所以此種結構 腳位數所造成的半導體模組設計問題。 【發明内容】 本發明提供以可增加系統效率的方式來组成輪 出_腳位及輸入/輪出⑽)緩衝器的半導體記憶 輪 本發明也提供可高速接收及輪出資料但 要的腳位數目的半導體記憶元件。 所而 本發明的一目的在於提供一種半導體記憶元件 括：第一群腳位’藉以接收命令/位韻號且藉以接收資料 訊^乂及第二群腳位，藉以接收命令/位址訊號且藉以輸 出貝料訊號。當資料訊號輸入到第一群腳位時，命令/位址 訊號1輸人到第二群腳位，並且料訊號由第二群腳位 輸出時，命令/位址訊號將輸入到第一群腳位。 ^ 一貫施例，其半導體記憶元件更包括··第一命令/位址 輸入緩衝器，經由第一群腳位接收命令/位址訊號；第二命 令/位+址輪入緩衝器，經由第二群腳位接收命令/位址訊 號二貧料輪入缓衝器，經由第一群腳位接收資料訊號；以 及貢料輪出缓衝器，經由第二群腳位輸出資料訊號。 另—實施例，其半導體記憶元件更包括：記憶核心， 包含心隐胞陣列(mem〇ry Ce]Q抓初及感測放大器㈣說 amplifier);命令/位址解碼器，解碼命令/位址輸入缓衝器 所輸入或輪出的訊號；以及寫/讀管線單元，將資料輸入緩 衝器及命令/位址解碼器所輸入或輸出的訊號傳送到記憶 核心’並將由記憶核心接收的資料訊號傳送到資料輸出緩 1299872 19703pif 衝器。

另一貫施例，其半導體記憶元件更包括：命令/位址輸 入緩衝器，經由第一群腳位與第二群腳位之一接收命令/ 位址訊號j資料輸人_器，經由群腳位接收資料訊 號；以及資料輸出緩衝器，經由第二群腳位輸出資料訊號。 本發明的另一目的在於提供一種半導體記憶元件，包 括：資料輸人，接收要寫人半導體記憶元件的外部 ㈣訊號；資料輸出緩衝器，輸出由半導體記憶元件讀取 的貢料訊號；以及命令/位土止輸入緩衝器，接收輸入到半導 體記憶S件的命令/位址喊。f料輸人緩衝器與命令/位 址輸入緩_兩者經由共_第—群腳位分職收資 號與命令/位址訊號。 、，一貫施例，當資料訊號由資料輪出緩衝器輸出時， 一群腳位將用以接收命令/位址訊號。 々 貝犯椚，共頁料输入緩衝 益包含共同的輸入緩衝器。 另-實施例，其半導體記憶元件更包括··記憶核心， ，含記憶胞陣列及感測放大器；命令/位址解碼器，解 ，/位址輸入缓衝器所輸入或輸出的訊號；以及寫/讀 單元，將資料輪入緩衝器及命令/位址解碼器所輪入二二線 的訊號傳送到記憶核心，並將由記憶核心接收^次出 傳送到資料輪•衝ϋ。 心切號 本發明的另一目的在於提供一種半導體記情元件 括··資料輸入緩衝器，接收要寫入半導體記憶元件的外^ 1299872 197〇3τ 資料訊號；資料輸出緩衝器，輸出由半導體記憶元件讀取 的賓料號，以及命令/位址輸入緩衝器，接收輸入到半導 體記憶元件的命令/位址訊號。資料輪出缓衝器與命令/位 址輸入緩衝器兩者經由共同的第一群腳位分別輸出資料訊 號與接收命令/位址訊號。 一實施例，當資料訊號輸入到資料輸入緩衝器時，第 一群腳位將用以接收命令/位址訊號。 加另一實施例，其資料輸入缓衝器與命令/位址輸入緩衝 器包含共同的輸入缓衝器。 另一實施例，其半導體記憶元件更包括：記憶核心， 包含記憶胞陣列及感測放大器；命令/位址解碼器，解碼命 令/位址輸人緩衝器所輸人或輸出的訊號；以及寫/讀管^ 輸錢肺及命令/紐解碼輯輸人或輪出 傳送二於，核心，亚將由記憶核心接收的資料訊號 得达到貝料輪出緩衝器。 括.目的在於提供—種半物記憶^件，包 資料器’接收要寫入半導體記憶元件的外部 器’輪出由半導體記憶元件讀取 位:輸，，接收輸入到半導體記上的= 訊號。資料輪入緩衝器與第-命令/位址輸入 由共同的第— 铷八絞衝斋兩者經 弟群腳位分別接收資料訊號蛊人八ο 號，並且資料輪出緩衝器與第二命令/位址;^令二位址訊 經由共同的第-雜 則入、、美衝為'兩者 乐-群腳位分別輸出資料訊號與接收命令/位 1299872 19703pif 址訊號。 一實施例，當資料訊號經由第一群腳位接收時，命令 /位址訊號將經由第二群腳位接收，並且當資料訊號經由第 二群腳位輸出時，命令/位址訊號將經由第一群腳位接收。 另一貫施例，其半導體記憶元件更包括：記憶核心， 包含記憶胞陣列及感測放大器；命令/位址解碼器，解碼第 及弟-命令/位址輸入缓衝裔所輸入或輸出的訊號；以及 寫/讀管線單元，將資料輸入緩衝器及命令/位址解碼哭所 輸入或輸出的訊號傳送到記憶核心，並將由記憶核心接收 的資料訊號傳送到資料輸出緩衝器。 本發明的另一目的在於提供一種半導體記憶元件，包 括··資料輸入缓衝器，接收要寫入半導體記憶元件的外部 資料訊號；資料輸出缓衝器，輸出由半導體記憶元件讀取 的資料訊號；命令/位址輸入緩衝器，接收輪入到半導體記 憶元件的命令/位址訊號，弟一群腳位，藉以接收命令/位 址5虎且猎以接收貧料5虎，以及弟二群腳位，夢以接收 命令/位址訊號且藉以輸出資料訊號。命令/位址輪入緩衝 器選擇性接收經由第一群腳位與第二群腳位之一接收的命 令/位址訊號，第一群腳位連接資料輸入緩衝器與命令/位 址輸入缓衝器，以及第二群腳位連接資料輸出緩衝器與命 令/位址輸入緩衝器。 ' 一實施例，當資料訊號經由第一群腳位接收時，命令 /位址訊號將經由第二群腳位接收，並且當資料訊號經 二群腳位輸出時，命令/位址訊號將經由第一群腳位接收。 1299872 19703pif 另一實施例’其資料輸入緩衝器與命令/位址輸入 器包含共同的輸入緩衝器。 、1 另-實施例’其半導體記憶元件更包括：記憶核心， 包含記憶胞陣列及感測放大器；命令/位址解碼器，解 $/位址輸入緩衝器所輸入或輸出的訊號；以及寫/讀^二 單元’將資料輸入緩衝器及命令/位址解碼器所輪入=中 的訊號傳送耽憶核心，並將由記憶核心接收的資料 傳送到資料輸出緩衝器。 ' °〜 為了讓本發明的上述和其他目的和優點能更明 懂’下文卿其較佳實關，並配合所附圖式，作詳細 明如下。 、"兄 【實施方式】 以下，將參照附圖詳細說明本發明的較佳實施例。 整個說㈣及财關巾相时考財技神同元件。 二圖2是根據本發明的一實施例之記憶元件·的方塊 f 元件200包括記憶核心2〇卜寫/讀管線單元2〇3、 =及位址解碼器2G5、時脈緩衝器2G7以及輸入/輸出緩 衝态217。 輸入/輸出緩衝益217包括資料輸入緩衝器209、第一 ^令及位址輸人緩衝器2U、第二命令及位址輸入缓衝器 213以及資料輸出緩衝器215。 〜記憶元件200更包括··第_群DCA<〇:iW>腳位219， 和以輸入貝+料訊號與輸入命令及位址訊號；晶片選擇(CS) 腳位221，第二群QCAan〉腳位223，藉以輸出資料訊 1299872 19703pif 號與輸入命令及位址訊號；以及時脈(CLK)輸入腳位225。 DCA腳位219連接資料輪入緩衝器2〇9與第一命令及 位址輸入緩衝器2H。DCA腳位219所輸入的資料訊號將 傳送到資料輸入緩衝器209，並且DCA腳位219所輸入的 命令及位址訊號將傳送到第一命令及位址輸入緩衝器 21卜 QCA腳位223連接資料輸出緩衝器215與第二命令及 位址輸入緩衝裔213。QCA腳位223所輸入的命令及位址 訊號將傳送到第二命令及位址輸入緩衝器213，並將經由 QCA腳位223輸出資料輸出緩衝器215所輸出的資g訊 號。 晶片選擇(CS)腳位221接收晶片選擇訊號cs且將其 傳送到命令及位址解碼器205。時脈(clk)輸入腳位225 將時脈訊號CLK傳送到時脈緩衝器207。 記憶核心201是一個具有記憶庫陣列(1^111〇7 “业 array)及感測放大器的記憶方塊。寫/讀管線單元位於 ，入/輸出缓衝器217、命令及位址解碼器2〇5、時脈緩衝 裔207以及記憶核心2〇1之間，以便能夠在其間交換資料。 命令及，址解碼器205解碼由第一命令及位址輸入緩衝器 211與第二命令及位址輸入緩衝器213接收的命令及位址 訊號，並且輸出解碼結果到記憶元件2〇〇的每一個元件。 時脈緩衝器207緩衝外部時脈訊號CLK且將緩衝結果傳送 到半導體元件200的每一個元件。 、、 資料輸入緩衝器209接收要寫入記憶核心2〇1的資料 12 1299872 197〇3pjf 且將其傳送到記憶元件2〇〇。資料輸出緩衝器犯接收由 5己憶核心201讀取的資料且輸出所讀取的資料。 當不接收資料時，第一命令及位址輸入緩衝哭211將 經由DCA腳位219接收命令及位址訊號且將^送到命 令及位址解碼器205。 一 ▲不接收資料日守，苐一命令及位址輸入緩衝器213將 經由QCA腳位223接收命令及位址訊號且將其傳送到 令及位址解碼器205。 、因此，能夠在接收要寫入記憶胞的資料時經由qca 腳位223接收命令及位址訊號，並且也能夠在輸出由記憶 胞讀取^料時經由DCA腳位219接收命令及位址訊號。 換&之，當在記憶胞上執行寫入操作時，將經由 腳位223接收寫入操作所需要的命令及位址訊號且經由 DCA腳位219接收要寫入的資料。相反地，當在記憶胞上 ，行讀取操作時，將經由DCA腳位219接收讀取操作所 需要的命令及位址訊號且經由QCA腳位223輸出由記情 胞讀取的資料。 ，此，因為在本發明中合併藉以輸入及輸出資料的腳 位與藉以接收命令及他訊號_卩位，所以本發明的結構 所需要的腳位總數少於分別具有資料輸人腳位D與資料輸 出腳位的4知半導體記憶元件所需要的腳位總數。此 外，在完成寫入或讀取操作之前，能夠在本發明的結構下 將後績插作所需要的命令及位址訊號輸入到目前未輸入命 令及位址訊號的腳位，因而增加每一個通道(channel)的效 1299872 19703pif 率。藉由適當地定義命令及位址訊號所傳送的命令也可增 加DCA及QCA通道的效率。 圖3是根據本發明的另一實施例之半導體記憶元件 3〇〇的方塊圖。除了在圖3的結構中共同命令及位址輸入 緩衝器311執行圖2的結構的第一與第二命令及位址輸入 緩衝器211與213兩者的操作之外，記憶元件3〇〇的構造 類似於圖2所示之記憶元件200的構造。命令及位址輸入 緩衝器311可視需要在其輸入端子包含多工調變器 (multiplexer)(未繪示），此多工調變器選擇性傳送經由DCA 腳位317接收的第一命令及位址訊號，或經由qca腳位 321接收的第一命令及位址訊號。 對於寫入操作，將經由QCA腳位321接收寫入操作 所需要的命令及位址訊號，並將經由DCA腳位317接收 要寫入記憶胞(未繪示）的資料。然後，藉由資料輸入緩衝 器309緩衝經由DCA腳位317接收的資料，並將所緩衝 的資料傳送到寫/讀管線單元303。並且，藉由命令及位址 輪入缓衝器311缓衝經由QCA腳位321接收的命令及位 址訊號，並將所緩衝的命令及位址訊號傳送到命令及位址 解碼器305。 對於讀取操作，將經由DCA腳位317接收讀取操作 所需要的命令及位址訊號，並將經由QCA腳位321輸出 由記憶胞讀取的資料。然後，藉由命令及位址輸入緩衝器 Ml緩衝經由DCA腳位317接收的命令及位址訊號，並將 所緩衝的命令及位址訊號傳送到命令及位址解碼器3〇5。 14 1299872 19703pif 並且’將從記憶核心301讀取的資料經由寫/讀管線單元 303傳送到資料輸出緩衝器313,且藉由資料輸出緩衝器 313緩衝。所緩衝的讀取資料將經由QCA腳位321輸出。 在此結構中，可經由DCA腳位317接收要寫入記愧 核心301的資料，同時經由QCA腳位321接收要在寫入 操作之後執行的後續讀取/寫入操作所需要的命令及位址 訊，。並且，可經由QCA腳位321輸出所讀取的資料， 經由DCA腳位317接收要在讀取操作之後執行的後 續讀取/寫入操作所需要的命令及位址訊號。 在另一實施例中，資料輸入緩衝器3〇9與命令及位址 輸入緩衝ϋ 311可抑實施為單—共_輸人緩衝器。在 此例^能夠經由多工調變器（未緣示)選擇性接收訊號， 因而簡化記憶元件的内部電路構造。 八心t ί所述:相較於資料輪人腳位D與資料輪出腳位Q 知半频記憶元件，減本發明之半導體記憶元 ，並且至少合併藉以輸入及輸出資料的 木口舁稭以接收命令及位址訊號的腳位子因 而增加系統效率。 ’、 定;^日聽本發㈣錄實補，_麟用以限 情況；，當可者，在不脫離本發明的精神的 當視後附之申請專利範圍所界明的核利保護範圍 【圖式簡單說明】 元件的方塊圖。 圖1是習知半導體記憶 1299872 19703pif 圖2是根據本發明的一實施例之半導體記憶元件的方 塊圖。 圖3是根據本發明的另一實施例之半導體記憶元件的 方塊圖。 【主要元件符號說明】 100 ··記憶元件 101 :記憶核心 103 ··寫/讀管線單元 105 ··命令及位址解碼器 107 ··時脈緩衝器 109 :資料輸入緩衝器 111 :命令及位址輸入緩衝器 113 :資料輸出緩衝器 115 :輸入/輸出緩衝器 117 ··命令及位址輸入腳位 119 :晶片選擇(CS)腳位 121 :資料輸入/輸出（DQ)腳位 123 ··時脈(CLK)輸入腳位 200 :記憶元件 201 ·記憶核心 203 :寫/讀管線單元 205 ··命令及位址解碼器 207 :時脈緩衝器 209 :資料輸入緩衝器 1299872 1 9703pif 211 :第一命令及位址輸入缓衝器 213 ··第二命令及位址輸入緩衝器 215 :資料輸出緩衝器 217 :輸入/輸出缓衝器 219 : DCA 腳位 221 :晶片選擇(CS)腳位 223 : QCA 腳位 225 ··時脈(CLK)輸入腳位 300 :記憶元件 301 :記憶核心 303 :寫/讀管線單元 305 :命令及位址解碼器 307 :時脈缓衝器 309 :資料輸入緩衝器 311 :命令及位址輸入缓衝器 313 :資料輸出緩衝器 _ 315 :輸入/輸出缓衝器 317 : DCA 腳位 319 :晶片選擇(CS)腳位 321 : QCA 腳位 323 ··時脈(CLK)輸入腳位 CLK :時脈訊號 CS :晶片選擇訊號 DCA:資料輸入與命令及位址輸入訊號 1299872 19703pif DQ :資料輸入或輸出訊號 QCA:資料輸出與命令及位址輸入訊號

Claims (1)

1299872 19703pif 十、申請專利範圍： 1·一種半導體記憶元件，包括： 第一群腳位，藉以接收命令/位址訊號且藉以接收資料 訊號；以及 第二群腳位，藉以接收命令/位址訊號且藉以輸出資料 訊號， 其中當資料訊號輸入到所述第一群腳位時，命令/位址 訊號將輸入到所述第二群腳位，以及 其中當資料訊號由所述第二群腳位輸出時，命令/位址 成"5虎將輸入到所述第一群腳位。 2·如申請專利範圍第1項所述之半導體記憶元件，更 包括： 第一命令/位址輸入緩衝器，經由所述第一群腳位接收 命令/位址訊號； 弟一命令/位址輪入緩衝器，經由所述第二群腳位接收 命令/位址訊號； 資料輸入緩衝器，經由所述第一群腳位接收資料訊 號；以及 資料輸出緩衝器，經由所述第二群腳位輸出資料訊 號。 、 3·如申請專利範圍第2項所述之半導體記憶元件，更 包括： §己憶核心’包含記憶胞陣列及感測放大器； π令/位址解碼器，解碼所述命令/位址輸入緩衝器所 19 1299872 1 9703pif 輸入或輸出的訊號；以及 衝器 寫/讀管線單元，將所述資料輸入緩衝器及所述命令/ 位址解碼器所輪入或輸出的訊號傳送到所述記憶核心，並 將由所述記憶核心接收的資料訊號傳送到所述資料輸出緩 包括： 4·如申請專利範圍第1項所述之半導體記憶元件，更 命令/位址輸入緩衝器，經由所述第一群腳位與所述第 二群腳位之一接收命令/位址訊號； 資料輸入緩衝器，經由所述第一群腳位接收資料訊 號；以及 、口 號。 貧料輸出緩衝器，經由所述第二群腳位輸出資料訊 包括： 5·如申請專利範圍第4項所述之半導體記憶元件， 更 =憶核心’包含記憶胞陣列及感測放大器； 命令/位址解碼器，解碼所述命令/位址輸入緩 輸入或輪出的訊號；以及 Μ /讀管線單元，將所述資料輸人缓衝11及所述命令/ 將由^㈣戶ί輸人或輪出的訊號傳送到所述記憶核心，並 衝器。桃㈣心接㈣㈣訊號傳送賴述資料輸出緩 6三、，種半導體記憶元件，包括： 貝料輸入，接收要寫人所述半導體記憶元件的 20 1299872 19703pif 外部資料訊號； 資料輸出緩衝器，輸出由所述半導體記憶元件讀取的 資料訊號；以及 命令/位址輸入緩衝器，接收輸入到所述半導艘記憶元 件的命令/位址訊號， 其中所述資料輸入緩衝器與所述命令/位址輸入緩衝 器兩者經由共同的第一群腳位分別接收資料訊琥與命令/ 位址訊號。 7. 如申請專利範圍第6項所述之半導體記憶元件’其 中當資料訊號由所述資料輸出緩衝器輸出時，戶斤述第一群 腳位將用以接收命令/位址訊號。 8. 如申請專利範圍第7項所述之半導體記憶元件，其 中所述資料輸入緩衝器與所述命令/位址輸入缓衡器包含 共同的輸入緩衝器。 9·如申請專利範圍第7項所述之半導體記憶元件，更 包括： 冗憶核心，包含記憶胞陣列及感測放大器； _命令/位址解碼器，解碼所述命令/位址輸入缓衝器所 輸入或輪出的訊號；以及 寫/讀管線單元，將所述資料輸入缓衝器及所述命令/ 位址解碼’輸人或輪出的訊號傳送到所述記憶核心，並 將由所述記憶核^接㈣㈣職傳送朗述資料 衝器。 叫規 10·—種半導體記憶元件，包括： 1299872 I9703pif 資料輸入缓衝器，接收要寫 外部資料訊號； ㈣舄人所述切體記憶元件的 資料輸出緩衝器，輪屮由辦、+ 資料訊號；以及 體記憶元件讀取的 命令/位址輸入緩衝哭，盐 件的命令/位賊號， $所料導體記憶7L 哭而^中簡出緩衝器與所述命令/位址輸入緩衝 令/位㈣號。 與接收命 盆中^資如範圍第10項所述之半導體記憶元件， 八中田貝料㈣輸人到所述資料輸人緩衝 群腳位將用以接收命令/位址訊號。 12. 如㈣專鄕圍f η項所述之半導體記憶元件， =所述資料輸人緩衝器與所述命令/位址輪人緩衝器包 含共同的輸入緩衝器。 13. 如申請專利範圍第u項所述之半導體記憶元件， 更包括： ^丨思核；’包含記憶胞陣列及感測放大器； :W位址解碼器’解碼所述命令/位址輸入緩衝 輸入或輸出的訊號；以及 寫/靖官線單元，將所述資料輸入緩衝器及所述命令/ =”碼為所輸入或輸出的訊號傳送到所述記憶核心，並 兔印所述核心接收的資料訊號傳送到所述資料輸出緩 衡态0 22 1299872 l97〇3pif 14· 一種半導體記憶元件，包括·· 資料輸入緩衝器，接收要寫入所述半導體記憶元件的 外部資料訊號； 資料輸出缓衝器，輸出由所述半導體記憶元件讀取的 資料訊號；以及 第一命令/位址輸入缓衝器與第二命令/位址輸入缓衝 器，接收輪入到所述半導體記憶元件的命令/位址訊號， 其中所述資料輸入緩衝器與所述第一命令/位址輸入 緩衝器兩者經由共同的第一群腳位分別接收資料訊號與命 令/位址訊號，以及 其中所述資料輸出缓衝器與所述第二命令/位址輸入 緩衝器兩者經由共同的第二群腳位分別輸出資料訊號與接 收命令/位址訊號。 15.如申請專利範圍第Η項所述之半導體記憶元件， 其中當資料訊號經由所述第一群腳位接收時，命令/位址訊 號將經由所述第二群腳位接收，以及 當資料訊號經由所述第二群腳位輪出時，命令/位址訊 號將經由所述第一群腳位接收。 16·如申請專利範圍第15項所述之半導體記憶元件， 更包括： 記憶核心’包含記憶胞陣列及感測放大器； 命令/位址解碼器，解碼所述第一及第二命令/位址輸 入缓衝器所輸入或輸出的訊號；以及 寫/讀管線單元，將所述資料輸入緩衝器及所述命令/ 23 1299872 I9703pif 位址解碼器所輸入或輸出的訊號傳送到所述記憶核心，並 將由所述記憶核心接收的資料訊號傳送到所述資料輪出浐 衡器。 、1 、、友 17·—種半導體記憶元件，包括·· 資料輸入缓衝器，接收要寫入所述半導體記憶元 外部資料訊號； 資料輸出緩衝器，輸出由所述半導體記憶元 資料訊號； 命令/位址輸入缓衝器，接收輸入到所述半導體 件的命令/位址訊號； °〜 第-群腳位，藉以接收命令/位址訊號且藉以接收 訊號；以及 第二群腳位，藉以接收命令/位址訊號且藉以輸出資料 訊號， 、 其中所述命令/位址輸人缓衝轉擇性接收經由所述 第-群腳位與=述第二群腳位之—接收的命令他址訊號， 其中所述弟-群職連接所述資料輪人緩衝哭賴 述命令/位址輸入緩衝器，以及 TO/、 其中所=第二群躲連接觀f 述命令/位址輸入緩衝器。 《及衝。〇、所 18.如申請專·圍第17_述之半導體記情元件， 其中當資料=經由所述第—群聊位接收時，命她址訊 號將經由所述弟二群腳位接收，以及 當資料訊號經由所述第二群腳 r丨饥輸出時，命令/位址訊 1299872 19703pif 號將經由所述第一群腳位接收。 19. 如申請專利範圍第18項所述之半導體記憶元件， 其中所述資料輸入緩衝器與所述命令/位址輸入缓衝器包 含共同的輸入缓衝器。 20. 如申請專利範圍第18項所述之半導體記憶元件， 更包括： 記憶核心，包含記憶胞陣列及感測放大器； 命令/位址解碼器，解碼所述命令/位址輸入缓衝器所 輸入或輸出的訊號；以及 寫/讀管線單元，將所述資料輸入緩衝器及所述命令/ 位址解碼器所輸入或輸出的訊號傳送到所述記憶核心，並 將由所述記憶核心接收的資料訊號傳送到所述資料輸出缓 衝器。 25