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TWI298883B - Semiconductor memory device and method of controlling the same - Google Patents

Semiconductor memory device and method of controlling the same Download PDF

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TWI298883B
TWI298883B TW093135978A TW93135978A TWI298883B TW I298883 B TWI298883 B TW I298883B TW 093135978 A TW093135978 A TW 093135978A TW 93135978 A TW93135978 A TW 93135978A TW I298883 B TWI298883 B TW I298883B
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TW
Taiwan
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semiconductor memory
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TW093135978A
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TW200539180A (en
Inventor
Kota Hara
Shinichi Yamada
Original Assignee
Fujitsu Ltd
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Publication date
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Description

1298883 九、發明說明： L韻^明戶斤屬之_控：4軒々真】 相關申請案對照 本申請案是以於2004年5月25曰提出申請之早前曰本 專利申請案第2004-154561號案為基礎並且主張令亥則 利申请案之優先權的利盈’該日本專刹由▲主安 、、， 不寻利申睛案的整個内容 是被併合於此中作為參考。 發明領域 本發明有關於-種半導體記憶體裳置及一種抑制半導 !〇體記憶體裝置的方法，更特別地，是有關於一種:求高速 處理之使用DRAM記憶體核心的半導體記憶體裝置及一種 控制該半導體記憶體裝置的方法。 C先前技術1 發明背景 15 近年來，叢發運作經常被用於對—半導體吃 、體裝置 (讀體）的快速存取。叢發運作是傾向於在高迷下執行從 外部的資料輸入/至外部的資料輸出。在叢發運作中 個讀取或者寫入命令是從外部提供時所提供的—個位2是 被設定為-初始值而在那個之後，後續必需的位址是内^ 20地產生而且是與-個外部訊號（時鐘訊號：CLK)同步 化。例如’同步DRAM (SDRAM)具有如此的功能。在一 種習知的半導體記憶體裝置中，-個在感應·放大之後從記 憶體核心輸出資料的讀取/寫入訊號（CL)是自，產 生。”CL”是用來作動顧應放大器俾可麵取_ (read) 1298883 的情況中從該記憶體核心讀取資料，及在寫入運作 (WRITE)的情況中用來把資料寫人到該記憶體核心。 此外，例如，在偽靜態RAM (SRAM)界面的情況中， 一個恢復運作（REF)是在READ或WRITE的間隔中被執 5灯。在一個於其中，一個具有不受限之叢發長度（BL)之 叢發運作是有可能之半導體記憶體裝置的情況中，一個列 位址能夠在該叢發運作期間被改變而這需要字線的改變。 忒REF與忒子線的改變會妨礎一個來自”dp，的周期 性讀取/寫入訊號要求（CL要求）。如果該咖和該字線的 10改變運作具有優先權的話，一個恢復時間與一個週期性能 被犧牲而且這降低該半導體記憶體裝置的性能。 關於具有叢發模式的習知記憶體，一種記憶體被建 議，在其中，供處理用之資料匯流排的遮蔽控制是響應於 一個要求預定之寫入運作之禁止的遮蔽訊號來被執行藉此 15咼速讀取被造成有可能（例如，請參閱日本未審查專利公 告（Kokai)第 11-283385號案）。 此外，習知地，一種記憶體裝置業已被建議，在其中， 一個寫入放大器控制電路在根據一個命令來寫入時作動一 個寫入放大器，而且當寫入時響應於一個資料遮蔽訊號來 20不作動該寫入放大器，及一個行解碼器控制電路控制一個 行解碼器的作動因此該行解螞器響應於該資料遮蔽訊號不 被作動（例如，請參閱曰本未審查專利公告（K〇k吣第 2000-113671 號案）。 再者，一種半導體積體電路業已被建議，在其中，一 1298883 個内部電路於取得-個命令訊號之前在接收一個位址訊號 日守開始-個運作而-純址改變電路在接收—個内部命令 。孔该:或者一個時鐘訊號時禁止該位址訊號到該内部電路的 傳輸俾可致使一個高速運作並且允許在電力消耗上的降低 5 (例如’請蒼閱曰本未審查專利公告（Kokai)第 200M67576 號案）。 習知技術及其之相關的問題稍後將會配合附圖詳細地 作描述。 C 明内容;3 10 發明概要 根據本發明’一種半導體記憶體裝置被提供，在其中， 一個叢發運作是利用一個記憶體核心來被執行，該半導體 記憶體裝置包含一個在該叢發運作期間自一個預定之時序 訊號產生一個讀取/寫入訊號要求的讀取/寫入觸發訊號產 15生電路；及一個從該讀取/寫入觸發訊號產生電路接收一個 輸出訊號’並且於一個剛在該輸出訊號之接收被完成及一 個列側之後續作動被完成之前之核心運作之後輸出一個讀 取/寫入訊號的讀取/寫入訊號產生電路。 該半導體記憶體裝置更可以包含_個自一時鐘訊號產 20生一時鐘觸發訊號的時鐘觸發訊號產生電路，其中，當該 時鐘觸發訊號產生電路的輸出訊號和該讀取/寫入觸發產 生電路的輸出訊號皆被接收時，該讀取/寫入訊號產生電路 產生該讀取/寫入訊號。 此外，根據本發明，一種半導體記憶體裝置被提供， 1298883 在其中，一個叢發運作是利用一個記憶體核心來被執行， 其中，一個讀取/寫入訊號要求是在該叢發運作期間自一個 預定時序訊號產生，但是無讀取/寫入訊號被產生直到剛在 該讀取/寫入訊號要求之產生被完成及一個列側之後續作 5 動被完成的該核心運作為止。 該預定時序訊號可以是一個時鐘訊號或者是一個内部 %序訊號。在該叢發運作期間，一個行位址與一個列位址 可以是内部地產生而且，當該行位址是在頂部時，該列側 的重置運作可以被執行而且緊在其後，下一個列位址的字 1〇線可以被作動以致於該叢發運作可以被連續地持續。該讀 取/寫入吼娩的產生在讀取與寫入運作中可以被保持等待。 該讀取/寫入訊號會在一個自_命令訊號產生的讀取/ 寫入觸發訊號與-個自一時鐘訊號產生的時鐘觸發訊號被 接收時被產生。如果一個第一讀取/寫入訊號被輸出的話， 個第一凟取/寫入訊號觸發訊號會被產生，其是與一個自 一從該第一讀取/寫入訊號取用一個時序之命令訊號產生 的讀取/寫入觸發訊號相等，而且當該第二讀取/寫入訊 號與一個在下一個時鐘時序產生的時鐘觸發訊號皆被接收 寺 個後續的讀取/寫入訊號會被產生。 ® 一個行位址與一個列位址在該叢發運作期間被内部 ^生而且一個重置運作是在該行位址在頂部之瞬間被執 丁而且，緊在其後，下一個列位址的字線被作動俾持續該 ，運作時’ _個第三讀取/寫人觸發訊號可以藉由自一個 子、泉起動崎取用時序來被產生，而且當該第三讀取/寫入 1298883 與—個在下—個時鐘時序中產生的時鐘觸發訊號 不收日寸，一個後續的讀取/寫入訊號會被產生。 該半導體記憶體裝置可以是DRam^DRam可以被 構築如一個偽SRAM。 5 10 15 ^根據本發明，—種控财導體記憶體裝置的方法亦被 提=在料導體記憶體裝置巾，_個叢發運作是利用一 個需要恢復運作的記憶體核心來被執行，其中，-個讀取/ 寫入喊要求是在該叢發運作期間自一個預定時序訊號產 生但是一個讀取/寫入訊號不被產生直到該最後的核心運 作被完成且一個列側的後續作動被完成為止。 邊預定時序訊號可以是一個時鐘訊號或者是_個内部 牯序汛唬。在該叢發運作期間，一個行位址與一個列位址 可以是内部地產生，而且當該行位址是在頂部時，該列側 的重置運作可以被執行而且，繁在其後，該下一個列位址 的字線可以被作動以致於該叢發運作可以被連續地持續。 该頃取/寫入訊號的產生在讀取與寫入運作中會被保持等 待。該讀取/寫入訊號會在一個自一命令訊號產生的讀取/ 寫入觸發訊號與一個自一時鐘訊號產生的時鐘觸發訊號被 接收時被產生。 如果一個第一讀取/寫入訊號被輸出的話，一個第二讀 取/寫入訊號觸發訊號會被產生，其是與一個自一取用該第 一讀取/寫入訊號之時序的命令訊號產生的第一讀取/寫入 觸發訊號相等，而且當該第二讀取/寫入觸發訊號與一個在 下一個時鐘時序產生的時鐘觸發訊號被接收時，該後續的 20 1298883 寫人訊齡被產生。當1行他與-個雜址是在 该叢發運作期間被内部地產生而且—在 m^. 弟~^貝取/寫入觸發訊號可以取 二且 時’該後續的讀取，寫入訊二=產生的時鐘觸發訊號 該半導體記憶體裝置可 構築如一個偽SRAM。 ~dram，ram可以被 10 圖式簡單說明 r例ΪΓ:將會由於在下面配合該等附圖所陳述之較佳-加_描述而得到更清楚了解，在該等附圖中权車乂、 第1A圖和第1B圖顯示 卜個恢復運作是在-個叢發運 15作訊號波形的例子； / 1破執仃吩之寫入運 第2圖顯示在—習知半導體記憶體裳 改變是在一個叢發運作 在们子線 的例子； , 4日、之寫人運作訊號波形 第囷疋為個示意地顯示本發明之本道 20置之實施例的方塊圖； 體記憶體裝 之讀固顯示在第3圖中之半導體記憶體裝置内 之口貝取/寫入觸發訊號產生電路之例子的電路圖· 之為—個顯示在第3圖中之半導妓憶體裝置内 之5貝取/舄入觸發訊號產生電路之例子的電路圖· 第6圖顯示在本發明 復運作是在—個叢 _錢體裝置巾當_個恢 形的例子；及 作期間被執行時之寫人運作訊號波 【實施*方式】 較佳實施例之詳細說明 10 發明之較佳實施例的詳細描述之前，習知的 入：為、，器驅動方法以及它們的相關問題將會配 5弟1A圖、第1B圖和第2圖作描述。 15 /1A圖和第1B圖顯示在一個習知半導體記憶體裝置 中當在-個叢發運作期間被恢復時“運作訊號波形的例 ，。第1A圖顯示一個時鐘訊號（CLK)與一個晶片致能訊 旒（/CE1)的大致關係，而第槌圖顯示當一個恢復運作 (REF)疋在一子線〇(wl-〇)的叢發運作（write)與一字 線1 (WL-1)的叢發運作之間被執行時在該寫入運作 (WRITE)中的訊號波形。在該等圖式中，一個cL要求是在 一個對應於第1B圖中之四個CLK脈衝的Clk週期自”CLK，， 20 產生而在其時該CL要求被產生的”CLK”是由”CL-CLK，，表 示0 如在第1B圖中所示，在一種習知的半導體記憶體裝置 中’REF (恢復運作）是在先前的”write，，（對字線WL-0的 寫入運作）與後續的”WRITE”（對字線1 WL-1的寫入運作) 11 1298883 之間被執行，因此，該第一CL訊號（CL1)必須在時序T-l 之後被產生，在該時序Τ-1中，於該叢發位址之字線（wlj) 上的脈衝是在被完成的rjef之後上升。 據此，’’CL-CLK”（來自CLK的CL要求：CL-1)必須在 5該時序T-1之後被產生，而結果，這降低了該半導體記憶體 裝置的性能以致於一個執行REF的恢復時間被延長，隨後 的命令輸入被延遲，該半導體記憶體之等待時間的值被增 加’或者一個從一個外部控制訊號輸入到一個内部CLK運 作開始的時間被延遲。在第1B圖中，該等待時間是為3，而 10且在/CE1是為低位準”L”之後，外部資料拿取被開始而且 REF要求被執行，如果它是在，，/CE1，，從高位準，，H，，轉移至低 位準’’L”之前被產生的話。如果一個REF要求是在該轉移之 後被產生的話，該REF是在一個叢發運作被完成之後被執 行0 第2圖顯示在一個習知半導體記憶體裝置中如果一條 字線是在該叢發運作期間被改變的話寫入運作訊號波形的 例子。在第2圖中，一個CL要求是在一個對應於四個CLK 脈衝的週期自一個CLK產生，而且該”CLK”，在那裡該CLK 要求被產生，是由CL-CLK表示。 如在第2圖中所示，在一個於其中，一個具有不受限之 叢發長度（BL)之叢發運作是有可能的半導體記憶體裝置 中’如果字線改變在4CLKs之内不完成的話，字線改變 的’’CL-CLK’’間隔必須被設定為4CLK，即，CLK週期是需 要設定長，而因此，這降低該半導體記憶體裝置的性能。 12 1298883 有鑑於如上所述之習知半導體記憶體農置的問題，本 發明之目的是為提供一種即使一個恢復運作與一個字線改 變運作是在一個叢發運作期間被執行亦沒有降低性能的半 導體記憶體裝置。特別地，本發明旨在提供—種半導體記 5憶體裝置及該半導體記憶體裝置的控制方法，其中，例如， 如果了個恢復運作與一個字線改變運作是在―個叢發運作 期間被執行的話，—個性能降級，像延長—個執行廳的 恢復㈣延机奴命令的輸人、增加該半導體記憶體 裝置之等待時間的值、延遲一個從一外部控制訊號之輸入 10到一㈣CLK運作之開始的時間、或者延長-時鐘訊號的 週期般，是不會發生。 在下面I發明之半導體記憶體裂置及一種控制半導 體記憶體裝置之方法的實施例將會配合該等附圖詳細地作 描述。 15 =3圖是為—絲意賴示本發明之半導體記憶體裝 置之實施例的方塊圖。標號1標示-個内部恢復訊號產生電 路、標號2標示一個内部命令訊號產生電路、標朗票示〆 個字線改變要求訊號產生電路、標動標示—㈣鐘觸發訊 號產生电路k號5標示一個讀取/寫入觸發訊號產生電 20路、及標號6標示一個讀取/寫入訊號產生電路。 如在第3圖中所示，在該實施例的半導體記憶體裝置 中，一個來自外部的時鐘訊號（CLK)被輸入至一個時鐘觸 ^汛號產生電路4而且，例如，一個時鐘觸發訊號 (CLK_tng: 一個脈衝訊號）是在一個對應於四個”CLK，，脈 13 1298883 衝的週期被產生。藉著把它内部地恢復，該内部恢復訊號 產生龟路1疋用來維持被儲存於一個被用作，例如，一個偽 SRAM之DRAM核心的資料。一個來自該内部恢復訊號產生 電路1的訊號是與一個來自該字線改變要求訊號產生電路 5 的字線改變要求訊號（wlchp) —起被輸入到該時鐘觸發訊 號產生電路4。 一個外部控制訊號（CNTL)被輸入到該内部命令訊號 產生電路2内俾可在一個命令被輸入時根據一個讀取/寫入 (READ/WRITE)來產生一個内部命令訊號（CMD :脈衝 10 訊號）與一個狀態訊號（wrt，write)。該狀態訊號”wrt”是 當一個晶片致能訊號（/CE1)是關閉時於一個時序改變，而 且該狀態訊號”write”是當一個字線選擇訊號（WL-Line) 是關閉時於一個時序改變（請參閱第6圖所示）。 該字線改變要求訊號產生電路3不僅產生如上所述 15 的”wlchp”且亦產生一個輸入到該讀取/寫入觸發訊號產生 電路5之表示該字線之改變的狀態訊號” WL-change”。來自 該時鐘觸發訊號產生電路4的CLK-trig及來自該讀取/寫入 觸發訊號產生電路5的讀取/寫入觸發訊號（CL-trig)是輸 入到該讀取/寫入訊號產生電路6。一個當該半導體記憶體 20 裝置起動時執行一個重置處理的起動訊號”stt”、一個列位 址選通訊號”ras”、該等狀態訊號”wrt”和”write”是輸入到該 讀取/寫入訊號產生電路6俾可輸出該讀取/寫入訊號 (CL)。該”CL”被回饋到該字線改變要求訊號產生電路3與 該讀取/寫入觸發訊號產生電路5。如果該CNTL是在一個恢 14 1298883 復運作（REF)期間被輪入且該”CMD，，是根據 READ/WRITE來被產生的話， 來自§亥内部命令訊號產生電 路2之”CMD”的產生是保持等待直到該REF被完成為止。該 等細節將會於此後配合第6圖作描述。 5 10 接著，例如，在一個於其中，具有未受限之叢發長度 是有可能的半導體記憶體裝置中，如果一個寫入運作是^ 一條字線執行（例如，WL-0)而且一個行位址是最頂部的 話，該字線改變要求訊號產生電路3在那個時間自”CL，，產生 WL-change和’’wlchp”。如果該”wlchp，，被產生的話，該字線 被切換（例如，從WL-0切換成wLq)，而且一個，，cmd，， 是再次從該内部命令訊號產生電路輸出。一個供該字線改 變用的第一”CL-trig”是自該，，CMD，，輸出。該讀取/寫入訊號 產生電路6自該” CLK-trig，，與，，CL-trig，，產生一個，，cl，，。該等 細節將會於此後配合第7圖作描述。 第4圖是為一個顯示於在第3圖中所示之半導體記憶體 裝置内之項取/寫入觸發訊號產生電路之例子的電路圖。 如在第4圖中所示，該讀取/寫入觸發訊號產生電路$是 被構築俾可設置有，例如，延遲電路51，52、反相器53,54、 及NOR閘 55,56。 當一個命令被輸入時，CL-trig是藉由以該延遲電路52 自CMD”取得時序來被產生。一旦，，CL”被產生，，，CL-trig，， 是藉著以該延遲電路51取得時序來被連續地產生。該延遲 電路52決定從該字線之選擇（起動）到錢放大器之作動 舁資料輸出準備之完成的時間，而且該延遲電路51決定在 15 1298883 該第一 CL輸出被運作之後保持CL輸出等待直到一個核心 電路完成後續之CL輸出準備為止的時間（對應於在第6圖 中的延遲時間D1)。當該字線被改變時，”WL-change，，自該 CL輸出到子線改變的完成是處於高位準”η”，而且來 5自”CL”之”CL_trig”的輸出是在那個時間被停止。 第5圖顯示一個顯示於在第3圖中所示之半導體記憶體 裝置内之讀取/寫入訊號產生電路之例子的電路圖。 如在第5圖中所示，例如，該讀取/寫入訊號產生電路6 包含一個延遲電路61、反相器621至623、NOR閘631,632、 10 及NAND閘641至648。該等NAND閘642和643構成一個第一 正反器FF1，而該等NAND閘646和647構成一個第二正反器 FF2 ° 該第一正反器FF1是由”CLK-trig”設定而該第二正反 器FF2是由” CL-trig，，設定。當正反器FF1，FF2被設定時，一 15 個其之寬度是由該延遲電路61所決定的脈衝是被輸出作為 CL。訊號”wrt”與”write”在寫入狀態中變成高位準’Ή”， 而”wrt”與CLK (/CE1)同步且write與”CL”（WL-Line)同 步。然而，它們不是經常相等而因此，”wrt”與write是不同。 此外，”ras”在該字線的脈衝被提升時是處於高位準，而且 20在該字線的脈衝被輸出時必定重置該第二正反器FF2。”Stt” 僅在電力被施加時處於高位準，Ή”而且通常是處於低位 準，，L，，。 第6圖顯示當本發明被應用於以上所述之第1Β圖中所 示之運作時在恢復運作是於在本發明之半導體記憶體裝置 16 1298883 内之叢發運作期間被執行時在寫入運作中之訊號之波形的 例子。 百先，該晶片致能訊號/CE1是改變成低位準，，L”而且是 被作動，該時鐘訊號（CLK)是輸入到該時鐘觸發訊號產生 5電路4内而且，例如，該時鐘觸發訊號（CLK-trig :脈衝 P11JP12)是在_個對應於四個CLK脈衝的週期被輸出。例 如，於在第4圖中所示的讀取/寫入觸發訊號產生電路5中， 該讀取/寫入訊號（CL)在一個初始狀態是設定低位 準”L”，而一個處於高位準（H)的訊號是經由該反相器53 10和延遲電路51供應到該NOR閘55的一個輸入端，因此，該 NOR閘55輸出低位準”L”，不管代表字線改變之狀態訊號 (WL-change)的位準。據此，該讀取/寫入觸發訊號產生電 路5根據來自該内部命令訊號產生電路2之在該延遲電路52 中延遲了延遲時間D2的内部命令訊號（CMD :脈衝P22) 15 來產生該讀取/寫入觸發訊號（CL-trig ·•脈衝P31)。 在那之後，例如，在第5圖中所示之讀取/寫入訊號產 生電路6從該時鐘觸發訊號產生電路4接收”CLK-trig”及從 該讀取/寫入訊號產生電路6接收以上所述的”CLK-trig，，並 且輸出”CL”。即，如上所述，於在第5圖中所示的讀取/寫 20 入訊號產生電路6中，該第一正反器FF1是由” CLK-trig”設 定，而該第二正反器FF2是由”CL-trig”設定。當正反器 FF1，FF2皆被設定時，來自該NAND閘644的輸出從高位 準”H”改變成低位準”L”，該脈衝寬度被決定由該延遲電路 61延遲延遲時間D3而且在那之後，該位準是從高位準”H，， 17 1298883 改隻成低位準”L”。來自該NAND閘644的輸出是在反相器 622内被反相而且是被輸出作為該第一訊號” CL”（脈衝 P41) 〇 如上所述，根據本發明的半導體記憶體裝置，即使， 例如，”ΡΤ ρτ τ t_CLK”是在該字線（wL-丨）的脈衝於REF之後被 提升之㈤被產生，”CL，，能夠被保持等待直到”CL-trig”被輸
y I ”、、。結果’該訊號/CE1是比在第1A圖和第1B圖中所示 之則述運作早處於低位準，而因此該恢復時間會被縮減。 10 15 /據此，如果，，〇1/，（脈衝1>41)一旦被產生，後續的脈衝 (脈衝P42)是自最後的”CL，，產生。即，例如，在該讀取/寫 一觸旒產生電路5中，具有該脈衝p4i的” 被供應到 “反相器53。然而，”CMD”是已處於低位準，，L，，，而且一個 /疋藉由t”CL”（脈衝P41)延遲時間D1來被造成的訊號（脈 衝P32)疋被輸入到，例如，在第5圖中所示的讀取/寫入訊 被產生電路6作為後續的訊號CL-trig。該讀取/寫入訊號產 生電路6在來自該時鐘觸發訊號產生電路4之”CLK-tdg，， (脈衝Pl2)的輸人之後產生後續的”CL”（脈衝P42)。 所^如，’在—個叢發寫入運作（WRITE)中，根據如上 的’CL，，，例如，資料的每四個字是被寫入該記情體 ^例如，該·TE是由於來自外部之叢發寫入 疋成命令的輸入而被完成。 示之本發明被應祕以上賴之在第2圖中所 置之實字線改變是於在本發明之半導體記憶體裝 也例中之叢發運作顧被執行的話寫人運作訊號波 20 1298883 办的例子。即，在第7圖 叢發長度（BL)之叢發運作是有可能 具有未文限 中之-個於其中，該叢發寫人運作是體記憶體裝置 線（例如，WL-0)到下一條字線（例如 個對條子 5 10 15 u ，WL-1)之寫入運 作來被執行的波形。在該叢發運作中， … 嗞行位址與該列位
址疋内部地產生而且，當該行位址是處於頂部時，於列側 的重置運作（預先充電運作）是被執行而且緊在那之後下 一個列位址的字線是被作動以致於該叢發運作能夠持續。 首先，當一個”CLK-trig”（脈衝Pl3)是自該於其中，該 CL要求是在一個對應於四個CLK脈衝之週期自，，CLK”產生 的’’CL-CLK，，輸出而且’’WL-change，，從低位準，，L，，改變到高 位準’Ή”時，該訊號CL (脈衝P43)是據此被輸出。如果該 子線改變要求§fL5虎（wlchp ·脈衝P51)是從該字線改變要
求訊號產生電路3輸入到該内部命令訊號產生電路2而且一 個表不该字線之改變的狀悲訊號從低位準’’L”改變到高位 準”H”的話，於第4圖中所示之讀取/寫入觸發訊號產生電路 5的NOR閘55是低位準’’L”，而經由該NOR閘56與反相器54 輸出的讀取/寫入觸發訊號（CL-trig:脈衝P33)是對應於 一個藉由延遲”CMD”（脈衝P23)該延遲時間02來被造成 20 的訊號。
與配合第6圖之以上描述相似，在第5圖中所示的讀取/ 寫入訊號產生電路6中，該第一正反器FF1是由’’CLK-trig” (脈衝P14)設定而第二正反器FF2是由”CL-trig”（脈衝P33) 設定，而且當正反器FF1和FF2皆被設定時，來自該NAND 19 1298883 閘644的輸出自高位準” η”改變成低位準” L”且一個脈衝寬 度是被決定由該延遲電路61延遲該延遲時間D3，而且在那 之後，該讀取/寫入訊號產生電路6自高位準” H”改變成低位 準’’L”。來自該NAND閘644的輸出是在該反相器622中被反 5 相而且是被輸出作為”CL”（脈衝P44)。如果”CL”（脈衝P44) 被產生的話，後面的” CL”是與配合第6圖之以上描述相似 利用自最後之”CL”產生的”CL-trig”（脈衝P34 :相當於第6 圖中的P32)來被產生。 如上所述，根據本發明的半導體記憶體裝置，例如， 10如果’’CL-CLK”是在改變一條字線期間被產生的話，”CL，， 的產生能夠被保持等待”CL-trig”的輸出。結果，該CLK週 期會比在苐2圖中所述的運作短。如果”cL-trig”是剛在字線 改變之前被輸出的話，”CL”是緊於在字線改變期 間’’CLK-trig”的產生之後被輸出，而因此，，，CL trig，，在字線 15 被改變時不被產生。 20 以上的說明不僅能夠應用到半導體記憶體裝置的叢發 寫入運作，且亦能夠應用到叢發讀取運作，而且在相同電 路中所產生的”CL”能夠被用來處理。再者，以上所述之〒 施例的電路結構藉由保持⑽出等待而能夠被隱藏::: 一外部控制訊號之輸入到一内部CLK運作之起動的時間。 根據本發明，如果一個恢復運作與一個字線改鐵運作 能夠在一個叢發運作期間發生的話，—丰 又 干冷體圮憶體裝置 的性能能夠避免衰退。 本發明能夠被廣泛地應用於在其中’叢發運作是被執 20 1298883 行的半導體記憶體裝置，例如，本發明能夠應用到可以被 使用與利用DRAM核心記憶體之SRAM —樣好的偽 SRAM、各式各樣之在其中，一個要求恢復運作與叢發運作 之記憶體核心是被執行的半導體記憶體裝置、或者各式各 5 樣之在其中，一叢發運作對數條字線執行的半導體記憶體 裝置。 本發明之很多不同的實施例可以在沒有離開本發明的 範圍下被構築而成，而且應要了解的是，除了在後附之申 請專利範圍中所界定的之外，本發明不受限於在這說明書 10 中所描述的特定實施例。 I：圖式簡單說明3 第1A圖和第1B圖顯示在一習知半導體記憶體裝置中 當一個恢復運作是在一個叢發運作期間被執行時之寫入運 作訊號波形的例子； 15 第2圖顯示在一習知半導體記憶體裝置中在一個字線 改變是在一個叢發運作期間被執行時之寫入運作訊號波形 的例子； 第3圖是為一個示意地顯示本發明之半導體記憶體裝 置之實施例的方塊圖； 20 第4圖是為一個顯示在第3圖中之半導體記憶體裝置内 之讀取/寫入觸發訊號產生電路之例子的電路圖； 第5圖是為一個顯示在第3圖中之半導體記憶體裝置内 之讀取/寫入觸發訊號產生電路之例子的電路圖； 第6圖顯示在本發明之半導體記憶體裝置中當一個恢 21 1298883 復運作是在一個叢發運作期間被執行時之寫入運作訊號波 形的例子；及 第7圖顯示在本發明之半導體記憶體裝置之實施例中 當一個字線改變是在一個叢發運作期間被執行時之寫入運 5 作訊號波形的例子。 【主要元件符號說明】 1 内部恢復訊號產生電路 631 NOR閘 2 内部命令訊號產生電路 632 NOR閘 3 字線改變要求訊號產生電 641 NAND 閘 路 642 NAND 閘 4 時鐘觸發訊號產生電路 643 NAND 閘 5 讀取/寫入觸發訊號產生電 644 NAND 閘 路 645 NAND 閘 6 讀取/寫入訊號產生電路 646 NAND 閘 51 延遲電路 647 NAND 閘 52 延遲電路 648 NAND 閘 53 反相器 CLK 時鐘訊號 54 反相器 /CE1 晶片致能訊號 55 NOR閘 WRITE 寫入運作 56 NOR閘 REF 恢復運作 61 延遲電路 WL-0 字線 621 反相器 WL-1 字線 622 反相器 CL1 第一 CL訊號 623 反相器 T-1 時序 22 1298883 wlchp 字線改變要求訊號 D2 延遲時間 CLK-trig 時鐘觸發訊號 D3 延遲時間 CNTL 外部控制訊號 P11 脈衝 CMD 内部命令訊號 P12 脈衝 wrt 狀態訊號 P22 脈衝 write 狀態訊號 P23 脈衝 WL-Line 字線選擇訊號 P31 脈衝 WL-change狀態訊號 P32 脈衝 stt 起動訊號 P33 脈衝 CL-trig起動訊號 P41 脈衝 CL 讀取/寫入訊號 P42 脈衝 ras 列位址選通訊號 P43 脈衝 FF1 第一正反器 P51 脈衝 FF2 第二正反器. D1 延遲時間

Claims (1)

1298883 r——— 年月u修正替換頁 十、申請專利範圍： 第93135978號申請案申請專利範圍修正本 97.02.20. 1. 一種半導體記憶體裝置，在該半導體記憶體裝置中，一 個叢發運作是利用一記憶體核心來被執行，該半導體記 5 憶體裝置包含： 一個讀取/寫入觸發訊號產生電路，該讀取/寫入觸發 訊號產生電路在該叢發運作期間自一個預定時序訊號產 生一個讀取/寫入訊號要求；及 一個讀取/寫入訊號產生電路，該讀取/寫入訊號產生 10 電路從該讀取/寫入觸發訊號產生電路接收一個輸出訊 號，並且在恰在該輸出訊號接收前之一個核心運作被完 成及列線之後續作動被完成之後輸出一個讀取/寫入訊 號，以及 自一時鐘訊號產生一時鐘運作訊號的一個時鐘觸發 15 訊號產生電路， 其中，當該時鐘觸發訊號產生電路的輸出訊號與該讀 取/寫入觸發訊號產生電路的輸出訊號皆被接收時，該讀 取/寫入訊號產生電路產生該讀取/寫入訊號。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中， 20 該半導體記憶體裝置是為DRAM。 3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中， 該半導體記憶體裝置是被構築為一偽SRAM。 4. 一種半導體記憶體裝置，在該半導體記憶體裝置中，一 個叢發運作是利用一記憶體核心來被執行， 24 I298883 yv pf 正， 八，一個讀取/寫入訊號要求是在該叢發運作期間 自：個預料序訊號產生，但直恥在該讀取/寫入訊號 要求產生之前的核心運作被完成及列線的後續作動被完 成為止沒有讀取/寫入訊號被產生，以及 ^ /、中在忒叢發運作期間，一個行位址與_個列位址 疋内㈣產生，且當該行位址在頂部時，該列線的重置 补作被執仃，而且緊接在其後，下—個列位址的字線被 動以致於該叢發運作連續地持續。 5·如申請專利範圍第4項所述之半導體記憶财置，其中， ^預定時序訊號是為-個時鐘訊號或者_個内部時 就0 6·如申請專利範圍第4項所述之半導體記憶體裝置，其中 =讀取/寫入訊號的產生在讀取與寫入運作中皆被保持等 15 20 7.如申請專·圍第4顿述之半導體記憶體 該讀取/寫入訊號是在-個自一命令訊號產/、宜 入運作訊號與一個自一時鐘訊號產生：皮 接收時被產生。 哽作吼旒被 其中 8·如申請專利範圍第4項所述之半導體記憶體装置 該半導體記憶體裝置是為DRAM。 其中該 9. 如申請專圍第4摘述之铸體記憶體 半導體記憶體裝置被構築為—，sram。， 10. 一種半導體記賴裝置，錢㈣體記憶 個叢發運作是利用-記憶體核心來被執行，'置中， 25 Ϊ298883 其中’一個讀取/寫入訊號要求是在該叢發運作期 間自—個預定時序訊號產生，但直到恰在該讀取/寫入訊 、、產生之如的核心運作被完成及列線的後續作動被 5 1成為止沒有讀取/寫入訊號被產生 ，以及 其中如果一個第一讀取/寫入訊號被輸出的話，— ，第一碩取/寫入運作訊號是自該第一讀取/寫入訊號取 ^個時序來產生，其與-個自-命令訊號產生的第_ $取/寫人運作訊號相等，而且當該第二讀取/寫人運作 1〇 ㈣與—個在下—個時鐘時序被產生的時鐘運作訊號皆 被接收時個後續的讀取/寫入訊號被產生。 u_種半導體記憶體裝置，在該半導體記憶體裝置中，一 個叢發運作是利用一記憶體核心來被執行， 其中，一個讀取/寫入訊號要求是在該叢發運作期 間自一個預定時序訊號產生，但直到恰在該讀取/寫入訊 15 號要求綠之前的核d作被完成及舰的後續作動被 完成為止沒有讀取/寫入訊號被產生，以及 其中當一個行位址與一個列位址在該叢發運作期 間被内部地產生，且-個重置運作在該行位址在頂部的 瞬間被執打，且緊接在其後，下一個列位址的字線被作 20 動時，即持續該叢發運作， 一個第三讀取/寫入運作訊號是藉由自一個字線起 動訊號取得時序來產生，而且當該第三讀取/寫入運作訊 號與一個在下一個時鐘時序中所產生的時鐘運作訊號被 接收時，一個後績的讀取/寫入訊號被產生。 26 1298883 一—一 一 一 . ‘ ^—一—、 年月日修正替換頁 2, 12. —種控制半導體記憶體裝%置;的方法，在該半導體記憶體 裝置中，一個叢發運作是利用一個要求恢復運作之記憶 體核心來被執行，其中： 一個讀取/寫入訊號要求是在該叢發運作期間自一 5 個預定時序訊號產生，但一個讀取/寫入訊號直到最後的 核心運作完成及一列側之後續的作動完成為止不被產 生，以及 其中，在該叢發運作期間，一個行位址與一個列位 址是内部地產生，而且當該行位址是在頂部時該列側的 10 重置運作被執行，且緊在其之後，下一個列位址的字線 被作動以致於該叢發運作被連續地持續。 13. 如申請專利範圍第12項所述之控制半導體記憶體裝置 的方法，其中，該預定時序訊號是為一個時鐘訊號或者 一個内部時序訊號。 15 14.如申請專利範圍第12項所述之控制半導體記憶體裝置 的方法，其中，該讀取/寫入訊號的產生在該讀取與寫入 運作中皆被保持等待。 15. 如申請專利範圍第12項所述之控制半導體記憶體裝置 的方法，其中，該讀取/寫入訊號是在一個自一命令訊號 20 產生的讀取/寫入運作訊號與一個自一時鐘訊號產生的 時鐘運作訊號被接收時被產生。 16. 如申請專利範圍第12項所述之控制半導體記憶體裝置 的方法，其中，該半導體記憶體裝置是為DRAM。 17. 如申請專利範圍第12項所述之控制半導體記憶體裝置 27 1298883 cU年月日^二替換頁 /j, > , ……一* 的方法，其中，該半導體記憶體裝置是被構築為一偽 SRAM。 18·一種控制半導體記憶體裝置的方法，在該半導體記憶體 裝置中，一個叢發運作是利用一個要求恢復運作之記憶 體核心來被執行， 其中，一個讀取/寫入訊號要求是在該叢發運作期 間自一個預定時序訊號產生，但直到最後的核心運作完 成及列線的後續作動被完成為止，則沒有讀取/寫入訊號 被產生，以及 其中如果一個第一讀取/寫入訊號被輸出的話，一 個第二讀取/寫入運作訊號是自該第一讀取/寫入訊號取 得一時序來產生，其與一個自一命令訊號產生的第一讀 取/寫入運作訊號相等，而且當該第二讀取/寫入運作訊 唬與一個在下一個時鐘時序被產生的時鐘運作訊號被接 收時’ 一後續的讀取/寫入訊號即被產生。 19·一種控制半導體記憶體裝置的方法，在該半導體記憶體 裝置中，一個叢發運作是利用一個要求恢復運作之記憶 體核心來被執行， 其中一個讀取/寫入訊號要求是在該叢發運作期間 自一個預定時序訊號產生，但直到最後的核心運作完成 及列線的後續作動完成為止，則沒有讀取/寫入訊號被產 生，以及 其巾’當-個行位址與-個列位址在該叢發運作 部地產生’且—重置運作是在該行位址於頂部之 28 1298883 瞬間被執行，及下一個列位址的字線被作動時，即持續 該叢發運作， 一個第三讀取/寫入運作訊號是藉由自一字線起動 訊號取得時序來產生，而且當該第三讀取/寫入運作訊號 5 與一個在下一個時鐘時序被產生的時鐘運作訊號被接收 時，一後續的讀取/寫入訊號即被產生。 29
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI459199B (zh) * 2010-09-22 2014-11-01 Toshiba Kk 半導體記憶體控制裝置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600331B1 (ko) * 2005-05-30 2006-07-18 주식회사 하이닉스반도체 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
JP4750526B2 (ja) * 2005-10-20 2011-08-17 富士通セミコンダクター株式会社 半導体記憶装置
KR100721021B1 (ko) * 2006-02-15 2007-05-23 삼성전자주식회사 반도체 메모리 장치의 버스트 리드 회로 및 버스트 데이터출력 방법
JP5018074B2 (ja) * 2006-12-22 2012-09-05 富士通セミコンダクター株式会社 メモリ装置，メモリコントローラ及びメモリシステム
US7495992B2 (en) * 2006-12-22 2009-02-24 Sandisk Corporation System for reducing wordline recovery time
JP5390310B2 (ja) 2009-09-08 2014-01-15 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5346259B2 (ja) 2009-09-08 2013-11-20 ルネサスエレクトロニクス株式会社 半導体集積回路
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR102646721B1 (ko) * 2016-04-20 2024-03-14 삼성전자주식회사 컴퓨팅 시스템, 비휘발성 메모리 모듈, 및 저장 장치의 동작 방법
DE102017106713B4 (de) 2016-04-20 2025-10-02 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3843145B2 (ja) * 1995-12-25 2006-11-08 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3759645B2 (ja) * 1995-12-25 2006-03-29 三菱電機株式会社 同期型半導体記憶装置
EP0811984B1 (de) * 1996-06-04 2001-05-02 Infineon Technologies AG Verfahren zum Lesen und Auffrischen eines dynamischen Halbleiterspeichers
JP4007673B2 (ja) 1998-03-31 2007-11-14 富士通株式会社 メモリ装置
JP3604291B2 (ja) 1998-10-08 2004-12-22 富士通株式会社 ダブルレートの入出力回路を有するメモリデバイス
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP2000330967A (ja) * 1999-05-25 2000-11-30 Nec Corp 半導体記憶装置とその製造方法
JP4025488B2 (ja) 1999-09-30 2007-12-19 富士通株式会社 半導体集積回路およびその制御方法
JP4531892B2 (ja) * 1999-10-29 2010-08-25 富士通セミコンダクター株式会社 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
JP2002244920A (ja) * 2001-02-15 2002-08-30 Oki Electric Ind Co Ltd Ｄｒａｍインターフェース回路
JP2002352576A (ja) * 2001-05-24 2002-12-06 Nec Corp 半導体記憶装置
JP4078119B2 (ja) * 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ
JP4241087B2 (ja) * 2003-02-27 2009-03-18 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP4386657B2 (ja) * 2003-03-14 2009-12-16 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
KR100620645B1 (ko) * 2004-04-13 2006-09-13 주식회사 하이닉스반도체 동기 및 비동기 병용 모드 레지스터 세트를 포함하는ｐｓｒａｍ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI459199B (zh) * 2010-09-22 2014-11-01 Toshiba Kk 半導體記憶體控制裝置

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