TWI298166B - Apparatus and method for testing semiconductor memory device - Google Patents

Description

1298166 九、發明說明： 【發明所屬之技術領域】 本發明關於一半導體記憶元件，且更特定地，關於具有 一裝置與一用以測試半導體元件之一胞元陣列內之一故障 方法之半導體記憶元件。 【先前技術】 在半導體記憶元件中大多數的故障產生在當半導體記 憶元件被開始使用之時間點，通常地，爲檢測一起始故障其 可發生在製造半導體記憶元件後，不同的信賴度測試如一燒 入測試施加一預定應力，例如，嚴重地熱的或冷的温度與高 作業速度’其可在半導體之一起始作業被執行時被引起，特 別地’經常建議一種方法用以更容易與快速地檢測半導體記 憶元件之故障：一種爲介於二相鄰單元胞元（(：611)間之一泄 漏藉寫入二不同資料於二相鄰單元胞元而被有意地誘發；且 另一爲介於二相鄰插接間之一泄漏藉寫入二不同資料於二 相鄰插接中而被有意地誘發。 爲寫入二不同資料於二相鄰單元胞元或插接間，一幕後 方法被通常地使用以減少一測試時間，在幕後方法中，二不 同資料經由一包含一輸入緩衝器、一整體（G1〇bal)I/〇線路、 一寫入驅動器等之一資料寫入路徑未被輸入與寫入但直接 地寫至複數個單元胞元。 以下’參考第1至3圖，一方法用以測試半導體記憶元 件藉使用幕後方法被描述。 第1圖爲一方塊圖顯示複數個胞元陣列與一傳統半導體 1298166 記憶元件之資料寫入路徑。 如所示，傳統半導體記憶元件包含複數個區段，例如1 〇 〇 複數個區段I/O線路sioO至sio3、複數個局部I/O線路li〇0 至li〇3與複數個寫入驅動器WDRV0至WDRV3，在每一區 段中，具有複數個單元胞元用以儲存一資料與複數個位元線 路BL0至BL5用以傳送介於每一單元胞元與區段I/O線路間 之資料。 而且，傳統半導體記憶元件包含複數個第一開關YISW 用以連接或斷開位元線路至區段I/O線路；且複數個第二開 關IOSW用以連接或斷開區段I/O線路至局部I/O線路。 第2圖爲一方塊圖具體地描述如第1圖中傳統半導體記 憶元件之一資料寫入路徑。 如所示，一寫入驅動器200對應於一寫入驅動器啓動訊 號WD_EN傳送經由一第一整體資料線路GI0_W至一局部 I/O線路lio所輸入的資料，接著，當一第二開關I0SW被開 啓，資料自局部I/O線路lio被傳輸至一區段I/O線路si〇 — 藉一第一控制訊號YI所控制的第二開關區塊YISW是用以 傳輸介於一位元線路，例如，BL與區段I/O線路si〇間之一 資料，經由第二開關區塊YISW之資料被輸入至包含一單元 胞元與一位元線路感測放大器之區段1 00。 參考第2圖，傳統半導體記憶元件之一資料寫入路徑與 一資料讀取路徑被描述，於此用以在傳統半導體記憶元件中 寫入與讀取資料之一般作業被省略。 第3圖爲一方塊圖描述如第1圖中傳統半導體記憶元件 1298166 之區段中之一幕後方法。 如所示，區段1 0 0被詳細描述，區段1 0 0包含胞元陣列 2 0，例如與一感測放大器區塊6 0，胞元陣列2 0具有複數個 單元胞元；且感測放大器區塊60也具有複數個位元線路感 測放大器每一個對應每一位元線路對，例如BLO與BLBO。 在幕後方法中，一測試資料電壓，例如VBLPO而不是 一位元線路預充電壓以一預充區塊被供應，在半導體記憶元 件之正常作業中，預充區塊主要被使用以預充位元線路對， 例如BLO與BLBO，接著，假如複數個字線路之一些或全部 被驅動，預定測試資料電壓被輸入與被儲存於被驅動單元胞 元中，於此，依據供應至預充區塊之預定測試資料電壓之位 準，關於以每一位元線路供應之一電壓位準之改變被描述於 下表。 VBLPO VBLP1 BL(奇數） BL(偶數） 情形1 高 高 局 高 _ 情形2 尚 低 高 低 _情形3 低 局 低 高 _情形4 低 低 低 低 第1表：介於測試資料電壓與位元線路之電壓位準間之關係 參考第1表，二預定測試資料電壓被供應至區段之每一 奇或偶位元線路，依據以上四種情形，幕後方法可施加一預 定應力在半導體記憶元件之二相鄰單元胞元或二相鄰插接 1298166 以檢測半導體記憶元件中之一故障或一錯誤，而且，在儲存 每一單元胞元中之每一位元線路之電壓位準，一測試用以檢 測一讀取作業可藉同時輸出全部單元胞元中所儲存之全部 資料而被執行。 然而，依據以上描述之幕後方法，半導體記憶元件應該 包含一測試電壓產生器用以產生二預定測試資料電壓；且一 複合電壓供應器以二預定測試資料電壓供應每一預充區 塊，對應於每一奇或偶位元線路，例如複數個電力線路與墊 用以供應一預定測試資料電壓至預充區塊應該被加入於半 導體記憶元件之區段中。 而且，在傳統半導體記憶元件中，一位元線路對，即 BLO與BLBO，在幕後方法總是被供應以相同電壓位準且， 所以，關於不同方式用以檢測半導體記憶元件之一故障之一 測試方法具有一些限制。 通常地，傳統半導體記憶元件以一核心區域與一周邊區 域所構成，即是在核心區域中具有複數個胞元陣列與感測放 大器；且關於資料與位址輸入與輸出之複數個裝置被位於周 邊區域中，而且複數個電線與附加區塊用以供應一電力與測 試半導體記憶元件通常地被實施於周邊區域中，然而，半導 體記憶元件用以執行一測試藉以上所描述之幕後方法，複數 個附加線路用以供應測試資料電壓應該在核心區域中被配 備至預充區塊，因此複數個附加線路造成一製造過程之麻煩 與一製造成本與時間增加。 【發明內容】 1298166 因此本發明之目的之一爲提供一半導體記憶元件，其藉 一簡化的製造方法與一中度的製造成本而可執行不同的信 賴度測試。 因此本發明之另一目的爲提供一在半導體記憶元件的 周邊區域中具有附加模組與電線之半導體記憶元件以執行 一信賴度測試。 因此本發明之另一目的爲提供一半導體記憶元件其可 以不同型式被供以預定測試電壓以用於一信賴度測試。 因此本發明之另一目的爲提供一半導體記憶元件其由 一位兀線路對組成之第一與第二位兀線路可在一信賴度測 試中個別地被供以不同測試電壓。 依據本發明之一觀點，提供一半導體記憶元件用以執行 一信賴度測試，包含：一寫入驅動區塊用以在一測試模式中 產生一預定的測試電壓且在一正常模式一資料存取作業中 傳送一自一外部電路所輸入之一資料進入局部][/0線路對， 一局部I/O線路對耦接至寫入驅動區塊用以在測試模式中接 收預定的測試電壓，且一胞元陣列包含複數個單元胞元與複 數個位元線路對個別地具有第一與第二位元線路且耦接至 至少一單元胞元用以自每一個局部I/O線路對接收預定的測 試®壓以因此檢查在測試模式中信賴度測試之測試結果。 依據本發明之另一觀點，提供一半導體記憶元件用以執 行一信賴度測試，包含：一測試電壓產生區塊用以在一測試 模式中產生一預定的測試電壓，一局部I/O線路對耦接至測 試電壓產生區塊用以在測試模式中接收預定的測試電壓，且 1298166 一胞元陣列具有複數個單元胞元與複數個位元線路對個別 地具有第一與第二位元線路且耦接至至少一單元胞元用以 自每一個局部I / 〇線路對接收預定的測試電壓以因此檢查在 測試模式中信賴度測試之測試結果。 依據本發明之另一觀點，提供一半導體記憶元件用以執 行一信賴度測試，包含：一局部I/O線路預充區塊用以在一 測試模式中產生一預定的測試電壓且在一正常模式中產生 一核心電壓作爲一局部I/O線路預充電壓，一局部I/O線路 對耦接至局部I/O線路預充區塊用以在測試模式中接收預定 的測試電壓，且一胞元陣列具有複數個單元胞元與複數個位 元線路對個別地具有第一與第二位元線路且耦接至至少一 單元胞元用以自每一個局部I/O線路對接收預定的測試電壓 以因此檢查在測試模式中信賴度測試之測試結果。 依據本發明之另一觀點，提供一種用以在半導體記憶元 件中執行一幕後寫入測試之方法，包含步驟：（1 )產生至少 一測試命令訊號，（2)準備一測試路徑用以傳輸對應於測試 命令訊號進入一單元胞元所輸出之一預定測試電壓，（3 )供 應預定測試電壓至一局部I/O線路對，與（4)讀取單元胞元之 一儲存的資料以符合幕後寫入測試之一結果。 依據本發明之另一觀點，提供一半導體記憶元件用以執 行一幕後測試，包含：一測試決策區塊用以決定幕後寫入測 試之一目標與一範圍且產生至少一測試控制訊號；一測試電 壓產生區塊用以對應於自測試決策區塊所輸出之測試控制 訊號輸出至少一預定測試電壓至每一資料線路；與一測試執 -10- 1298166 行區塊耦接至測試電壓產生區塊經由每一資料線路用以接 收預定測試電壓以檢查每一資料路徑與每一單元胞元之錯 誤。 【實施方式】 以下，依據本發明用以執行各種信賴度測試之一半導體 記憶元件將參考附圖被詳細描述。 第4圖爲一方塊圖顯示依據本發明之一第一實施例之一 半導體記憶元件。 如所示，半導體記億元件包含一胞元陣列20、一位元線 路感測放大器6 0、一位元線路感測放大器控制區塊1 72、一 X解碼器171、一 Y解碼器176、一 X-路徑控制區塊174、 一 Y解碼器控制區塊178、一局部I/O線路預充區塊190、 一局部預充訊號產生器179、一寫入驅動器200與一寫入驅 動器控制區塊290。 胞元陣列2 0包含複數個單元胞元，每一個由一電晶體 與一電容器所構成，耦接至每一單元胞元之複數個字線路由 X解碼器1 7 1所控制。 藉位元線路感測放大器控制區塊1 72所控制之位元線路 感測放大器60包含一感測放大器、一預充單元、一等化器 與一連接控制單元，藉一第一放大電壓RTO所控制之感測 放大器且輸出至位元線路感測放大器控制區塊1 7 2之一第二 放大電壓SB是用以感測與放大介於一位元線路BL與一位 元線路條BLB間之電壓，預充單元具有二電晶體預充位元 線路BL與位元線路條BLB作爲一預充電壓且等化器係用以 1298166 使位元線路BL與位元線路條BLB之每一電壓位準相同，在 此，位元線路感測放大器60包含藉自位元線路感測放大器 控制區塊172所輸出之一第一與一第二連接控制訊號BISH 與BISL所個別控制之一第一與一第二連接控制區塊，即是 它意指位元線路感測放大器60被耦接至二鄰接胞元陣列。 而且，位元線路感測放大器控制區塊1 72由X解碼器 171與X-路徑控制區塊174所控制，Y解碼器176產生一行 控制訊號Yi用以連接或斷開以位元線路BL與位元線路條 BLB構成之每一位元線路對到以一區段線路SIO與一區段線 路條SIOB所構成之每一局部I/O線路對，Y解碼器176藉Y 解碼控制區塊1 7 8所控制。 在此，X解碼器171、Y解碼器176、X-路徑控制區塊 1 74與Y解碼器控制區塊1 7 8係由基於在一正常模式中藉基 於一輸入位址與一輸入命令之複數個指令所控制，例如一資 料存取作業，然而在測試模式中，Y解碼器176、X-路徑控 制區塊1 74與Y解碼控制區塊1 78藉一測試模式啓動訊號 TM —EN所控制。 局部預充訊號產生器179輸出一局部I/O線路預充訊號 LIO — RSTB至局部I/O線路預充區塊190,局部I/O線路預充 區塊190對應於局部I/O線路預充訊號LIO_RSTB預充局部 I/O線路對，即局部I/O線路LIO與局部I/O線路條LIOB， 而且，寫入驅動器控制區塊290輸出一寫入啓動訊號en至 寫入驅動器200接著對應寫入啓動訊號en，於正常模式中 寫入驅動器200傳送自一外部電路所輸入之一資料進入局部 1298166 I/O線路對LIO與LIOB。 在此，局部預充訊號產生器1 7 9與寫入驅動器控制區塊 290藉在正常模式中基於輸入位址與輸入命令之複數個指令 所控制，然而，在測試模式中，局部預充訊號產生器1 79與 寫入驅動器控制區塊290藉一測試模式啓動訊號TM_EN所 控制。 特別地，依據本發明第一實施例之半導體記憶元件中 寫入驅動器200在測試模式中輸出一預定測試電壓。 以下，如何在測試模式下於半導體記憶元件中傳輸預定 測試電壓將被詳細描述。 複數個位元線路對，例如BL與BLB被耦接至區段I/O 線路對SIO與SI0B且複數個區段I/O線路，例如SIO與SI0B 被耦接至局部I/O線路對LI0與LI0B，即一第一局部I/O 線路與一第二局部I/O線路。 其具有二切換區塊：一第一個係對應於行控制訊號Yi 用以連接或斷開位元線路對至區段I/O線路對與一第二個係 對應於一資料I/O控制訊號i〇sw用以連接或斷開區段I/O線 路對至局部I/O線路對。 預定的測試電壓藉寫入驅動器200被產生且供應至局部 I/O線路對LI0與LI0B，接著經由第二切換區塊，預定的測 試電壓被傳輸至區段I/O線路對SI0與SI0B，再接著經由 第一切換區塊，預定的測試電壓對應於行控制訊號Yi被供 應至位元線路對BL與BLB。 第5圖爲一電路圖描述如第4圖中所示之一位元線路感 1298166 測放大器控制區塊之一部分電路。 如所示，位元線路感測放大器控制區塊1 72包含二反相 器與二OR閘，第一連接控制訊號BISH爲介於測試模式啓 動訊號TM_EN與一第一反相器之一輸出訊號間之邏輯OR 作業之一結果，第一反相器用於反轉一自X解碼器1 7 1所輸 出之一輸入訊號Blk_d，相同的，第二連接控制訊號BISL 爲介於測試模式啓動訊號TM_EN與一第二反相器之一輸出 訊號間之邏輯OR作業之一結果，第二反相器用於反轉另一 自X解碼器171所輸出之一輸入訊號Blk_u，在此輸入訊號 Blk_d與Blk_u是基於輸入的位址與輸入的命令用以控制介 於二鄰接胞元陣列與感測放大器之一間之一連接。 第6圖爲一電路圖描述如第4圖中所示之一寫入驅動器 之一例示實施例。 如所示，一寫入驅動器2 0 0 ’包含一資料接收區塊2 2 0、 一鎖存區塊240與一測試電壓產生區塊260。 資料接收區塊2 2 0用以接收經由一整體I / 〇線路g 10、 一預充命令訊號LI0_RSTB與一寫入啓動訊號WDEN且產生 第一與第二輸出訊號netO與net 1，鎖存區塊240個別地接 收與鎖存弟一'與弟一^輸出訊號netO與netl以輸出一*反第一 輸出訊號與一反第二輸出訊號。 測試電壓產生區塊260爲用以接收反第一輸出訊號、反 第二輸出訊號與第一與第二測試模式訊號TM_VC0RE與 TM_VSS以因此對應於第一與第二測試模式訊號， TM-VC0RE與TM_VSS輸出所輸入資料訊號與預定測試電 1298166 壓至每一局部I/O線路對LIO與LIOB。 而且，局部I/O線路對LIO與LIOB被耦接至由三個 PMOS電晶體所構成之局部I/O線路預充區塊，另外，寫入 啓動訊號WDEN對應自半導體記憶元件之外部所輸入之一 寫入命令訊號與一測試命令訊號而被驅動。 詳細地，資料接收區塊220包含藉一預充命令訊號 LIO —RSTB所控制之一第一 MOS電晶體用以輸出一核心電 壓VC0RE作爲第一輸出訊號netO藉輸入的資料訊號所控 制之一第二MOS電晶體經由一整體I/O線路GIO用以傳輸 一接地VSS，藉寫入啓動訊號WDEN所控制之一第三M0S 電晶體用以輸出自第二M0S電晶體所傳輸之接地作爲第一 輸出訊號netO，一藉預充命令訊號LI0 — RSTB所控制之一第 四 MO S電晶體用以輸出一核心電壓作爲第二輸出訊號 net 1，一第一反相器用以反相輸入的資料訊號，一藉一反輸 入的資料訊號所控制之一第五M0S電晶體經由一整體I/O 線路GI0用以傳輸接地VSS，且一藉寫入啓動訊號WDEN 所控制之一第六MOS電晶體用以輸出自第二MOS電晶體所 傳輸之接地作爲第二輸出訊號net 1。 其次，鎖存（latching)區塊240包含一由二圓形連接的反 相器所構成的第一鎖存單元用以鎖存第一輸出訊號與輸出 一反第一輸出訊號netO且輸出一反第一輸出訊號至測試電 壓產生區塊260且一由二圓形連接的反相器所構成的第二鎖 存單元用以鎖存第二輸出訊號net 1與輸出一反第二輸出訊 號至測試電壓產生區塊260。 1298166 測試電壓產生區塊260包含一第一 NOR閘依據關於第 一測試模式訊號TM —VC0RE與反第二輸出訊號之一邏輯 NOR作業結果用以接收第一測試模式訊號tm_CORE與反第 一輸出訊號且產生一第一上拉訊號pu0 ; 一第二NOR閘用以 接收第二測試模式訊號TM_VSS與反第一輸出訊號且輸出 關於第一測試模式訊號TM_VC0RE與反第二輸出訊號之一 邏輯NOR作業之一第一結果訊號，一第三反相器用以反相 第一結果訊號以因此產生作爲一第一下拉訊號pu〇，一第三 NOR閘依據關於第一測試模式訊號tm_CORE與反第一輸出 訊號之一邏輯NOR作業之結果用以接收第一測試模式訊號 TM-VC0RE與反第一輸出訊號且產生一第二上拉訊號pul， 一第四NOR閘用以接收第二測試模式訊號tm_VSS與反第 二輸出訊號且輸出關於第一測試模式訊號TM_VCORE與反 第二輸出訊號之一邏輯NOR作業之一第二結果訊號，一第 三反相器用以反相第二結果訊號以因此產生作爲一第二下 拉訊號pdl ; —藉第一上拉訊號pu〇所控制的第七m〇S電晶 體用以使用一核心電壓VC ORE供應第二局部I/O線路LI0 作爲所輸入的資料訊號與預定的測試電壓之一，一藉第一下 拉訊號pdO所控制的第八M0S電晶體用以使用一接地VSS 供應第一局部I/O線路LI0作爲所輸入的資料訊號與預定的 測試電壓之一，一藉第二上拉訊號pu 1所控制的第九Μ0 S 電晶體用以使用一核心電壓VC0RE供應第二局部I/O線路 LI0B作爲所輸入的資料訊號與預定的測試電壓之一，且一 藉第二下拉訊號p d 1所控制的第十μ 0 S電晶體用以使用一 1298166 接地vss供應第二局部I/O線路LI0B作爲所輸入的資料訊 號與預定的測試電壓之一。 在此，第一測試模式訊號TM_VCORE用以供應一邏輯 高位準電壓至胞元陣列之一單元胞元且第二測試模式訊號 TM — V S S用以供應一邏輯低位準電壓至胞元陣列之單元胞 元。 在正常模式中，假如自第一鎖存區塊所輸出之反第一輸 出訊號爲一邏輯筒位準且自第二鎖存區塊所輸出之反第二 輸出訊號爲一邏輯低位準，寫入驅動器2 0 0輸出一邏輯低位 準電壓至第一局部I/O線路LIO且一邏輯高位準電壓至第二 邏輯I/O線路LIOB，假如預充命令訊號LIO_RSTB被驅動， 第一與第二局部I / 〇線路L10與LIΟ B被浮置。 在測試模式中，假如第一測試模式訊號TM_VCORE爲 一邏輯高位準，第一與第二局部I/O線路LIO與LIOB成爲 一邏輯高位準；且假如第二測試模式訊號TM_V S S爲一邏輯 高位準，第一與第二局部I/O線路LIO與LIOB成爲一邏輯 低位準。 第7圖爲一電路圖描述如第4圖中所示之一寫入驅動器 控制區塊。 如所示，寫入驅動器控制區塊2 9 0包含複數個反相器 一定時控制器與一 NAND閘，在傳統記憶元件中，寫入驅動 器控制區塊藉一預定時間用以延遲一寫入指令casp_wt以因 此產生一寫入啓動訊號，然而在本發明中，因爲寫入驅動器 2 00對應測試模式啓動訊號TM_EN被作業，複數個邏輯閘 1298166 被加入於寫入驅動器控制區塊290中用以對應測試模式啓動 訊號TM_EN產生寫入啓動訊號WDEN。 第8 A與8B圖爲電路圖描述如第4圖中所示之用以控制 半導體記憶元件之第一測試決策區塊，詳細地，第8A圖爲 一電路圖描述如第4圖中所示之用以控制半導體記憶元件之 第一測試決策區塊之第一區塊；第8B圖爲一電路圖描述如 第4圖中所示之用以控制半導體記憶元件之第一測試決策區 塊之第二區塊，參考第8A與8B圖，每一區塊包含二反相器 與二傳輸聞。 在此，半導體記憶元件包含複數個寫入驅動器與複數個 位元線路對，參考下表，該測試藉使用複數個測試控制訊號 於位元線路對之偶數與奇數時間之一基礎被執行，在此訊 號TM_VD_EV對應於偶數號碼位元線路對是用以供應一邏 輯高位準電壓至偶數號碼位元線路對，即BL偶數與BLB偶 數，訊號TM_SS_EV對應於偶數號碼位元線路對是用以供應 一邏輯低位準電壓至偶數號碼位元線路對，即BL偶數與 BLB偶數，訊號TM_VD_OD對應於奇數號碼位元線路對是 用以供應一邏輯高位準電壓至奇數號碼位元線路對，即BL 奇數與BLB奇數，訊號TM_VD__OD對應於奇數號碼位元線 路對是用以供應一邏輯低位準電壓至奇數號碼位元線路 對，即BL奇數與BLB奇數。 1298166 BL 偶數 BLB 偶數 BL 奇數 BLB 奇數 TM_VD _EV TM_SS _EV TM_VD _0D TM_SS _OD 情形1 筒 高 X X 高 低 低 低 情形2 X X 高 高 低 低 高 高 情形3 低 低 X X 低 高 低 低 情形4 X X 高 高 低 低 高 低 胃2表：對應於複數測試控制訊號之位元線路對之邏輯位準 在此，假如訊號TM_VD —0D與TM_SS_EV爲邏輯低位 準’奇數號碼位元線路對爲空的，而且雖然未示於第二表 中’依據本發明在半導體記憶元件所執行之測試中有許多情 形。 另外，複數個控制訊號可被減少，例如藉使用訊號 TM_EV —0D 訊號、TM_VD —0D 自訊號 TM_VD_EV 被產生， 即是使用訊號TM_EV_OD所輸入測試控制訊號之數目被減 少，在下表中，訊號 TM_EV —0D、TM-VD —EV 與 TM —ss —EV 被輸入且訊號TM_VD —OD與TM_SS_OD自第8A與8B圖所 示之第一^與第一►區塊被產生。 1298166 BL 偶數 BLB 偶數 BL 奇數 BLB 奇數 TM—VD _EV TM_SS _EV TM_VD _0D TM_SS _0D TM_EV _0D 情形1 尚 局 ft 局 高 低 高 低 低 情形2 低 低 低 低 低 筒 低 高 低 情形3 尚 高 低 低 高 低 低 局 高 情形4 低 低 高 高 低 尚 高 低 高 第3表：對應於複數測試控制訊號之位元線路對之邏輯位準。 第9圖爲一電路圖描述第4圖中所示之寫入驅動器之另 一例示實施例。 如所示，寫入驅動器200’’包含資料接收區塊220、鎖存 區塊240與一測試電壓產生區塊260。 在此，資料接收區塊220與鎖存區塊240對第6圖中所 描述者爲相同的，因此關於資料接收區塊2 2 0與鎖存區塊 240之詳細描述被省略。 測試電壓產生區塊260對應於第一至第四測試模式訊號 是用以接收反第一輸出訊號、反第二輸出訊號、一第一測試 模式訊號TM_VC_BL、一第二測試模式訊號TM_SS_BL、一 弟二測g式模式訊號Τ Μ _ V C — B L B與·一第四測試模式訊號 TM-SS —BLB以因此輸出輸入資料訊號與預定測試電壓之一 至每一局部I/O線路對LIO與LIOB。

δ羊細地，測試電壓產生區塊2 6 0包含一第一 ν 〇 R閘依據 關於第一測試模式訊號TM-VC —BL與反第二輸出訊號之一 邏輯NOR作業結果用以接收第一測試模式訊號τΜ vC BL -20- 1298166 與反第二輸出訊號且產生一第一上拉訊號pU〇，一第二NOR 閘用以接收第二測試模式訊號TM_SS_BL與反第一輸出訊 號且關於第二測試模式訊號TM —SS-BL與反第一輸出訊號 輸出一邏輯NOR作業之一第一結果訊號，一第三反相器用 以反相第一結果訊號以因此產生作爲一第一下拉訊號p d 〇， 一第三N 0 R閘依據關於第一測試模式訊號與反第一輸出訊 號之一邏輯NOR作業之結果用以接收第三測試模式訊號 TM-VC_BLB與反第一輸出訊號且產生一第二上拉訊號 pul，一第四NOR閘用以接收第四測試模式訊號tm_SS_BLB 與反第二輸出訊號且輸出關於第四測試模式訊號 TM —SS_BLB與反第二輸出訊號之一邏輯n〇R作業之一第二 結果訊號’ 一第三反相器用以反相第二結果訊號以因此產生 作爲一第一下拉訊號p d 1，一藉第一上拉訊號p d 〇所控制的 第七MOS電晶體用以使用一核心電壓供應第一局部1/〇線 路作爲所輸入的資料訊號與預定的測試電壓之一，一藉第一 上拉訊號p d 0所控制的第八μ 0 S電晶體用以使用一接地供 應第一局部I/O線路作爲所輸入的資料訊號與預定的測試電 壓之一，一藉第二上拉訊號pul所控制的第九MOS電晶體 用以使用一核心電壓供應第二局部1/0線路LIOB作爲所輸 入的資料訊號與預定的測試電壓之一，且一藉第二下降訊號 pdl所控制的第十MOS電晶體用以使用一接地供應第二局 部I/O線路LIOB作爲所輸入的資料訊號與預定的測試電壓 之一。 與第ό圖相比’第9圖中所示之寫入驅動器藉使用第一 1298166 至第四測試模式訊號可執行具有更多情形 地，第9圖中所示之寫入驅動器可供應二^ 至第一與第二局部I/O線路。 第10A至10D圖爲電路圖描述如第4 ϋ 制半導體記憶元件之第二測試決策區塊。 如所不’第一測試決策區塊包含一弟一* 一個由二反相器與二傳輸閘所構成，每一 Ϊ 別地相同於第8Α與8Β圖所示之第一與第 參考下表，該測試藉使用複數個測試老 路對之偶數與奇數時間之一基礎被執行。 ;之一測試，特別 F同邏輯位準電壓 S中所示之用以控 至一第四區塊每 £塊在結構上係個 二區塊。 宫制訊號於位元線 -22- 1298166 BL 偶數 BLB 偶數 BL奇 數 BLB 奇數 TM_VD JEV TM一 SS 一 EV TM一 VD 一 EV TM一 SS —EV TM一 VD _0D TM一 SS 一 0D TM一 VD _0D TM一 SS 一 0D TM一 EV 一 0D 情形1 低 低 低 高 低 高 低 高 低 高 低 高 低 情形2 低 高 低 低 低 高 高 低 低 局 高 低 低 情形3 高 低 高 高 高 低 低 局 高 低 低 高 低 情形4 高 高 高 低 高 低 高 低 高 低 高 低 低 情形5 低 低 高 高 低 局 低 高 高 低 高 低 高 情形6 低 高 高 低 低 局 局 低 高 低 低 局 高 情形7 高 低 低 高 高 低 低 商 低 高 高 低 局 情形8 高 高 低 低 高 低 高 低 低 高 低 高 尚 第4表：對應於複數測試控制訊號之位元線路對之邏輯位準。 在此，假如訊號TM —VC_EV與TM_VC_OD是相似於第 2與3表中之訊號TM_VD_EV與TM-VD —0D，而且，訊號 TM — VC —EV是關於每一局部I/O線路對之第一局部I/O線路 LIO與訊號TM — VC — EVB是關於每一局部I/O線路對之第二 局部I/O線路LIOB，而且，訊號TM —VC — EV被對應於位元 線路對之偶數且訊號TM_VC_OD被對應於位元線路對之奇 數；且訊號TM_VC_EV是用以供應一邏輯高位準電壓至對 應的位元線路且訊號TM_SS_EV是用以供應一邏輯低位準 電壓至對應的位元線路。 另外，雖然未示於第二表中，依據本發明在半導體記憶 元件所執行之測試中有許多情形。 第11圖爲一方塊圖顯示依據本發明之一第二實施例之 -23 - 1298166 一半導體記憶元件。 如所示，半導體記憶元件包含一胞元陣列20、一位元線 路感測放大器陣列 60、一位元線路感測放大器控制區塊 172、一 X解碼器171、一 Y解碼器176、一 X-路徑控制區 塊174、一 Y解碼器控制區塊178、一局部I/O線路預充區 塊190、一局部預充訊號產生器179、一寫入驅動器200與 一寫入驅動器控制區塊290。 參考第1 1圖，該半導體記憶元件相似於第4圖中所示 之半導體記憶元件，所以，關於以上所描述區塊之一詳細描 述在此被省略，然而，半導體記憶元件尙且包含一耦接至局 部位元I/O線路對LIO與LIOB之一測試電壓供應器400。 於此，寫入驅動器2 0 0在測試模式中不產生任何預定測 試電壓，寫入驅動器200在功能上非常相似於傳統半導體記 憶元件中之寫入驅動器，在測試模式中，預定測試電壓自測 試電壓供應器被產生，另外，二不同測試電壓可個別被供應 至第一與第二局部I/O線路、被包含於位元線路感測放大器 陣列60中之一預充區塊在測試模式中未被驅動。 相同地，第1 1圖中所示之半導體記憶元件，複數個位 元線路對，例如BL與BLB被耦接至區段I/O線路對SIO 與SIOB且複數個區段I/O線路，例如SI0與SI0B被耦接 至局部I/O線路對LIO與LIOB，即一第一局部I/O線路與 一第二局部I/O線路。 其具有二切換區塊：一第一個係對應於行控制訊號Yi 用以連接或斷開位元線路對至區段I/O線路對與一第二個係 -24- 1298166 對應於一資料I/O控制訊號i〇sw用以連接或斷開區段I/O線 路對至局部I/O線路對。 預定測試電壓藉測試電壓供應器400被產生且被供應至 局部線路對LIO與LIOB接著經由第二切換區塊，預定測 試電壓被傳輸至區段I/O線路對SIO與SIOB，之後接著經 由第一切換區塊，對應於行控制訊號Yi預定測試電壓被供 應至位元線路對BL與BLB。 第12圖爲一方塊圖描述如第11圖中所示之測試電壓供 應區塊400之一例示實施例。 如所示，寫入驅動器200與局部I/O線路預充區塊190 被描述，而且，測試電壓供應器，例如40 1被描述。 於此在測試模式中，測試電壓供應器40 1對應於一第一 測試電壓控制訊號TM_VCORE與一第二測試電壓控制訊號 TM — VSS產生預定測試電壓。 測試電壓供應器40 1包含一反相器用以反相第一測試電 壓控制訊號TM — VCORE、一第一至一第四控制電晶體、第一 與第三控制電晶體個別地被耦接至核心電壓VCORE對應於 反相器之一輸出訊號輸出核心電壓VC ORE至第一與第二局 部線路對LIO與LIOB，且第二與第四控制電晶體個別地被 耦接至接地VSS對應於第二測試電壓控制訊號TM_VSS輸 出接地VSS至第一與第二局部I/O線路對LIO與LIOB。 第13圖爲一方塊圖描述如第11圖中所示之一測試電壓 供應區塊400之另一例示實施例。 如所示，測試電壓供應器，例如4 1 1，寫入驅動器200 -25 - 1298166 與寫入驅動器控制控制區塊290之一部分電路被描述。 於此，在測模式中測試電壓供應器4 1 1對應於一第一至 一第四測試電壓控制訊號 TM — VC — BL、TM —SS — BL、 TM_VC —BLB與TM —SS —BLB可產生二不同預定測試電壓。 測試電壓供應器4 1 1包含一第一控制反相器用以反相第 一測試電壓控制訊號TM_VC_BL、一第二控制反相器用以反 相第三測試電壓控制訊號TM_VC_BLB、一第一至一第四控 制電晶體，第一與第三控制電晶體個別地被耦接至核心電壓 VCORE對應於第一與第二控制反相器之輸出訊號輸出核心 電壓VCORE至第一與第二局部線路對LIO與LIOB，且第二 與第四控制電晶體個別地被耦接至接地V S S對應於第二與 第四測試電壓控制訊號TM_SS_BL與TM — SS — BLB輸出接地 VSS至第一與第二局部I/O線路對LIO與LIOB。 與第1 2圖相比，示於第1 3圖之測試電壓供應器4 1 1藉 使用第一至第四測試電壓控制訊號 TM_VC_BL、 TM —SS_BL、TM —VC —BLB與TM — SS —BLB可執行具有多種情 形之一測試，即是示於第1 3圖之測試電壓供應器4 1 1可供 應二不同邏輯位準電壓至第一與第二局部1/0線路。 第1 4A與1 4B圖爲方塊圖描述如第1 3圖中所示之測試 電壓供應區塊4 1 1對應於偶數與奇數局部1/0線路對。 如所示，一偶數測試電壓供應區塊例如4 1 2與一奇數 測試電壓供應區塊，例如4 1 3在結構上相同於第1 3圖所示 之測試電壓供應區塊4 1 1。 然而，包含偶數測試電壓供應區塊4 1 2與奇數測試電壓 -26 - 1298166 供應區塊4 1 3之半導體記憶元件對應於測試電壓控制訊號之 八個數目可執行具有更多情形之一測試。 如上所描述，訊號TM_VC_EV是關於每一偶數局部I/O 線路對之一第一偶數局部 I / 0線路 LI Ο _ E V與訊號 TM_VC —EVB是關於每一偶數局部I/O線路對之一第二偶數 局部I/O線路LIOB — EV，而且，訊號TM —VC —EV被對應於 位元線路對之偶數，訊號TM_VC_OD被對應於位元線路對 之奇數，更特別地，每一奇數局部I/O線路對之一第一奇數 局部I/O線路LIO_OD被對應於每一奇數局部I/O線路對之 一第二奇數局部I/O線路LIOB — OD。 而且，訊號TM-VC_EV與TM_VC_OD是用以供應一邏 輯高位準電壓至偶數與奇數之局部I/O線路之每一個第一局 部I/O線路且訊號TM_SS_EV與TM_SS_OD是用以供應一邏 輯低位準電壓至偶數與奇數之局部I/O線路之每一個第一局 部I/O線路相同地訊號TM_SS —EVB與TM_SS_ODB是用 以供應一邏輯低位準電壓至偶數與奇數之局部I/O線路之每 一*個第—·局部I / 〇線路。 於此，複數個測試電壓控制訊號，例如TM_VC_OD可 藉第10A至10D圖中所描述之第二測試決策區塊被產生。 第15圖爲一方塊圖顯示依據本發明之一第三實施例之 一半導體記憶元件。 如所示，半導體記憶元件包含一胞元陣列20、一位元線 路感測放大器60、一位元線路感測放大器控制區塊1 72、一 X解碼器171、一 Y解碼器176、一 X-路徑控制區塊174、 -27 - 1298166 一 Y解碼器控制區塊178、一局部I/O線路預充區塊190,、 一局部預充訊號產生器179、一寫入驅動器200與一寫入驅 動器控制區塊2 9 0。 參考第1 1圖，半導體記憶元件除局部I/O線路預充區 塊1 90’外是相似於第4圖所示之半導體記憶元件，所以關於 以上描述之區塊之一詳細描述是被在此被省略。 與第4與1 1圖相比，半導體記憶元件在測試模式中不 包含測試電壓控制器400用以產生一預訂的測試電壓或寫入 驅動器200在測試模式中用以產生一預訂的測試電壓且在正 常模式中傳輸一輸入資料至每一局部I/O線路，然而，局部 I/O線路預充區塊190’可輸出一預定測試電壓至每一局部 I/O線路對LIO與LIOB。 而且，局部I/O線路預充區塊1 90 ’接收一第一測試模式 訊號TM —VCORE與一第二測試模式訊號TM_VSS以因此在 測試模式中產生一預定測試電壓至局部I/O線路對LIO與 LIOB 〇 相同的，在第1 5圖所示之半導體記憶元件中，複數位 元線路對，例如BL與BLB被耦接至區段I/O線路對SIO與 SIOB與複數個區段I/O線路，例如SIO與SIOB被耦接至局 部I/O線路對LIO與LIOB，即一第一局部I/O線路與一第 二局部I/O線路。 其具有二切換區塊：一第一個係對應於行控制訊號Yi 用以連接或斷開位元線路對至區段I/O線路對與一第二個係 對應於一資料I/O控制訊號i〇sw用以連接或斷開區段I/O線 -28- 1298166 路對至局部I/O線路對。 預定測試電壓藉局部I/O線路預充區塊190’被產生且被 供應至局部I/O線路對LIO與LIOB，接著經由第二切換區 塊，預定測試電壓被傳輸至區段I/O線路對SIO與SIOB， 接著經由第一切換區塊，預定測試電壓對應於行控制訊號 Yi被供應至位元線路對BL與BLB。 第16圖爲一電路圖描述如第15圖中所示之一局部I/O 線路預充區塊190’。 如所示，局部I/O線路預充區塊190’包含一反相器、一 邏輯NOR閘與六個電晶體。 在傳統半導體記憶元件中，局部I/O線路預充區塊包含 第一至地三電晶體，每一個藉預充命令訊號LIO_RSTB所控 制，接著對應於預充命令訊號LI0_RSTB，局部I/O線路預 充區塊預充核心電壓VCORE至第一與第二局部I/O線路對 LIO 與 LIOB。 然而，在本發明中局部I/O線路預充區塊190’輸出核心 電壓VC ORE與接地VSS之一至第一與第二局部I/O線路對 LI0與LIOB，詳細地，假如訊號TM —VCORE被驅動，局部 I/O線路預充區塊190’供應核心電壓VC ORE，即一邏輯高位 準訊號至第一與第二局部I/O線路對LI0與LIOB，且假如 訊號TM_VSS被驅動，局部I/O線路預充區塊190’供應接地 VSS，即一邏輯低位準訊號至第一與第二局部I/O線路對LI0 與 LIOB。 在另一方面，因爲局部I/O線路預充區塊190’產生一預 -29- 1298166 定測試電壓用以執半導體記憶元件之背景測試， 測試模式中供應二不同測試電壓至第一與第二房 路’即是，第1 5與1 6圖所示之半導體記憶元件 偶數與奇數位元線路對之一基礎中可被執行，而 元線路對之一第一與一第二位元線路之一基礎。 如以上所描述，依據本發明一方法用以在半 件中執行一背景寫入測試包含產生在至少一測; 之S10之步驟，S20準備一測試路徑用以傳輸一 一單元胞元之測試命令訊號所輸出之一預定測試 供應預定測試電壓至一局部I/O線路對，且S60 元之一儲存的資料以符合幕後寫入測試之一結果 而且，在步驟S 1 0中，對應於一測試模式啓 一測試命令訊號自測試決策區塊被輸出，而且測 包含複數個測試命令訊號組，例如二測試模式訊 模式訊號與八測試電壓控制訊號，每一個依據一 寫入測試之一範圍所輸出。 依據本發明之半導體記憶元件中，複數個/ 例如BL與BLB被耦接至區段I/O線路對SI0與 數個區段I/O線路，例如SIO與SIOB被耦接至 路對LIO與LIOB，即一第一局部I/O線路與一第 線路。 其具有一切換區塊：一第一個係對應於行担 用以連接或斷開位元線路對至區段I/O線路對與 對應於一資料I/O控制訊號iosw用以連接或斷開 它不可能在 3部I / 0線 背景測試在 非在每一位 導體記憶元 試命令訊號 對應於進至 :電壓，S40 讀取單元胞 〇 動訊號至少 試決策區塊 號、四測試 整體與幕後 ί立元線路對 s I ο Β與複 局部I/O線 ;二局部I/O ?制訊號Yi 一第二個係 區段I/O線 -30- 1298166 路對至局部I/O線路對。 預定測試電壓藉寫入驅動器200’、測試電 或局部I/O線路預充區塊190’被產生且被供應 路對LIO與LIOB，接著經由第二切換區塊， 被傳輸至區段I / 0線路對S IΟ與S IΟ B，再接 換區塊，預定測試電壓對應於行控制訊號Yi 線路對BL與BLB。 最後地，在步驟S 6 0中，經由一準備的資 之預定測試電壓對應於準備的資料路徑藉感 胞元中之一資料而被檢查，假如資料未匹配g 半導體記憶元件會有一錯誤，即它意指半導體 瑕疵單元胞元或一故障資料路徑介於每一單 I/O線路對間。 在此，參考第2至4表，半導體記憶元件 數個測試情形被更加描述。 在本發明中，測試可於偶數與奇數位元 礎、每一位元線路對之一第一與一第二位元線 偶數與奇數位元線路對之一基礎與每一位元 一與一第二位元線路被執行，依據該測試，測 是不同的。 在第2與4表中幕後測試之代表例被描纽 幕後測試具有1 6種情形，但1 6種情形之一些 並未經常被使用，例如在四位元線路中三個之 數位兀線路、一偶數位元線路條、一奇數位元 (壓供應器400 :至局部I/O線 預定測試電壓 著經由第一切 被供應至位元 料路徑所輸入 測儲存於單元 ί定測試電壓， 記憶元件有一 元胞元與局部 中所執行之複 線路對之一基 路之一基礎或 線路對之一第 試訊號之數目 ^，在最大時， 在幕後測試中 .情形，即一偶 線路與一奇數 -31- 1298166 位元線路條具有相同邏輯値，例如Η，Η，Η與L是不尋常的。 爲達成複數個情形，半導體記憶元件可接收二個、四個 或九個測試控制訊號，假如半導體記憶元件包含於第8A與 8B或第10A至10D所描述之一測試決策區塊，半導體記憶 元件可藉使用測試控制訊號之最少數目執行幕後測試。 而且，在以上所描述之半導體記憶元件，預定測試電壓 被供應至局部I/O線路對，然而預定測試電壓依據幕後測試 之目標可被供應至其他。 在本發明中，雖然藉一簡化之製造方法與一中度的製造 成本被製成，一半導體記憶元件可執行各種信賴度測試。 此外，因爲具有附加模組與電線之半導體記憶元件在它 的周圍區域以執行一信賴度測試，一製造步驟或半導體記憶 元件之覆鍍可被減少。 而且，半導體記憶元件可在各種類型中執行幕後測試用 於一信賴度測試，更特定地，藉在幕後測試中供應不同測試 電壓至一位元線路對所組成之第一與第二位元線路。 本發明包含關於在2004年7月29日向韓國專利局送件 之韓國專利申請號No. 2004-59668之發明主體，其全部內容 藉參考被倂入於此。 當本發明關於特別實施例被描述，各種改變與修改可被 達成而不用逸離如以下申請專利範圍所界定之本發明精神 與範圍對那些熟知技藝人士將是明顯的。 【圖式簡單說明】 本發明之以上與其他目的與特色從以下較佳實施例連 -32- 1298166 結附圖描述將變得顯而易見，其中： 第1圖爲一方塊圖顯示複數個胞元陣列與一傳統半導體 記憶元件之資料寫入路徑。 第2圖爲一方塊圖具體地描述如第1圖中傳統半導體記 憶元件之一資料寫入路徑。 第3圖爲一方塊圖描述如第1圖中所示傳統半導體記憶 元件之區段中之一幕後方法。 第4圖爲一方塊圖顯示依據本發明之一第一實施例之一 半導體記憶元件。 第5圖爲一電路圖描述如第4圖中所示之一位元線路感 測放大器控制區塊之一部分電路。 第6圖爲一電路圖描述如第4圖中所示之一寫入驅動器 之一例示實施例。 第7圖爲一電路圖描述如第4圖中所示之一寫入驅動器 控制區塊。 第8A與8B圖爲電路圖描述如第4圖中所示之用以控制 半導體記億元件之第一測試決策區塊。 第9圖爲一電路圖描述如第4圖中所示之寫入驅動器之 另一例示實施例。 第10A至10D圖爲電路圖描述如第4圖中所示之用以 控制半導體記憶元件之第二測試決策區塊。 第11圖爲一方塊圖顯示依據本發明之一第二實施例之 一半導體記憶元件。 第1 2圖爲一方塊圖描述如第1 1圖中所示之一測試電壓 -33- 1298166 供應區塊之一例示實施例。 第13圖爲一方塊圖描述如第u圖中所示之一測試電壓 供應區塊之另一例示實施例。 第1 4 A與1 4 B圖爲方塊圖描述如第1 3圖中所示之測試 電壓供應區塊對應於偶數與奇數局部I/O線路對。 第1 5圖爲一方塊圖顯示依據本發明之一第三實施例之 一半導體記憶元件。 第16圖爲一電路圖描述如第15圖中所示之一局部I/O 線路預充區塊。 【主要元件符號說明】 YIS W 第一開關 IOS W 第二開關 RTO 第一放大電壓 VBLP 測試資料電壓 WDRV 寫入驅動器 lioO 至 lio3 局部I/O線路 sioO 至 sio3 區段I/O線路 BL0 至 BL5 位元線路 20 胞元陣列 60 位元線路感測放大器 100 區段 171 X解碼器 172 位元線路感測放大器控制區塊 174 X-路徑控制區塊 -34- 1298166 176 Υ解碼器 178 γ解碼器控制區塊 179 局部預充訊號產生器 190，19(Γ 局部I / 0線路預充區塊 200, 2005 寫入驅動器 220 資料接收區塊 240 鎖存區塊 260 測試電壓產生區塊 290 寫入驅動器控制區塊 4 Ο Ο，4 Ο 1，4 1 1，4 1 2，4 1 3 測試電壓供應器

Claims (1)

1298166 第9 3 1 4 Ο Ο 1 0號「測試半導體記憶元件之裝置與方法」專利案 (2008年3月修正） 十、申請專利範圍： 1 · 一種半導體gB憶兀件，用以執行信賴度測試，包括： 寫入驅動區塊，用以在測試模式中產生預定的測試電 壓’且在正常模式中於資料存取作業期間傳送自外部電路 所輸入之資料進入局部I/O線路對； 局部I/O線路對，耦接至寫入驅動區塊，用以在測試 模式中接收預定的測試電壓；及 胞元陣列’具有複數個單元胞元與複數個位元線路 對，各位元線路對具有第一與第二位元線路且耦接到至少 一單元胞元，用以自每一個局部I/O線路對接收預定的測 試電壓’藉此檢查在測試模式中信賴度測試之測試結果。 2 ·如申請專利範圍第1項之半導體記憶元件，其中又包括： 複數個區段I/O線路對，每一個具有第一與第二區段 I/O線路且每一個耦接於每一位元線路對與每一局部I/O 線路對間； 複數個第一切換區塊，回應第一控制訊號，用於連 接或斷開每一位元線路對至每一區段I/O線路對；及 複數個第二切換區塊，回應第二控制訊號，用於連 接或斷開每一區段I/O線路對至每一局部I/O線路對； 其中第一與第二控制訊號分別對應於輸入至半導體 記憶元件之位址與命令訊號。 3 .如申請專利範圍第1項之半導體記憶元件，其中又包括局 1298166 部ι/ο線路預充電區塊，用以預充電局部1/〇線路對。 4 ·如申請專利範圍第3項之半導體記憶元件，其中寫入驅動 區塊包含： 資料接收區塊，用以接收所輸入的資料訊號、預充電 命令訊號與寫入啓動訊號，且產生第一與第二輸出訊號； 鎖存區塊，用以分別接收與鎖存第一與第二輸出訊號 以輸出反相第一輸出訊號與反相第二輸出訊號；及 測試電壓產生區塊，用以接收反相第一輸出訊號、反 相第一輸出訊號與第一與第二測試模式訊號，藉此回應於 第一與第二測試模式訊號，輸出所輸入的資料訊號與預定 的測試電壓之一至每一局部I/O線路對。 5 .如申請專利範圍第4項之半導體記憶元件，其中資料接收 區塊包含： 第一 MOS電晶體，藉由預充電命令訊號所控制，用 以輸出核心電壓作爲第一輸出訊號； 第二MOS電晶體，透過整體的I/O線路藉由輸入資 料訊號所控制，用以傳輸接地； 第三Μ O S電晶體，藉由寫入啓動訊號所控制，用以 輸出自第二MOS電晶體所傳輸的接地作爲第一輸出訊號； 第四MO S電晶體，藉由預充電命令訊號所控制，用 以輸出核心電壓作爲第二輸出訊號； 第一反相器，用以反相所輸入的資料訊號； 第五MOS電晶體，透過整體的I/O線路藉由反相輸 入資料訊號所控制，用以傳輸接地；及 1298166 第六MOS電晶體，藉由寫入啓動訊號所控制，用以 輸出自第二MOS電晶體所傳輸的接地作爲第二輸出訊號。 6·如申請專利範圍第5項之半導體記憶元件，其中鎖存區塊 包含： 第一鎖存單元，由二圓形連接的反相器所構成，用 以鎖存第一輸出訊號與輸出反相第一輸出訊號至測試電 壓產生區塊；及 第二鎖存單元，由二圓形連接的反相器所構成，用 以鎖存第二輸出訊號與輸出反相第二輸出訊號至測試電 壓產生區塊。 7·如申請專利範圍第6項之半導體記憶元件，其中測試電壓 產生區塊包含： 第一 NOR閘，依據關於第一測試模式訊號與反相第 二輸出訊號之邏輯N OR作業結果，用以接收第一測試模 式訊號與反相第二輸出訊號，且產生第一上拉訊號； 第二NOR閘，用以接收第二測試模式訊號與反相第 一輸出訊號，且輸出關於第一測試模式訊號與反相第二輸 出訊號之邏輯NOR作業之第一結果訊號； 第三反相器，用以反相第一結果訊號以藉此產生作爲 第一下拉訊號； 第三NOR閘，依據關於第一測試模式訊號與反相第 一輸出訊號之邏輯N 0 R作業之結果，用以接收第一測試 模式訊號與反相第一輸出訊號，且產生第二上拉訊號； 第四NOR閘，用以接收第二測試模式訊號與反相第 1298166 二輸出訊號’且輸出關於第一測試模式訊號與反相第二輸 出訊號之邏輯nor作業之第二結果訊號； 第三反相器，用以反相第二結果訊號以藉此產生作爲 第二下拉訊號； 第七MOS電晶體，藉由第一上拉訊號所控制，用以 供應第二局部I/O線路核心電壓，作爲所輸入的資料訊號 與預定的測試電壓之一者； 第八MOS電晶體’藉由第一下拉訊號所控制，用以 供應第一局部I/O線路接地，作爲所輸入的資料訊號與預 定的測試電壓之一者； 第九MOS電晶體，藉由第二上拉訊號所控制，用以 供應第二局部I / 0線路核心電壓，作爲所輸入的資料訊號 與預定的測試電壓之一者；及 第十MOS電晶體，藉由第二下拉訊號所控制，用以 供應第二局部I/O線路接地，作爲所輸入的資料訊號與預 定的測試電壓之一。 8 ·如申請專利範圍第7項之半導體記憶元件，其中寫入啓動 訊號係回應自半導體記億元件外部所輸入之寫入命令訊 號與測試命令訊號而驅動。 9·如申請專利範圍第3項之半導體記憶元件，其中寫入驅動 區塊包含： 資料接收區塊，用以接收所輸入的資料訊號、預充電 命令訊號與寫入啓動訊號，且產生第一與第二輸出訊號； 鎖存區塊，用以分別接收與鎖存第一與第二輸出訊 1298166 號’以輸出反相第一輸出訊號與反相第二輸出訊號；及 測試電壓產生區塊，用以接收反相第一輸出訊號、反 相第二輸出訊號、第一測試模式訊號、第二測試模式訊 號、第三測試模式訊號與第四測試模式訊號，以藉此回應 第一至第四測試模式訊號，輸出所輸入的資料訊號與預定 的測試電壓之一至每一局部I/O線路對。 1 〇 ·如申請專利範圍第9項之半導體記憶元件，其中資料接收 區塊包含： 第一 MOS電晶體，藉由預充電命令訊號所控制，用 以輸出核心電壓作爲第一輸出訊號； 第二MOS電晶體，透過整體的I/O線路藉由輸入資 料訊號所控制，用以傳輸接地； 第三MOS電晶體，藉由寫入啓動訊號所控制，用以 輸出自第二MOS電晶體所傳輸的接地作爲第一輸出訊號； 第四MOS電晶體，藉由預充電命令訊號所控制，用 以輸出核心電壓作爲第二輸出訊號； 第一反相器，用以反相所輸入的資料訊號； 第五MOS電晶體，透過整體的I/O線路藉由反相輸 入的資料訊號所控制，用以傳輸接地；及 第六MOS電晶體，藉由寫入啓動訊號所控制，用以 輸出自第二MOS電晶體所傳輸的接地作爲第二輸出訊號。 U .如申請專利範圍第1 0項之半導體記憶元件，其中鎖存區 塊包含： 第一鎖存單元，由二圓形連接的反相器所構成’用 1298166 以鎖存第一輸出訊號與輸出反相第一輸出訊號至測試電 壓產生區塊；及 第二鎖存單元，由二圓形連接的反相器所構成，用 以鎖存第二輸出訊號與輸出反相第二輸出訊號至測試電 壓產生區塊。 1 2 ·如申請專利範圍第1 〇項之半導體記憶元件，其中測試電 壓產生區塊包含： 第一 NOR閘，用以依據關於第一測試模式訊號與反 相第二輸出訊號之邏輯NOR作業結果，接收第一測試模 式訊號與反相第二輸出訊號，且產生第一上拉訊號； 第二NOR閘，用以接收第二測試模式訊號與反相第 一輸出訊號，且輸出關於第二測試模式訊號與反相第二輸 出訊號之邏輯NOR作業之第一結果訊號； 第三反相器，用以反相第一結果訊號，藉此產生作爲 第一下拉訊號； 第三NOR閘，依據關於第三測試模式訊號與反相第 一輸出訊號之邏輯N 0 R作業之結果，用以接收第三測試 模式訊號與反相第一輸出訊號，且產生第二上拉訊號； 第四NOR閘，用以接收第四測試模式訊號與反相第 二輸出訊號，且輸出關於第四測試模式訊號與反相第二輸 出訊號之邏輯NOR作業之第二結果訊號； 第三反相器，用以反相第二結果訊號以藉此產生作爲 第二下拉訊號； 第七MOS電晶體，藉由第一上拉訊號所控制，用以 1298166 供應第一局部I / 0線路核心電壓，作爲所輸入的薈料巧號 與預定的測試電壓之一者； 第八MOS電晶體，藉由第一下拉訊號所控制，用以 供應弟一*局部I / 0線路接地’作爲所輸入的資料訊號預 定的測試電壓之一者； 第九MOS電晶體，藉由第二上拉訊號所控制，用以 供應第二局部I / 0線路核心電壓，作爲所輸入的資料訊號 與預定的測試電壓之一者；及 第十MOS電晶體，藉由第二下拉訊號所控制，用以 供應弟—*局部I / 〇線路接地’作爲所輸入的資料訊號與預 定的測試電壓之一者。 1 3 ·如申請專利範圍第1 2項之半導體記憶元件，其中寫λ啓 動訊號係回應自半導體記憶元件外部所輸入之寫入命令 訊號與測試命令訊號而驅動。 1 4·如申請專利範圍第1項之半導體記憶元件，更包括藉由測 試模式啓動訊號所啓動之測試決策區塊，用以輸出複數個 測試控制訊號至寫入驅動區塊。 1 5 .如申請專利範圍第1 4項之半導體記憶元件，其中信賴度 測試於偶數與奇數位元線路對之基礎、每一位元線路對之 第一與第二位元線路之基礎與偶數與奇數位元線路對之 基礎及每一^位元線路對之第一與第二位兀線路之一者中 被執行。 1 6.如申請專利範圍第1 5項之半導體記憶元件，其中寫入驅 動區塊包含： 1298166 偶數寫入驅動器，耦接至偶數位元線路對；及 奇數寫入驅動器，耦接至奇數位元線路對。 1 7. —種半導體記憶元件，用以執行信賴度測試，包括： 測試電壓產生區塊，用以在測試模式中產生預定的測 試電壓； 局部I/O線路對，耦接至測試電壓產生區塊，用以在 測試模式中接收預定的測試電壓；及 胞元陣列，具有複數個單元胞元與複數個位元線路 對，各位元線路對具有第一與第二位元線路且耦接到至少 一單元胞元，用以自每一個局部I/O線路對接收預定的測 試電壓，藉此檢查在測試模式中信賴度測試之測試結果。 1 8 .如申請專利範圍第1 7項之半導體記憶元件，其中又包括： 局部I/O線路預充電區塊，用以預充電局部I/O線路 對；及 寫入驅動器，用以在資料存取作業中傳送自外部電路 所輸入之資料進入局部I/O線路對。 1 9.如申請專利範圍第1 8項之半導體記憶元件，其中又包括 測試決策區塊，藉由測試模式啓動訊號所啓動，用以輸出 複數個測試控制訊號至寫入驅動器。 20·如申請專利範圍第1 9項之半導體記憶元件，其中信賴度 測試於偶數與奇數位元線路對之基礎、每一位元線路對之 第一與第二位元線路之基礎及偶數與奇數位元線路對與 每一位元線路對之第一與第二位元線路之基礎之一者中 執行。 1298166 2 1 ·如申請專利範圍第20項之半導體記憶元件，其中測盡 壓產生區塊包含： 反相器，用以反相第一測試電壓控制訊號； 第一控制電晶體，回應於反相器之輸出訊號，用》 出邏輯高位準電壓至局部I/O線路對之第一局部I/O 路； 第二控制電晶體，回應於第二測試電壓控制訊號， 以輸出邏輯低位準電壓至局部I/O線路對之第一局部 線路； 第三控制電晶體，回應於反相器之輸出訊號，用 出邏輯高位準電壓至局部I/O線路對之第二局部I/O 路；以及 第四控制電晶體，回應於第二測試電壓控制訊號， 以輸出邏輯低位準電壓至局部I/O線路對之第二局部 線路。 22.如申請專利範圍第20項之半導體記憶元件，其中測_ 壓產生區塊包含： 第一反相器，用以反相第一測試電壓控制訊號； 第一控制電晶體，回應於第一反相器之輸出訊號， 以輸出邏輯高位準電壓至局部I/O線路對之第一局部 線路； 第二控制電晶體，回應於第二測試電壓控制訊號： 以輸出邏輯低位準電壓至局部I/O線路對之第一局部 線路； 電 :輸 線 用 I/O :輸 線 用 I/O ί電 用 I/O 用 I/O 1298166 第二反相器，用以反相第三測試電壓控制訊號； 第三控制電晶體，回應於第二反相器之輸出訊號，用 以輸出邏輯高位準電壓至局部I/O線路對之第二局部I/O 線路； 第四控制電晶體，回應於第四測試電壓控制訊號，用 以輸出邏輯低位準電壓至局部I/O線路對之第二局部I/O 線路。 23. 如申請專利範圍第20項之半導體記憶元件，其中測試電 壓產生區塊包含： 偶數測試電壓產生區塊，耦接至偶數位元線路對；及 奇數測試電壓產生區塊，耦接至奇數位元線路對。 24. —種半導體記憶元件，用以執行信賴度測試，包括： 局部I/O線路預充區塊，用以在測試模式期間產生預 定的測試電壓，且在正常模式期間產生核心電壓作爲局部 I/O線路預充電壓； 局部I/O線路對，耦接至局部I/O線路預充電區塊， 用以在測試模式中接收預定的測試電壓；以及 胞元陣列，具有複數個單元胞元與個別地具有第一與 第二位元線路之複數個位元線路對，且耦接到至少一單元 胞元，用以自每一個局部I/O線路對接收預定的測試電 壓，以藉此檢查在測試模式中信賴度測試之結果。 25·如申請專利範圍第24項之半導體記憶元件，其中又包括 寫入驅動器，用以在正常模式中資料存取作業期間傳送自 外部電路所輸入之資料進入局部I/O線路對。 1298166 26.如申請專利範圍第25項之半導體記憶元件，其中更包括 藉由測試模式啓動訊號所啓動之測試決策區塊，用以輸出 複數個測試控制訊號至寫入驅動器。 27·如申請專利範圍第26項之半導體記憶元件，其中信賴度 測試係於偶數與奇數位元線路對之基礎之一者中執行。 2 8.如申請專利範圍第27項之半導體記憶元件，其中局部I/O 線路預充區塊包含： 預充區塊，在正常模式期間用以預充電局部I/O線路 對作爲核心電壓，且在測試模式期間回應第一測試控制訊 號，輸出邏輯高位準電壓至局部I/O線路對； 接地供應區塊，用以在測試模式期間回應第二測試控 制訊號，輸出邏輯低位準電壓至局部I/O線路對；以及 控制區塊，用以在正常模式與測試模式期間接收預充 電命令訊號與第一測試控制訊號，藉以控制預充區塊。 29.如申請專利範圍第28項之半導體記憶元件，其中控制區 塊包含z 反相器，用以轉換第一測試控制訊號；以及 邏輯NOR閘，用以接收反相器與預充電命令訊號之 輸出訊號，以產生介於反相器之輸出訊號與預充電命令訊 號間之邏輯NOR作業之結果訊號。 3 0.如申請專利範圍第29項之半導體記憶元件，其中預充電 區塊與接地供應區塊係分別由三個MO S電晶體所構成。 3 1 . —種用以在半導體記憶元件中執行幕後寫入測試之方 法，包括步驟： -11- 1298166 a)產生至少一測試命令訊號； b )準備測g式路徑’用以傳輸回應測試命令訊號所輸出 之預定測試電壓進入單元胞元； c) 供應預定測試電壓至局部I/O線路對；以及 d) 讀取單元胞元之儲存的資料，以符合幕後寫入測試 之結果。 32·如申請專利範圍第3 1項之方法，其中在步驟a)中，至少 一測試命令訊號回應於自外部電路所輸入之測試模式啓 動訊號，自測試決策區塊輸出。 3 3 ·如申請專利範圍第3 2項之方法，其中測試決策區塊依據 幕後寫入測試之目標與範圍，輸出二測試模式訊號組、四 測試模式訊號組與八測試電壓控制訊號組之一者。 3 4 . —種半導體記憶元件，用以執行幕後測試，包括： 測試決策區塊，用以決定幕後寫入測試之目標與範 圍，且產生至少一測試控制訊號； 測試電壓產生區塊，回應於自測試決策區塊所輸出之 測試控制訊號，用以輸出至少一預定測試電壓至每一資料 線路； 測試執行區塊，經由每一資料線路耦接至測試電壓產 生區塊，用以接收預定測試電壓以檢查每一資料路徑與每 一單元胞元之錯誤。 3 5 ·如申請專利範圍第3 4項之半導體記憶元件，其中測試決 策區塊藉由自半導體記憶元件之外部側所輸入之測試模 式啓動訊號而啓動。 -12- 1298166 36.如申請專利範圍第35項之半導體記憶元件 策區塊依據幕後寫入測試之目標與範圍，輸 訊號組、四測試模式訊號組與八測試電壓控 者。 37·如申請專利範圍第36項之半導體記憶元件 試依據幕後寫入測試之目標與範圍，於偶數 路對之基礎、每一位元線路對之第一與第二 礎及偶數與奇數位元線路對與每一位元線] 第二位兀線路之基礎之一者中執行。 38·如申請專利範圍第37項之半導體記憶元件 動器在資料存取作業期間，用以傳輸自半導 外部所輸入之資料進入局部I/O線路對，其 期間被作爲測試電壓產生區塊。 39·如申請專利範圍第38項之半導體記憶元件 動器包含： 資料接收區塊，用以接收所輸入的資料 命令訊號與寫入啓動訊號，及產生第一與第 鎖存區塊，用以分別接收與鎖存第一與 以輸出反相第一輸出訊號與反相第二輸出訊 測試電壓產生區塊，用以接收反相第一 相第二輸出訊號及第一與第二測試模式訊號 於第一與第二測試模式訊號，輸出所輸入的 定的測試電壓之一者至每一局部1/0線路對 40 ·如申請專利範圍第3 8項之半導體記憶元件 ，其中測試決 出二測試模式 制訊號組之一 ，其中幕後測 與奇數位元線 位元線路之基 珞對之第一與 ，其中寫入驅 體記憶元件之 係在測試模式 ，其中寫入驅 訊號，預充電 二輸出訊號； 第二輸出訊號 號；以及 輸出訊號、反 ，以藉此回應 資料訊號與預 〇 ，其中寫入驅 !298166 動器包含： 資料接收區塊，用以接收所輸入的資料訊號、預充命 令訊號與寫入啓動訊號，及產生第一與第二輸出訊號； 鎖存區塊，用以分別接收與鎖存第一與第二輸出訊 號’以輸出反相第一輸出訊號與反相第二輸出訊號；以及 電壓產生區塊，用以接收反相第一輸出訊號、反相第 二輸出訊號、第一測試模式訊號、第二測試模式訊號、第 Ξ測試模式訊號與第四測試模式訊號，以藉此回應於第一 至第四測試模式訊號，輸出所輸入的資料訊號與預定的測 試電壓之一者至每一局部I/O線路對。 4 1·如申請專利範圍第37項之半導體記憶元件，其中局部I/O 線路預充電區塊用以在正常模式期間產生核心電壓作爲 局部I/O線路預充電電壓，其係在測試模式期間作爲測試 電壓產生區塊。 42.如申請專利範圍第41項之半導體記憶元件，其中局部I/O 線路預充電區塊包含： 預充電區塊，在正常模式期間用以預充電局部I/O線 路對作爲核心電壓，且在測試模式期間回應第一測試控制 訊號，輸出邏輯高位準電壓至局部I/O線路對； 接地供應區塊，用以在測試模式期間對應第二測試控 制訊號，輸出邏輯低位準電壓至局部I/O線路對；以及 控制區塊，用以在正常模式與測試模式期間接收預充 電命令訊號與第一測試控制訊號，以藉此控制預充電區 塊。 -14- 1298166 43 ·如申請專利範圍第34項之半導體記憶元件，其中測試執 行區塊包含： 具有複數個單元胞元之胞元陣列，每一個用以儲存所 輸入之資料； 感測放大區塊，用以感測與放大儲存於胞元陣列中之 資料；以及 位元線路對，用以傳送介於胞元陣列與感測放大區塊 間之資料。 4 4.如申請專利範圍第43項之半導體記憶元件，其中資料路 徑包含： 區段I/O線路對，每一個具有第一與第二區段I/O線 路且每一個耦接至每一位元線路對； 第一切換區塊，回應於第一控制訊號，用以連接或斷 開每一位元線路對至每一區段I/O線路對； 局部I/O線路對，每一個具有第一與第二局部I/O線 路且每一個耦接至每一區段位元線路對；以及 第二切換區塊，回應於第二控制訊號，用以連接或斷 開每一區段I/O線路對至每一局部I/O線路對； 其中第一與第二控制訊號被分別對應自半導體記憶 元件之外部所輸入之位址與命令訊號。 4 5 .如申請專利範圍第44項之半導體記憶元件’其中資料線 路爲局部I/O線路對。 4 6 .如申請專利範圍第4 4項之半導體記憶元件，其中資料線 路爲區段I/O線路對。 1298166 七、指定代表圖： (一） 本案指定代表圖為：第4圖。 (二) 本代表圖之元件代表符號簡單說明: 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 20 胞 元 陣 列 60 位 元 線 路 感 測 放 大 潘 171 X 解 碼 器 172 位 元 線 路 感 測 放 大 器 控制區塊 174 X- .路 徑 控 制 區 塊 176 Y 解 碼 器 178 Y 解 碼 器 控 制 區 塊 179 局 部 預 充 訊 號 產 生 器 190 局 部 I/O 線 路 預 充 區 塊 200 寫 入 驅 動 器 290 寫 入 驅 動 器 控 制 區 塊