TWI298162B - Power supply control circuit and controlling method thereof - Google Patents

Description

1298162 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種電源供應電路，用以供應電壓到半導 體記憶體兀件之資料輸入/輸出電路；尤其是具有用以供應 電壓到總輸入/輸出（GIO)匯流排的電源供應控制器之電源 供應電路，及其控制方法。 【先前技術】 半導體記憶體元件包含外部輸入/輸出（I/O)接腳，用以 當作外部電部與用以儲存資料的複數個記憶體單胞（cell)之 間的介面。在半導體記憶體元件中，在外部I/O接腳附近的 區域稱爲周邊區，而在記憶體單胞附近的區域稱爲核心區。 在半導體記憶體晶片的結構中，周邊區和核心區彼此係 以預定的距離間隔。總I/0(GI0)匯流排包含用以在周邊區和 核心區之間傳輸資料之I/O線，其具有不可忽略的電阻和電 感。因此，需要大量的驅動電源，用以驅動GIO匯流排。此 外，如第1圖所示，在從主動指令ACT到預充電指令PC G 之列位址的活化週期期間，當在半導體記憶體元件內部之通 用電壓產生器被致能（enabled)時，GIO匯流排會在行位址的 活化週期期間被使用。因此，很難將通用電壓電路應用到半 導體記憶體元件。 一種具有電源供應電路之GIO驅動電路，揭露在由本申 請人申請之韓國專利公報第2004-499 12號。如第2圖所示 ，GIO驅動電路包含在核心區和周邊區之間形成資料I/O路 徑之GIO匯流排，排列在GIO匯流排兩端之資料驅動器22, 1298162 24, 32和34,及在資料輸入或輸出週期期間致能之電壓產生 器60，經由GIO匯流排產生電壓到資料驅動器22，24，32 和34。如第3圖所示，電壓產生器60係在行位址響應行位 址閃控（CAS)訊號活化時被致能。 當由於記憶體單胞的讀/寫操作本身會發生不可避免 的延遲時間時，非記憶體元件的技術發展係要求半導體記憶 體元件可以高速資料輸入/輸出操作。爲了符合此要求，最 近已經使用DDR或DDR2技術。在根據DDR或DDR2之讀 取操作方面，自核心平行讀取之資料被閂在外部資料介面單 元，然後以高速串列資料傳輸方式輸出到外部電路。在寫入 操作時，以串列資料傳輸方式接收之資料也被閂在外部資料 介面單元，然後平行寫入到核心。 在此情形下，自核心的記憶體單胞讀取資料/將資料寫 入到核心的記憶體單胞之時序，不同於載入資料在核心區和 周邊區之間管理資料傳輸的GIO匯流排上之時序，其中周邊 區存在有外部資料介面單元。 因此，在將上述技術應用到DDR或DDR2技術之情形 下，即，在應用具有高壓縮率的突發資料傳輸之情形下，載 入資料在GIO匯流排上之時序不同於供應驅動電壓到GIO 匯流排之時序，因此會造成錯誤操作。 【發明內容】 因此，本發明之目的係要提供一種電源供應控制電路及 其控制方法，其能夠在具有高壓縮率的突發資料傳輸時，確 保GIO可以正確的操作。 1298162 本發明之另一目的係要提供一種電源供應電路及其控 制方法，其能夠供應電壓到其他的電路模組，而不會影響到 它們的操作。 本發明之再一目的係要提供一種電源供應電路及其控 制方法，其中半導體記憶體元件不會受到來自於其他元件之 雜訊的影響。 本發明之另一目的係要提供一種電源供應電路及其控 制方法，其能夠有效使用電源。 根據本發明之觀點，本發明提供一種半導體記憶體元件 之電源供應控制電路，其中包含：計數器，其響應讀取指令 訊號或寫入指令訊號而重置，以計數輸入時脈，然後輸出計 數完成訊號；及電源供應致能訊號產生器，其響應讀取指令 訊號或寫入指令訊號而致能，和響應計數完成訊號而失能， 用以產生電源供應致能訊號。 根據本發明之另一觀點，本發明提供一種1/ 〇匯流排驅 動電路，其中包含：I/O匯流排，用以在半導體記憶體元件 的核心區和周邊區之間，提供一個資料傳輸路徑；位在I/O 匯流排的核心區終端部分之資料核心連接級；位在I/O匯流 排的周邊區終端部分之資料周邊連接級；匯流排電壓產生器 ，其係在資料輸入或輸出週期期間經由I/O匯流排被致能， ，供應驅動電壓到資料核心連接級和資料周邊連接級；及用 以控制電源供應電路之電源供應控制器。 根據本發明之再一方向，本發明提供一種I/O匯流排驅 動電路，其中包含：總I/O匯流排，資料係經由其面在核心 1298162 區和周邊區之間被輸入/輸出；讀取感測單元，用以感測並 放大載在核心區的內部I/O線上之資料；讀取閂，用以檢知 並閂住載在總I/O匯流排上之資料’然後經由I/O接腳輸出 被閂住之資料；寫入閂，用以決定並閂住自I/O接腳輸入之 資料，然後將被閂住之資料輸出到總I/O匯流排；寫入驅動 器，用以將載在寫入總I/O匯流排上之資料傳輸到核心區之 內部資料I/O線；匯流排電壓產生器，其係響應讀取致能訊 號而致能，用以在接收外部電壓之後，供應驅動電壓到讀取 感測部分和讀取閂部分，和響應寫入致能訊號而致能，用以 供應驅動電壓到寫入閂部分和寫入驅動器部分；及用以控制 電源供應電路之電源供應控制器。 根據本發明之它一方向，本發明提供一種用以控制電源 供應電路之方法，其中包含下列步驟：a)接收讀取指令或 寫入指令；b)在接收讀取指令或寫入指令之後，對輸入時 脈執行計數操作；c)在接收讀取指令或寫入指令之後，活 化（a c t i v a t i n g)電源供應致能訊號；及d)在完成計數操作之 後，怠化（d e a c t i v a t i n g)電源供應致能訊號。 【實施方式】 下面將參考附圖詳細說明本發明。 第5圖爲根據本發明較佳實施例，內含複數個內部電源 供應器之半導體記憶體元件的電源供應控制電路1〇〇。 參考第5圖，本發明之電源供應控制電路1 00包含··電 源供應致能訊號產生器1 1 〇，計數器1 20，設定訊號產生器 130，重置訊號產生器140及計數器控制器150。此處，計數 1298162 器1 20計數輸入時脈，並且在執行計數操作之後，輸出計數 完成訊號，其中計數器120係藉由接收讀取脈衝RDP或寫 入脈衝WTP重置。電源供應致能訊號產生器1 1 0輸出電源 供應致能訊號VGIOEN，而其係藉由計數器120的計數完成 訊號而失能。在本發明中，電源供應致能訊號產生器1 10係 當作設定一重置閂（SR閂）執行，以輸出電源供應致能訊號 VGIOEN。電源供應致能訊號產生器110係藉由讀取脈衝RDP 或寫入脈衝WTP設定，而藉由計數完成訊號重置。SR閂之 電源供應致能訊號產生器11〇包含：藉由設定訊號SETb或 重置訊號RESETb設定或重置之2個NAND閘NAN3和NAN4 ，其中設定訊號SETb和重置訊號RESETb係分別輸出自設 定訊號產‘生器130和重置訊號產生器140。再者，NAND閘 NAND3和NAND4都各自彼此相互交錯耦合。如第5圖所示 ，若有需要，電源供應致能訊號產生器110可以藉由外部電 源恢復訊號PWRUP執行重置。 設定訊號產生器130提供有NOR閘NOR1，反相器IN 1 ，NAND閘NANI和延遲器IN2到IN5。NOR閘NOR1對讀 取脈衝RDP和寫入脈衝WTP執行邏輯NOR操作，而反相器 IN1則將NOR閘NOR1的輸出反相。NAND閘ΝΑΝΙ對列活 化訊號ACTIVATE和反相器ΙΝ1的輸出執行邏輯NAND操 作。延遲器係由複數個反相器IN2到IN5構成，用以延遲 NAND閘ΝΑΝΙ的輸出一段第一預定延遲期間。 重置訊號產生器140提供有用以反相計數器120的計數 完成訊號之反相器ΙΝ8，具有複數個反相器ΙΝ9和IN 10之 1298162 延遲器，用以延遲反相器IN8的輸出一段第二預定延遲時間 ，及NAND閘NAN6，其對延遲器之反相器110的輸出和計 數完成訊號執行邏輯NAND操作，使輸出重置訊號RESETb 。因爲重置訊號產生器140輸出具有預定脈衝之閂重置訊號 RESETb ，其係在計數完成訊號的升緣被致會g ，所以該重置 訊號產生器1 40係扮演當作升緣檢知器的角色。 一般而言，計數器120係接收計數用之時脈，計數控制 訊號和計數器重置訊號。再者，計數數可以從外部輸入到計 數器1 20，或是被記錄在內部。在本發明中，用於總輸入/ 輸出（GIO)匯流排之驅動電源的產生/維持時間係根據計數 數決定，其可以改變，以配合外部晶片之各種不同的條件或 規格。因此，最好能夠改變計數數，使計數器1 20可以當作 可變的計數器。根據較佳實施例，計數器120提供有用以將 輸入時脈分割以預定倍數，即偶數，之時脈除法器1 22，及 由複數個開關構成之輸出選擇器124,用以在時脈除法器122 的分割時脈中選擇一個分割時脈。 計數器120藉由接收讀取脈衝RDP或寫入脈衝WTP重 置計數數，而在電源供應致訊號VGIOEN被活化時，執行計 數操作。此外，計數器1 20可藉由使用計數器控制訊號重置 ，而不用額外接收計數器重置訊號。換言之，計數器1 20在 計數器控制訊號爲邏輯高準位時執行計數操作，而在計數器 控制訊號爲邏輯低準位時被重置。 計數器控制器150提供有NAND閘NAN2，用以對設定 訊號產生器130之NOR閘NOR1的輸出和電源供應致能訊 -10- 1298162 號VGIOEN執行邏輯NAND操作，及反相器INb，用以將 NAND閘NAN2的輸出反相。 第6圖爲根據本發明較佳實施例，電源供應控制電路 1〇〇之時脈除法器122的電路圖。 參考第6圖，時脈除法器122提供有N數個除法器級， 用以輸出各個分割時脈，其中分割時脈的最大數爲2N。各除 法器級都是由一個反相器和一個具有資料輸入端，資料輸出 端和時脈輸入端之D型正反器所構成的。此處，各除法器級 FF 1到FFN的輸出都是在反相器被反相，然後輸入到其資料 輸入端。詳而言之，第一除法器級FF 1經由時脈輸入端接收 計數時脈clkin，和經由資料輸入端接收反相器的輸出。除 了第一除法器FF 1以外之其他的除法器級，經由各個時脈輸 入端接收第N -1個除法器級的輸出，和經由各個資料輸入端 接收各個反相器的輸出。在第6圖中，爲了方便，只圖示5 個除法器級FF1到FF5，用以將輸入時脈的頻率除以25，即 32，以輸出分割時脈div2到div32。 第7圖爲根據本發明較佳實施例，示於第6圖之除法器 級的D型正反器的電路圖。 參考第7圖，D型正反器提供有用以閂住經由資料輸入 端輸入的資料之輸入閂IR 1，用以閂住經由資料輸出端輸出 的資料之輸出閂IR2，用以選擇性連接資料輸入端到輸入閂 IR1之第一通行閘PG1，及用以選擇性連接輸出閂IR2到資 料輸出端之第二通行閘PG2。 再者，輸入閂IR 1係由反相器和取代反相器的使用之 1298162 NAND閘構成’使得計數器控制訊號ENABLE被輸入到 NAND閘的其中一端。因此，在計數器控制訊號ENABLE變 成邏輯低準位的情形下，D型正反器會被重置，使得輸出邏 輯低準位的訊號。 第8圖爲根據本發明較佳實施例，時脈除法器i 22之複 數個分割時脈的時序圖。 參考第8圖，若計數器控制訊號ENABLE變成邏輯低準 位，則第一 D型正反器FF 1的輸出變成邏輯低準位，即〇。 因此，第一 D型正反器FF1接收邏輯高準位，即1，的反相 訊號。同樣地，藉由回授操作，第一 D型正反器FF1接收邏 輯高準位的反相訊號；在計數時脈clkin的降緣將其輸出； 然後經由回授操作，接收邏輯低準位的再反相訊號。在重複 這些操作之後，第一 D型正反器FFr輸出計數時脈被除以2 之第一分割時脈div2。以同樣的方式，第二D型正反器FF2 輸出計數時脈被除以4之第二分割時脈div4，最後，第N D型正反器FFN輸出計數時脈被除以2N之第N分割時脈 div2N 。 第9圖爲根據本發明較佳實施例，用以控制電源供應電 路之方法的時序圖。 開始時，在輸入讀取指令RD之後，很快就致能電源供 應致能訊號VGIOEN。接著，在接收讀取指令RD之後，計 數器1 20執行輸入時脈的計數操作。然後，在完成預定的計 數數之後，電源供應致能訊號VGIOEN被失能。

詳而言之，電源恢復（power-up)訊號PWRUP係重置SR -12- 1298162 閂的電源供應致能訊號產生器1 1 0。然後，主動指令ACT使 活化訊號activate活化在邏輯高準位，使得產生計數時脈 ICLK。在其他的情形方面，計數時脈可以響應電源恢復訊號 PWRUP產生。 設定訊號產生器130響應讀取指令RD接收讀取脈衝 RDP，使得設定訊號SETb變成邏輯低準位，於是可以設定 電源供應致能訊號產生器1 1 〇。之後，電源供應致能訊號 VGIOEN被活化成邏輯高準位，其可以驅動GIO電源產生電 路。再者，計數器控制器150接收讀取脈衝訊號RDP，使怠 化計數器控制訊號ENABLE。怠化的計數器控制訊號 ENABLE重置計數値。 之後，活化的電源供應致能訊號VGIOEN被輸入到計數 器控制器150，使得計數器控制訊號ENABLE變成邏輯高準 位。然後，在接收活化的計數器控制訊號ENABLE之後，計 數器120開始執行計數操作。 例如，當輸出選擇器選擇1/16分割時脈div 16時，在8 次的計數時脈ICLK通過之後，1/16分割時脈變成邏輯高準 位。然後，重置訊號RESETb變成邏輯低準位，使得電源供 應致能訊號VGIOEN被怠化，成爲邏輯低準位。怠化的電源 供應致能訊號VGIOEN使GIO匯流排電壓產生電路停止操作 。此外，怠化的電源供應致能訊號VGIOEN被輸入到計數器 控制器150，以怠化計數器控制訊號ENABLE並重置計數器 120 〇 在輸入寫入脈衝訊號之情形的控制程序執行，類似於輸 -13- 1298162 入讀取脈衝之情形。尤其，在讀取脈衝訊號RDP被輸入之 後，當在完全後面才輸入寫入脈衝訊號WTP時，當輸入寫 入脈衝訊號WTP時用於電源供應電路之控制程序的執行， 係和讀取脈衝訊號RDP之控制程序類似。 第11圖爲當在完成讀取脈衝RDP的計數操作之後輸入 寫入脈衝WTP時，操作順序的時序圖。 在此情形下，因爲在執行計數操作時驅動電壓仍被應用 到GIO匯流排，所以若驅動電壓完全應用到GIO匯流排， 則可以執行寫入脈衝之操作程序。因此，根據晚於讀取脈衝 RDP輸入之寫入脈衝WTP，電源供應控制電路100執行計數 操作。如上述之第9圖，控制方法依下列順序步驟執行··接 收讀取脈衝RDP ;在接收讀取指令RD之後，立刻活化電源 供應致能訊號VGIOEN ;在接收讀取指令RD之後，執行計 數操作；及在完成計數操作之後，怠化電源供應致能訊號 VGIOEN 〇 因此，若在執行計數操作之後，立刻怠化電源供應致能 訊號VGIOEN之前，輸入寫入脈衝WTP，則計數器120會被 重置，然後再次執行輸入時脈的計數操作。之後，在完成計 數操作之後，怠化電源供應致能訊號VGIOEN。怠化的電源 供應致能訊號VGIOEN使GIO匯流排電壓產生器操作，並使 計數器被重置。 第12圖爲根據本發明，藉由示於第5圖之電源供應控 制電路100控制之輸入/輸出（10)匯流排驅動電路的方塊圖 -14- 1298162 參考第2圖和第12圖，本發明之i〇匯流排驅動電路包 含：總IO(GIO)匯流排，用以在核心區和周邊區之間提供資 料傳輸路徑；位在GIO匯流排的核心區終端之資料核心連接 級22和32 ;位在GIO匯流排的周邊區終端之資料周邊連接 級24和34 ; GIO匯流排電壓產生器60和70，其係在藉由 使用GIO匯流排輸入或輸出資料時被致能，用以供應驅動電 壓到核心連接級22和32與周邊連接級24和34，及電源供 應控制電路1〇〇。 如第12圖所示，以電源供應控制訊號VGIOEN應用到 MOS閘極，使截止接地電壓VSS或截止電源供應電壓VDD 之方式，執行電源供應控制電路1〇〇和GIO匯流排電壓產生 器60之間的相互連接。 第13圖爲根據本發明，其中包含讀取GIO匯流排驅動 電路之半導體記憶體元件的方塊圖。 在第13圖中，具有預定電阻値R的電阻器和預定電容 値C的電容器之讀取GIO匯流排，其核心區連接到讀取感 測單元22，而其周邊區則連接到讀取閂單元24。另一方面 ，讀取感測單元22提供有連接到核心區之感測放大器 IOSA —R，用以感測並放大供應到核心中之資料線的資料， 及用以將感測資料輸出到GIO匯流排之線驅動器23。讀取 閂單元24提供有用以感測應用到GIO匯流排和管線閂模組 的資料之線接收器。驅動電壓係被應用到示於第1 3圖之每 一個構件。詳而言之，爲了提高讀取感測單元22和讀取閂 單元24的操作穩定性，驅動電壓係被應用到讀取感測單元 -15- 1298162 22和讀取閂單元24所有需要電源電壓之構件。或者，驅動 電壓可只應用到線驅動器23和線接收器25。 第14圖爲根據本發明，其中包含寫入GIO匯流排之半 導體記憶體元件的方塊圖。 在第14圖中，具有預定電阻値R的電阻器和預定電容 値C的電容器之寫入GIO匯流排，其核心區連接到寫入驅 動器32，而其週邊區則連接到寫入閂34。另一方面，寫入 驅動器32提供有連接到核心區之驅動器模組WDRV_D，用 以將供應到核心中之資料線的資料輸出，及用以感測應用到 GIO匯流排的資料之線接收器3 3。驅動電壓係被應用到示於 第14圖之每一個構件。詳而言之，爲了提高寫入驅動器32 和寫入閂34的操作穩定性，驅動電壓係被應用到寫入驅動 器32和寫入閂34所有需要電源電壓之構件。或者，驅動電 壓可只應用到線驅動器3 3和線接收器3 5。 另一方面，GIO匯流排電壓產生器可以當作2個電壓產 生器執行，即，用於核心區之第一電壓產生器和用於周邊區 之第二電壓產生器。或者，GIO匯流排電壓產生器可以當作 第一電壓產生器執行，用於將驅動電壓應用到讀取GIO匯流 排驅動電路的構件之讀取路徑，及當作第二電壓產生器執行 ，用於將驅動電壓應用到寫入GIO匯流排驅動電路的構件之 寫入路徑。此處，GIO匯流排可由讀取GI0匯流排和寫入 GIO匯流排構成’或者，可由用於讀取/寫入路徑之共用 GIO匯流排構成。 本發明之10匯流排驅動電路可以提供之優點爲：可確 -16- 1298162 保有適當的操作，以轉移具有高壓縮率之突發資料和減少功 率消耗。此外，GIO匯流排驅動電路與外部電源無關’所以 在GIO匯流排操作期間的功率消耗，不會影響內部電路構件 的操作，而且GIO匯流排的驅動環境也不會受到其他外部構 件之雜訊的影響。 本申請書包含2004年10月30日向韓國專利局申請之 韓國專利公報第KR2004-87673號的相關內容，此處將所有 內容都納入參考。本發明已對特殊實施例作詳細說明，但是 那些熟悉本項技術之人士對本發明所作之各種不同的變化 例和修正例，而不用脫離本發明以下之申請專利範圍所界定 之精神和範圍係明顯的。 【圖式簡單說明】 根據下面參考相關附圖之較佳實施例的說明，本發明上 述和其他的目的與特徵將會變得明顯，其中： 第1圖爲傳統電源供應控制電路的時序圖； 第2圖爲半導體記憶體元件之傳統輸入/輸出（GIO)匯 流排驅動電路的電路佈局圖； 第3圖爲用以控制GIO匯流排驅動電路之操作的時序圖 ， 第4圖爲由傳統電源供應控制電路所造成之問題的時序 ΓρΤ · 圖， 第5圖爲根據本發明之電源供應控制電路的電路圖； 第6圖爲根據本發明之電源供應控制電路的時脈除法器 說明方塊圖； -17- 1298162 第7圖爲根據本發明之時脈除法器中正反器的電路圖； 第8圖爲根據本發明之複數個分割時脈的操作順序時序 圖， 第9圖爲根據本發明，當輸入讀取指令時，電源供應控 制電路的操作時序圖； 第10圖爲根據本發明’當在輸入讀取指令之後充分後 於輸入寫入指令時，電源供應控制電路的操作時序圖； 第11圖爲根據本發明，當在輸入讀取指令之後立刻輸 入寫入指令時，電源供應控制電路的操作時序圖； 第1 2圖爲根據本發明，相互連接電源供應控制電路和 GIO電源供應電路的方塊圖； 第1 3圖爲根據本發明，讀取匯流排驅動電路的方塊圖 ;及 第14圖爲根據本發明，寫入匯流排驅動電路的方塊圖 【元件符號說明】 22 資 料 驅 動 器 23，33 線 驅 動 器 24 資 料 驅 動 器 25，35 線 接 收 器 32 資 料 驅 動 器 34 資 料 驅 動 器 60 電 壓 產 生 器 70 電 壓 產 生 器 -18- 1298162 100 電 源 供 應 控 制 電 路 1 10 電 源 供 應 致 能 訊 號產生器 120 計 數 器 130 設 定 訊 號 產 生 器 140 重 置 訊 號 產 生 器 150 計 數 器 控 制 器 122 時 脈 除 法 器 124 輸 出 々BB 擇 器

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Claims (1)

1298162 ™ 年月曰修使)正替換頁 第93 1 4 1 5 80號「電源供應控制電路及其控制方法」專利案 (2007年1〇月修正） 十、申請專利範圍： 1 . 一種半導體記憶體元件之電源供應控制電路，包含： 計數裝置，其響應讀取指令訊號或寫入指令訊號而重置， 以計數輸入時脈，然後輸出計數完成訊號；及 電源供應致能訊號產生裝置，其響應讀取指令訊號或寫 入指令訊號而致能，和響應計數完成訊號而失能，用以產 生電源供應致能訊號。 2.如申請專利範圍第1項之電源供應控制電路，更包含計數 器控制器，用以輸出計數器控制訊號，以控制計數裝置。 3 .如申請專利範圍第2項之電源供應控制電路，其中當計數 器控制訊號在第一邏輯準位時，計數裝置被重置，以停止 計數操作，而當計數器控制訊號在第二邏輯準位時，計數 裝置開始計算輸入時脈。 4.如申請專利範圍第1項之電源供應控制電路，其中電源供 應致能訊號產生裝置包含設定-重設（SR)閂，以輸出電源 供應致能訊號。 5 ·如申請專利範圍第4項之電源供應控制電路，其中電源供 應致能訊號產生裝置包含： 設定訊號產生器，用以響應讀取指令或寫入指令，輸出 設定訊號，以設定電源供應致能訊號產生裝置；及 重置訊號產生器，用以響應計數完成訊號，輸出重置訊 號，以重置電源供應致能訊號產生裝置。 1298162 ._ .-nm nuiu - w—·，-一…一ρρτ-. ·丨賓r," 1M)f 6 ·如申請專利範圍第5項之電源供應控制電路，其中重置訊 號產生器輸出與計數完成訊號的升緣同步活化之重置訊 號。 7. 如申請專利範圍第6項之電源供應控制電路，其中重置訊 號產生器包含： 接收計數完成訊號之反相器； 用以延遲反相器的輸出訊號一段預定時間之延遲單元 •’及 NAND閘，用以對計數完成訊號和延遲單元的輸出訊號 執行邏輯NAND操作，使輸出重置訊號。 8. 如申請專利範圍第5項之電源供應控制電路，其中設定訊 號產生器包含： NOR閘，用以對讀取指令訊號和寫入指令訊號執行邏輯 NOR操作； 接收NOR閘的輸出訊號之反相器； 接收列活化訊號和反相器的輸出訊號之NAND閘；及 用以延遲NAND閘的輸出訊號一段預定時間之延遲單元 ，以輸出設定訊號。 9. 如申請專利範圍第2項之電源供應控制電路，其中計數器 控制器包含： 接收讀取指令訊號和寫入指令訊號之NOR閘；及 接收NOR閘的輸出訊號和電源供應致能訊號之NAND 閘，以輸出計數器控制訊號。 1 0.如申請專利範圍第1項之電源供應控制電路，其中計數裝

1298162 i /Ί 一： / 酿濃JUI 置係能夠調整輸入時脈的計數數目之可變計數器。 ' 1 1 .如申請專利範圍第1 0項之電源供應控制電路，其中計數 裝置包含： 時脈除法器，用以將輸入時脈的頻率除以預定倍數·，及 輸出選擇器，用以在時脈除法器的輸出訊號當中選擇一 ' 個輸出訊號。 - 1 2.如申請專利範圍第1 1項之電源供應控制電路，其中時脈 除法器包含N個除法器級，該N個除法器級的每一個都提 供有反相器和正反器，使得被除以2N的輸出時脈最後被 ·! 輸出，其中N爲正整數。 1 3 .如申請專利範圍第1 2項之電源供應控制電路，其中第n 個正反器包含用以輸出所分割時脈之資料輸出端，用以接 收資料輸出端的反相輸出値之資料輸入端，及時脈輸入端 ’在N等於1的情形下，係用以接收計數時脈，或在n大 於1的情形下，係用以接收第N-1個除法器級的輸出。 1 4 ·如申請專利範圍第1 3項之電源供應控制電路，其中正反 器包含·· _ 輸入閂，用以閂住經由資料輸入端接收的資料； 輸出問’用以閂住要經由資料輸出端輸出的資料； 第一通行閘，當計數時脈係在第一邏輯準位時，用以將 資料輸入端連接到輸入閂；及 第二通行閘，當計數時脈係在第二邏輯準位時，用以將 輸出問連接到資料輸出端，於是輸入閂會依據計數器控制 訊號被重置到預定邏輯準位。 1298162 ，月R修(更)正替换頁， 98« ill I a 1 5 . —種I/O匯流排驅動電路，其包含： ~ I/O匯流排，用以在半導體記憶體元件的核心區和周邊 區之間，提供一個資料傳輸路徑； 位在I/O匯流排的核心區終端部分之資料核心連接級； 位在I/O匯流排的周邊區終端部分之資料周邊連接級； 匯流排電壓產生器，其係在資料輸入或輸出週期期間經 由I/O匯流排被致能，供應驅動電壓到資料核心連接級和 資料周邊連接級；及 用以控制電源供應電路之電源供應控制器。 1 6 ·如申請專利範圍第1 5項之I/O匯流排驅動電路，其中匯 流排電壓產生器包含： 核心匯流排電壓產生單元，用以將驅動電壓供應到資料 核心連接級；及 周邊匯流排電壓產生單元，用以將驅動電壓供應到資料 周邊連接級。 1 7·如申請專利範圍第15項之1/0匯流排驅動電路，其中資 料核心連接級係用以將資料載在I/O匯流排上之驅動器， 而資料周邊連接級係用以檢知載在I/O匯流排上的資料之 接收器。 18,申請專利範圍第15項之1/0匯流排驅動電路，其中資 料核心連接級係用以檢知載在I/O匯流排上的資料之接收 ^ ’而資料周邊連接級係用以將資料載在I/O匯流排上之 驅動器。 1 9 ·如申請專利範圍第1 5項之I/O匯流排驅動電路，其中電 1298162 ϋ!修(更)正替換, 、 源供應控制器包含： 計數器，其響應讀取指令訊號或寫入指令訊號重置，以 計數輸入時脈，然後輸出計數完成訊號；及 電源供應致能訊號產生器，其響應讀取指令訊號或寫入 指令訊號而致能，和響應計數完成訊號而失能，用以產生 電源供應致能訊號。 ^ 20·如申請專利範圍第19項之I/O匯流排驅動電路，進而包 含計數器控制器，用以輸出計數器控制訊號，以控制計數 裝置。 # 2 1·如申請專利範圍第20項之I/O匯流排驅動電路，其中當 計數器控制訊號在第一邏輯準位時，計數器被重置以停止 計數操作，而當計數器控制訊號在第二邏輯準位時，計數 器開始計算輸入時脈。 22·如申請專利範圍第19項之I/O匯流排驅動電路，其中電 源供應致能訊號產生器包含： 設定訊號產生器，用以響應讀取指令或寫入指令，輸出 設定訊號，以設定電源供應致能訊號產生器；及 # 重置訊號產生器，用以響應計數完成訊號，輸出重置訊 號，以重置電源供應致能訊號產生器。 ~ 23·如申請專利範圍第22項之I/O匯流排驅動電路，其中重 置訊號產生器輸出與計數完成訊號的升緣同步活化之重 置訊號。 24.如申請專利範圍第19項之I/O匯流排驅動電路，其中計 數器係能夠調整輸入時脈的計數數目之可變計數器。

1298162 2 5.如申請專利範圍第24項之I/O匯流排驅動電路，其中計 數器包含： 時脈除法器，用以將輸入時脈的頻率除以預定倍數；及 輸出選擇器，用以在時脈除法器的輸出訊號當中選擇一 個輸出訊號。 2 6.—種I/O匯流排驅動電路，其包含： 總I/O匯流排，資料係經由其而在核心區和周邊區之間 被輸入/輸出； 讀取感測裝置，用以感測並放大載在核心區的內部I/O 線上之資料； 讀取閂裝置，用以檢知並閂住載在總I/O匯流排上之資 料，然後經由I/O接腳輸出被閂住之資料； 寫入閂裝置，用以決定並閂住自I/O接腳輸入之資料， 且將被閂住之資料輸出到總I/O匯流排； 寫入驅動裝置，用以將載在寫入總I/O匯流排上之資料 傳輸到核心區之內部資料I/O線； 匯流排電壓產生裝置，其係響應讀取致能訊號而致能， 用以在接收外部電壓之後，供應驅動電壓到讀取感測部分 和讀取閂部分，和響應寫入致能訊號而致能，用以供應驅 動電壓到寫入閂部分和寫入驅動器部分；及用以控制電源 供應電路之電源供應控制器。 27.如申請專利範圍第26項之I/O匯流排驅動電路，其中匯 流排電壓產生裝置包含： 讀取I/O匯流排電壓產生單元，用以供應驅動電壓到讀 1298162 政❿|修(更)正替換，頁 取感測部分和讀取閂部分；及 ~ 寫入I/O匯流排電壓產生單元，用以供應驅動電壓到寫 入問部分和寫入驅動器部分。 2 8·如申請專利範圍第26項之I/O匯流排驅動電路，其中匯 流排電壓產生裝置包含： 核心匯流排電壓產生單元，用以供應驅動電壓到讀取閂 部分和寫入閂部分；及 周邊匯流排電壓產生單元，用以供應驅動電壓到讀取感 測部分和寫入驅動部分。 29.如申請專利範圍第26項之I/O匯流排驅動電路，其中電 源供應控制器包含： 計數器，其響應讀取指令訊號或寫入指令訊號而重置， 以計數輸入時脈，然後輸出計數完成訊號；及 電源供應致能訊號產生器，其響應讀取指令訊號或寫入 指令訊號而致能，和’響應計數完成訊號而失能’用以產生 電源供應致能訊號。 3 0.—種用以控制電源供應電路之方法，包含下列步驟： a)接收讀取指令或寫入指令； b )在接收讀取指令或寫入指令之後，對輸入時脈執行計 數操作； c )在接收讀取指令或寫入指令之後，活化電源供應致能 訊號；及 d)在完成計數操作之後，怠化電源供應致能訊號。 3 1 .—種用以控制電源供應電路之方法，包含下列步驟： 1298162 a) 接收讀取指令； b) 在接收讀取指令之後’對輸入時脈執行計數操作 c )在接收讀取指令之後，活化電源供應致能訊號； d) 接收寫入指令； e) 重置計數操作和再次執行計數操作；及 Π在完成計數操作之後，怠化電源供應致能訊號。