TWI297155B - Load-balnaced apparatus of memory - Google Patents

Description

1297155 九、發明說明： 【發明所屬之技術領域】 本案係為一種負載平衡架構，尤指一種記憶體之 負載平衡架構。 【先前技術】 在一般非揮發性記憶體（nonvolatile memory)架 構中，為了使參考磁性穿隧接面（Reference Magnetic Tunneling Junction，Reference MTJ)不致因製程漂移 的因素而與胞元磁性穿隧接面（Cell MTJ)阻值相差太 多，常將 Reference MTJ 置於兩組 Cell MTJ array 中 間，而讀取時則利用感測放大器（Sense Amplifier，SA) 將所選取到的Cell MTJ與Reference MTJ作比較，以 讀取出存放於Cell MTJ的資料。 請參閱第一圖，其係一習用之記憶體負載平衡架 構之示意圖，在該架構中，感測放大器11之參考（Ref) 輪入端接有兩個開關MRefH，MRefL，分別接至高準 位參考線(High state Reference Line)和低準位參考線 (Low state Reference Line)，以提供作參考電壓或參 考電流用；而胞元（Cell)輸入端則接有μ個開關，分別 接至Μ條位元線(Bitline)。以Μ=64為例，該感測放 大器11兩輸入端Ref，Cell所連接之開關負載即相差 3 2 "[口 ’使付a亥感測放大态11在讀取資料時，因兩輸 入令而Ref，Cell充放電時間不同，而使得讀取速度變 5 1297155 慢，且讀取的資料也可能判斷錯誤。 請參閱第二圖，其係另一習用之記憶體負載平衡 架構之示意圖，其係為Motorola的US6,711，068專 利。該架構具有一上半部位元線區域BLT0〜BLT31 與一下半部位元線區域BLB0〜BLB31，行解碼哭220 具有N通道電晶體234、N通道電晶體235、及N 通道電晶體236。 行解碼器222左半部具有複數個電晶體，例如電 晶體238、239、240及位於電晶體239與240之間的 電晶體（圖中未示）。 N通道電晶體244之源極|馬接於一參考電塵端以 接收一第一高參考電壓，閘極耦接於一控制信號 TRE(Top Reference Enable)，汲極耦接於該第一資料 線41。N通道電晶體246之源極耦接於一參考電壓 端以接收一第二高參考電壓，閘極耦接於一控制信號 BRE(Bottom Reference Enable)，；:及極_接於該第一 資料線237。N通道電晶體264之源極耦接於一參考 電壓端以接收一第一低參考電壓，閘極耦接於控制信 號TRE，汲極耦接於該行解碼器222之一第四資料 線263。N通道電晶體266之源極耦接於一參考電壓 端以接收一第二低參考電壓，閘極耦接於控制信號 BRE，>及極輕接於該第四資料線263。 多工開關模組232包含複數個n通道電晶體 272 、 274 、 276 、 278 、 282 、 284 、 286 、 288 、 292 、 1297155 294、296、298 〇 在操作上，每一條位元線 BLTO 〜BLT15，BLT16 〜BLT31，BLB0 〜BLB15，BLB16〜B LB31皆耦接於一記憶體子陣列行（圖中未示）。假設 要存取左上方記憶體子陣列之一特定行，例如 BLT1，則電晶體235將導通，而BLT1上的資料將傳 送至該第一資料線237,且控制信號TRE將被啟動， 而該高參考位元線與該低參考位元線上的資料將分 別傳送至該第二資料線241與該第四資料線。因為只 有一個子陣列被啟動，故電晶體238、239、240及電 晶體260、261、262並不會導通。假定耦接於該第一 資料線237、該第二資料線241、該第三資料線251 及該第四資料線263之開關數量相同，則該架構上的 電容是平衡的。 感測放大器224的三個輸入與導線270、280、 290具有相等的開關接面（4個），並維持彼此之間的 電容平衡。電晶體272、274、276、278之負載經由 電晶體282、284、286、288之負載而取得平衡，亦 經由電晶體292、294、296、298之負載而取得平衡。 因為該第一資料線237、該第二資料線241、該第三 資料線251及該第四資料線263彼此之間完全平衡， 且該多工開關模組232之架構完全平衡，故來自任何 位元線及其對應的高參考信號與低參考信號，能以完 全平衡的方式傳送至感測放大器224。 I297155

由上可知，該專利將記憶體分為四個記憶體子陣 列，亚利用開關將每個子胞元的開關各接至一個高 或低的翏考胞元開關（Reference cell Switch)，並利用 個二輸入的感測放大器來作讀取，使得感測放大器 j二個輸入端的負載均為記憶體子陣列之開關加上 山個芩考胞元開關的數目，而達到感測放大器各輸入 :而負載平衡之目的，但此架構必須將記憶體分為四個 記憶體子陣列，且操作較為複雜。 力明苓閱第三圖，其係又一習用之記憶體負載平衡 架1 冓之示意圖，其係為IBM的US6,269,040專利。 該架構包含兩個記憶體胞元行子陣列342、344，兩 個開關單元341、343、兩個感測放大器346、348 = ^兩個連接單元345、347。每個子陣列包含多個記 fe、體胞元行與兩個參考胞元行。例如第一子陣列 包含多個記憶體胞姑CLa、CLb、CL(：、CLd_ 個茶考胞元行CLg、CLl。參考胞元行CLi具有多個 參考胞元，每一參考胞元具有值”丨，，（亦即較高電 阻），且參考胞元行CLq具有多個參考胞元，每一參 考胞元具有值”〇，，（亦即較低電阻）。 、除了該第二開關單元343之參考開關與該第二 感測放大器348之輸入線間的連接外，第二子陣列 344與第二開關單元343之結構相同於該第一子陣列 342與該第一開關單元341。 在解碼信號R1的控制.下，該第—連接單元345 8 1297155 能進行電連接，因此一傳導路徑經由該第一連接單元 345而形成，該傳導路徑係位於該參考胞元行CL之 一選取參考胞元與該參考胞元行CL，〇之一選取參考 胞元之間。因此，值”1”與值，，〇，，被加總以提供該參考 值（亦即平均值”1/2”）至該第一及第二感測放大器 346、348之負輸入端。類似地，該第二連接單元347 可加總分別來自該參考胞元行CL〇及該參考胞元行

CL、之選取參考胞元之值，，〇，，及值”丨，，，一旦傳導路徑 形成且具有邏輯值及”丨，，之電流被加總時，該第一 及第二感測放大器346、348除或均分該加總電流， 口此母一感測放大器皆接收到平均（亦即中準位，，1 /2，，) 電流。 由上可知，该專利將記憶體分為左右兩個子胞元 :列二而參考胞元也增為兩組，並採用兩個感測放大 二作靖取，並利用中間的開關，使得每個感測放大器 頃取時的負載均相同，來達到平衡感測放大器輸入端 負載之目的。但此架構實施時需要兩個感測放大器， i!間的開關使得感測放大器之輸入端負载無法相 爰是之故， 出本案「記憶體 用手段之缺失。 申請人有鑑於習知技術之缺失，發明 之負載平衡架構」，用以改善上述習 【發明内容】 9 1297155 本案之主要目的係提供一種記憶體，具有比習知 技術更簡單之架構。 根據上述構想，本案係提供一種記憶體，其包含 一，測放大器，具有一胞元輸入端及一參考輪入端; 一弟一子陣列，係經由一第一開關耦接於該胞元輸入 端，並經由一第二開關耦接於該參考輸入端；一第二 子陣列，係經由一第三開關耦接於該胞元輸入端，並 絰由第四開關耦接於該參考輸入端；以及一參考胞 兀陣列，係耦接於該第二開關與該第四開關之間，並 柄接至該參考輸入端。 如所述之記憶體，該第一子陣列包含…固開關 與複數個記憶體胞元。 如所述之記憶體，該第一開關係連接於該第二開 是電=述之記憶體，該第—關與該第二開關例如 N個開關 如所述之記憶體，該第二子陣列包含 與複數個記憶體胞元。 關 如所述之記憶體，該第三開_連接於該第四開 如所述之記憶體，該第、二門自伤 電晶體。 严-開咖弟四開關係為 如所述之記憶體 關與複數個參考胞元 ’該參考胞元陣㈣包含二個開 10 1297155 如所述之記憶體，該等參考胞元包含複數個高準 位參考胞元及複數個低準位參考胞元。 如所述之記憶體，當該第一子陣列被讀取時，該 第一子陣列之該等開關係經由該第四開關電連接於 該參考輸入端。 如所述之記憶體，當該第二子陣列被讀取時，該 第子陣列之该等開關係經由該第二開關電連接於 Φ 該參考輸入端。 如所述之記憶體，更包含二個耦接於該胞元輸入 端之虛設開關。

根據上述構想，本案另提供一種記憶體，其包含 感測放大斋，具有一胞元輸入端及一參考輸入端； 第子陣列，係經由一第一開關耦接於該胞元輸入 方而並、纟二由一第二開關耦接於該參考輸入端；一第二 子陣列’係經由-第三開關搞接於該胞元輸入端，並 經由一第四開關耦接於該參考輸入端；一第三子陣 列，係經由一第五開關耦接於該胞元輸入端，並嶝由 :第六m㈣接於該參考輪人端；—第四子陣列，係 經由H _接於該胞輸人端，並經由-第八 開關耦，參考輸入端;一第一參考胞元陣列，係 二第技制開關耦接於該第一開關、該第三開關 及β胞兀輸人端’並經由—第二控制開關純於該第 :開關、該第四開關及該參考輸人端；以及-第二參 胞兀陣列，係經由—第三控制開_接於該第五開 1297155 $、邊第七開關及該胞元輸入端，並經由一第四控制 開關輕接於該第六開關、該第八開關及該參考輸入 端。 如所述之記憶體，該第一子陣列包含N個開關 與複數個記憶體胞元。 如所述之記憶體，該第一開關係連接於該第二開 關。 如所述之記憶體，該第二子陣列包含N個開關 與複數個記憶體胞元。 如所述之記憶體，該第三開關係連接於該第四開 關。 如所述之記憶體，該第一參考胞元陣列係包含二 個開關與複數個參考胞元。 如所述之記憶體，該第三子陣列包含N個開關 與複數個記憶體胞元。 如所述之記憶體，該第五開關係並聯於該第六開 關。 、幵 士所述之5己丨思體，遠弟四子陣列包含N個開關 與複數個記憶體胞元。 # 如所述之記憶體，該第七開關係並聯於該第八開 關。 如所述之記憶體，該第二參考胞元陣列係包含二 個開關與複數個參考胞元。 一 如所述之圮丨g體，當该第一子陣列被讀取時，兮 12 1297155 列之該等開關係經由該第四開關電連接於 二剧入知，且該第二參考胞元陣列之該二個開, 係經由該第三控制開關電連接至該胞元輸人端。U1 ^ _斤込之"己丨思體，當該第二子陣列被讀取時，該 ^子㈣之料開_經由該第二開關電連接於 心-考輪〜而，且该第2參考胞元陣列之該二個開關 由该第三控制開關電連接至該胞元輸入端。

々々如所述之έ己憶體，當該第三子陣列被讀取時，該 弟四子陣列之料開_經由該帛八開關電連接於 /二考輪入鈿，且该第一參考胞元陣列之該二個開關 係經由該第-控制開關電連接至該胞元輸入端。 狄如所述之S己憶體，當該第四子陣列被讀取時，該 第—子陣列之該等開關係經由該第六開關電連接於 "亥苓考輸入端’且該第一參考胞元陣列之該二個開關 係、、、二由"亥第一控制開關電連接至該胞元輸入端。 【實施方式】 凊茶閱第四圖，其係本案第一較佳實施例之記憶 體負载平衡架構之示意圖。該架構將記憶體陣列分成 位於左下方之第一子陣列421、位於右下方之第二子 陣列422、位於左上方之第三子陣列423及位於右上 方之第四子陣列424，其中每一子陣列之記憶體胞元 數量皆相同，且下方有一第一參考胞元陣列425，而 上方有一第二參考胞元陣列426。此外，該架構更包 13 1297155 含一感測放大器41，該感測放大器41具有一胞元輸 入端Cell及一參考輸入端Ref。第四圖之每一子陣列 之記憶體胞元數量較佳地係相同，但依據實際電路需 求，每一子陣列之記憶體胞元數量也可以不同。 該第一子陣列421包含N個開關Mil〜M1N與複 數個記憶體胞元D，該第二子陣列422包含N個開 關M1(N+1)〜M1(2N)與複數個記憶體胞元D，該第三 子陣列423包含N個開關M21〜M2N與複數個記憶 體胞元D，而該第四子陣列424包含N個開關 M2(N+1)〜M2(2N)與複數個胞元D。該第一參考胞元 陣列425包含二個開關MIReffl，MIRefL與複數個參 考胞元H，L，而該第二參考胞元陣列426包含二個 開關M2Reffl，M2RefL與複數個參考胞元H，L。 該第一子陣列421係經由一第一開關S1耦接於 該胞元輸入端Cell，並經由一第二開關S2耦接於該 參考輸入端Ref。該第二子陣列422係經由一第三開 關S3耦接於該胞元輸入端Cell，並經由一第四開關 S4耦接於該參考輸入端Ref。該第三子陣列423係經 由一第五開關S5耦接於該胞元輸入端Cell，並經由 一第六開關S6耦接於該參考輸入端Ref。該第四子 陣列424係經由一第七開關S7耦接於該胞元輸入端 Cell，並經由一第八開關S8耦接於該參考輸入端 Ref。該第一參考胞元陣列425係經由一第一控制開 關S9耦接於該第一開關S1、該第三開關S3及該胞 1297155 元輸入端Cell ’並經由一第二控制開關s 1 〇 I禺接於該 第二開關S2、該第四開關S4及該參考輸入端Ref。 而該弟二參考胞元陣列426係經由一第三控制開關 S11耦接於該第五開關S5、該第七開關S7及該胞元 輸入端Cell ’並經由一第四控制開關§ 12耦接於該第 六開關S6、該第八開關S8及該參考輸入端Ref。利 用上述架構，使該感測放大器41在動作時，該胞元 ❿ 輸入端Cell與該參考輸入端Ref之負載能相同，且 能使得負載減半。 因為該第一參考胞元陣列425之實體位置係位 於該第一子陣列421與該第二子陣列422之間，而該 第二參考胞元陣列426之實體位置係位於該第三子 陣列423與该弟四子陣列424之間，故當讀取的位址 • 在該第一子陣列421中的話，則該第二子陣列422 之該等開關M1(N+1)，M1(2N)係經由該第四開關S4 φ 電連接於該參考輸入端Ref，且該第二參考胞元陣列 426之該二個開關M2Reffl，M2RefL係經由該第三控 制開關S11電連接至該胞元輸入端cell。 當讀取的位址在該第二子陣列422中的話，該第 子陣列421之该寻開關]y[ 11，Μ1N係經由該第二開 關S2電連接於該參考輪入端Ref，且該第二參考胞 兀陣列426之該二個開關M2RefH，M2RefL係經由該 ^ 第二控制開關su電連接至該胞元輸入端Cell。 當讀取的位址在該第三子陣列423中的話，該第 15 1297155 四子陣列424之該等開關M2(N+1)，M2(2N)係經由該 第八開關S8電連接於該參、考輸入端Ref，且該第一 參考胞元陣列425之該二個開關MlReffl, MIRefL係 經由該第一控制開關S9電連接至該胞元輸入端 Cel卜 而當讀取的位址在該第四子陣列424中的話，該 第三子陣列423之該等開關M21，M2N係經由該第六 開關S6電連接於該參考輸入端Ref，且該第一參考 胞元陣列425之該二個開關MlReffl，MIRefL係經由 該第一控制開關S9電連接至該胞元輸入端Cell。 經由上述電路運作模式，使得每次讀取時，該感 測放大器41之該參考輸入端Ref及該胞元輸入端 Cell的負載均為N+2個開關負載，且該胞元輸入端 Cell之負載能減少一半。 請參閱第五圖，其係本案第二較佳實施例之記憶 體負載平衡架構之示意圖。該架構將記憶體陣列分成 位於左方之第一子陣列521及位於右方之第二子陣 列522，其中每一子陣列之記憶體胞元數量皆相同， 且該第一子陣列5 21與該第二子陣列5 2 2之間設置有 一參考胞元陣列523。此外，該架構更包含一感測放 大器51，該感測放大器51具有一胞元輸入端Cell 及一參考輸入端Ref。上述之每一子陣列之記憶體胞 元數量較佳地係相同，但依據實際電路需求，每一子 陣列之記憶體胞元數量也可以不同。 16 I297155 該第一子陣列521包含N個開關M1〜MN與複 數個ΰ己憶體胞元D，而該第二子陣列522包含N個 開關M(N+1)〜M(2N)與複數個記憶體胞元D。該參考 胞兀陣列523包含二個開關M1RH，M1RL·與複數個 苓考胞兀H，L，而該感測放大器51之該胞元輸入端 Ceii則固定接二個與該參考胞元陣列523之該等開 關M1RH，M1RL相同負載的虛設開關M2RH, M2RL。 ^該第一子陣列521係經由一第一開關S1耦接於 忒胞兀輪入端Cell，並經由一第二開關§2耦接於該 麥考輸入端Ref。而該第二子陣列522係經由一第三 開關S3耦接於該胞元輸入端Cell，並經由一第四開 關S4耦接於該參考輸入端Ref。該參考胞元陣列523 係輕接於该第二開關S2與該第四開關S4之間，並 輕接至該參考輸入端Ref。 因為該參考胞元陣列523之實體位置係位於該 第一子陣列521與該第二子陣列522之間，故當讀取 的位址在該第一子陣列521中的話，則該第二子陣列 522之6亥等開關M(N+1)，M(2N)係經由該第四開關S4 私連接於该苓考輸入端Ref。而當讀取的位址在該第 一子陣列522中的話，該第一子陣列521之該等開關

Ml，MN係經由該第二開關S2電連接於該參考輸入 端 Ref 〇 經由上述電路運作模式，使得每次讀取時，該感 測放大器51之該參考輸入端Ref及該胞元輸入端 17 1297155 ⑺1的負載均為相同(N個開關負載）。 請參閱第六圖，其係本案第三較佳實施例之記憶 肢負載平衡架狀*帛目。㈣構將記憶體陣列分成 位於左方之第-子_ 621及位於右方之第二子陣 列其巾每—子陣狀記憶體胞元數量皆相同， 且肩第子陣列621與該第二子陣列622之間設置有 -芬考胞兀陣列623。此外，該架構更包含一感測放 大器61，該感測放大器61具有一胞元輸入端cdi 及一苓考輸入端Ref。上述之每一子陣列之記憶體胞 元數量較佳地係相同，但依據實際電路需求，每一子 陣列之記憶體胞元數量也可以不同。 該第一子陣列621包含N個開關M1〜MN與複 數個記憶體胞元D，而該第二子陣列622包含n個 開關M(N+1)〜M(2N)與複數個記憶體胞元d。該參考 胞元陣列623包含二個開關M1RH，M1RL與複數個 參考胞元H，L。 該第一子陣列621係經由一第一開關si耦接於 該胞元輸入端Cell，並經由一第二開關S2耦接於該 參考輸入端Ref。而該第二子陣列622係經由一第三 開關S3耦接於該胞元輸入端Cell，並經由一第四開 關S4耦接於該參考輸入端Ref。該參考胞元陣列623 係耦接於該第二開關S2與該第四開關S4之間，並 耦接至該參考輸入端Ref。 因為該參考胞元陣列623之實體位置係位於該 18 1297155 第一子陣列621與該第二子陣列622《間，故當讀取 的位址在該第-子陣列621中的話，則該第二子陣列 622之該等開關M(N+1), M(2N)係經由該第四開關以 電連接於該參考輸人端Ref。而當讀取的位址在該第 二子陣列62 2中的話，該第—子陣列6 2 i之該等開關

Ml, MN係經由該第二開關S2電連接於該參考輸入 端 Ref 〇 第，、圖之5己憶體負載平衡架構並不使用單定接 於該胞元輪入端之虛設開關’而其餘動作則同第五圖 之架構’使用第六圖之架構可使該感測放大器61之 該胞元輸人端Cell與該參考輸人端Ref間的負載僅 相差該參考胞元陣列623之參考開關Μ·，⑷虹 的負載，而一般參考開關的負载與該第一子陣列 及該第二子陣歹1j 622之開關的負載比較之下相當 小，因此仍可達到負載平衡的效果，且此架構有操作 較為簡單的優點。 、’、不上所述’本案之δ己丨思體具有比習知技術更簡單 之架構，有效改善習知技術之缺失，是故具有產業價 值，進而達成發展本案之目的。 η ' 本案得由熟悉本技藝之人士任施匠思而為諸般修 飾，然皆不脫如附申請專利範圍所欲保護者。 【圖式簡單說明】 第一圖：其係一習用之記憶體負載平衡架構之示意 19 1297155 圖。 第二圖：其係另一習用之記憶體負載平衡架構之示意 圖。 广 弟一圖·其係又一習用之5己fe體負載平衡架構之示意 圖。 第四圖：其係本案第一較佳實施例之記憶體負載平衡 架構之示意圖。 • 、第五圖：其係本案第二較佳實施例之記憶體負載平衡 架構之示意圖。 第六圖：其係本案第三較佳實施例之記憶體負載平衡 架構之示意圖。 【主要元件符號說明】 11:感測放大器 234 、 235 、 236 、 244 、 248 、 249 、 250 、 264 、 272 、 • 274 、 276 、 278 、 282 、 284 、 286 、 288 、 292 、 294 、 296 、 298 、 238 、 239 、 240 、 246 、 260 、 261 、 262 、 266:電晶體 237、241、251、263·•導線 * 220、222:行解碼器 224:感測放大器 230:解碼電路 342、344:子陣列 341:第一開關單元 20 1297155 343:第二開關單元 345:第一連接單元 347:第二連接單元 346:第一感測放大器 348:第二感測放大器 41:感測放大器 421:第一子陣列 422:第二子陣列 423:第三子陣列 424:第四子陣列 425:第一參考胞元陣列 426:第二參考胞元陣列 51:感測放大器 521:第一子陣列 522:第二子陣列 523:參考胞元陣列 61:感測放大器 621:第一子陣列 622:第二子陣列 623:參考胞元陣列

Claims (1)

1297155 十、申請專利範圍·· 1 · 一種記憶體，其包含： 感測放大态，具有一胞元輸入端及一參考輸入 端； -弟-子陣列’係經由—第―開關純於該胞元 輸入端/並經由—第二開_接於該參考輸入端； 一第二子陣列’係經由一第三開關耦接於該胞元 輸入端’並經由一第四開關耦接於該參考輸入端;以 多芩月已兀陣列，係耦接於該第 開關之間，並耦接至該參考輸入端v 女申明專利範圍第1項所述之記憶體，其中該第 子陣列包含N個開關與複數個記憶體胞元。 •如申請專利範圍第1項所述之記憶體，其中該第 一開關係連接於該第二開關。 =申明專利範H第1項所述之記憶體，其中該第 一開關與該第二開關係為電晶體。 5.如申請專利範圍第1項所述之記憶體’其中該第 6 7子陣列包含N_關與複數個記憶體胞元。 申請專利範圍第1項所述之記憶體，其中該第 —開關係連接於該第四開關。 7‘=利範圍第1項所述之記憶體，其中該第 δ〜開關與該第四開關係為電晶體。 •如申請專利範圍第丨項所述之記憶體，其中节爽 22 1297155 考胞元陣列係包含二個開關與複數個參考胞元。 ^申明專利範圍第8項所述之記憶體，其中該等 茶考胞兀包含複數個高準位參考胞元及複數個低 準位參考胞元。 1〇t申請專利範圍第1項所述之記憶體，其中當該 第:子陣列被讀取時，該第二子陣列之該等開關 係經由該第四開關電連接於該參考輸入端。 un請專利範圍第1項所述之記憶體，其中當該 第二子陣列被讀取時，該第一子陣列之該等開關 係經由该第二開關電連接於該參考輸入端。 2.如申3月專利範圍第1項所述之記憶體，更包含二 個耦接於該胞元輸入端之虛設開關。 13.—種記憶體，其包含： -感測放大器，具有-胞讀人端及—參考輪入 mm㈣由—第—開關_於該胞元 輸入端，並經由一第二開關耦接於該參考輸入端； ^ —第二子陣列’係經由—第三開關㈣於該胞元 知入端，並經由一第四開關耦接於該參考輸入端； -第三子陣列’係經由—第五開關柄接於該胞元 輪入端，並經由一第六開關耦接於該參考輸入端· -第四子陣列’係經由一第七開_於該胞元 輪入端，並經由-第八開_接於該參考輸入端. 一第一參考胞元陣列，係經由—第—控制開而_ 23 1297155 接於該第-開關、該第三開關及該胞讀人端，並經 由:第二控制開關耦接於該第二開關、該第四開關及 該參考輸入端；以及 P -第二參考胞元陣列’係經由一第三控制開關耦 接於該第五開關、該第七開關及該胞元輸人端，並婉 由：第四控制開關耦接於該第六開關、該第八開關： 該參考輸入端。

14·如申印專利範圍第13項所述之記憶體，其中該第 —子陣列包含N個開關與複數個記憶體胞元: 15. 如申請專利範圍第13項所述之記憶體，其中該第 一開關係連接於該第二開關。 16. 如申請專利範圍第13項所述之記憶體，其中該第 二子陣列包含N個開關與複數個記憶體胞元。 17. =申請專利範圍第13項所述之記憶體，其中該第 二開關係連接於該第四開關。 申請專利範圍第13項所述之記憶體，其中該第 元/考月匕元陣列係包含二個開關與複數個參考胞 19.如申δ月專利乾圍第13項所述之記憶體，其中該第 二：陣列包含Ν個開關與複數個記憶體胞元。 • °申請專利範圍帛13項所述之記憶體，其中該第 五開關係並聯於該第六開關。

21.如申請專利範圍第13項所述之記憶體，1中 四子陣列包含Ν個開關與複數個記憶體胞元 24 197155 22. =請專利範圍第13項所述之記憶體，其中該第 七開關係並聯於該第八開關。 23. 如申請專利範圍第13項所述之記憶體，其竭 了I考胞係包含二個開關與複數個參 7Q 〇 利範圍第13項所述之記憶體，其中當該 二-子陣列被讀取時，該第二子陣列之該等開關 c弟四開關電連接於該參考輸入端，且該 罘-苓考胞兀陣列之該二個開關係經由該第三控 制開關電連接至該胞元輸入端。 工 25t申請專利範圍第項所狀記憶體，其中當該 弟二子陣，取時’該第一子陣列之該等開關 :、經由該第二開關電連接於該參考輸入端，且該 第二參考胞元陣列之該二個開關係經由該第三^ 制開關電連接至該胞元輸入端。 工 26=申請專利範圍第13項所述之記憶體，其中當該 第—子陣列被碩取時，該第四子陣列之該等開關 經由該第八開關電連接於該參考輸入端，且該 罘—芩考胞元陣列之該二個開關係經由該第—控 制開關電連接至該胞元輸入端。 2 7.如申請專利範圍第〗3項所述之記憶 第四子陣列被讀取時，該第三子陣列之該 ，經由該第六開關電連接於該參考輸入端，且該 乐一參考胞元陣列之該二個開關係經由該第一控 25 1297155 制開關電連接至該胞元輸入端。

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