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TWI296119B - Semiconductor memory device for low power system and a method for operating a semiconductor memory device - Google Patents

Semiconductor memory device for low power system and a method for operating a semiconductor memory device Download PDF

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TWI296119B
TWI296119B TW094100350A TW94100350A TWI296119B TW I296119 B TWI296119 B TW I296119B TW 094100350 A TW094100350 A TW 094100350A TW 94100350 A TW94100350 A TW 94100350A TW I296119 B TWI296119 B TW I296119B
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TW
Taiwan
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bit line
data
voltage
ground
coupled
Prior art date
Application number
TW094100350A
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English (en)
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TW200614268A (en
Inventor
Hee-Bok Kang
Jin-Hong Ahn
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200614268A publication Critical patent/TW200614268A/zh
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Publication of TWI296119B publication Critical patent/TWI296119B/zh

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Description

1296119 luhf修正本 九、發明說明： —一一一- 【發明所屬之技術領域】 本發明係關於一種半導體記憶體元件，特別是關於一種用 以在低供應電壓下減少電力消耗的半導體記憶體元件。 【先前技術】 一般來說，半導體記憶體元件係操作於由一外部電路所輸 入的供應電壓或是由包含於該半導體記憶體元件中之電壓 產生器所產生的低內部電壓之下。尤其，熟習該項技藝者皆 I專注於若該半導體記憶體元件的操作速度無法被降低時，如 何使供應至該半導體記憶體元件的供應電壓變得更低。 第1圖爲一區塊圖，係顯示一習知半導體記憶體元件的核 心區域。 如圖所示，該習知半導體記憶體元件包括一列位址解碼器 20、一行位址解碼器30、一胞元區1〇〇、以及一資料輸入/ 輸出區塊40。 胞元區100包括複數個胞元陣列，例如1 1〇、120、130和 鲁140，以及複數個感測放大區塊，例如150和160。列位址解 碼器20接收一列位址並將該列位址解碼，以存取一儲存在 胞元區100中的資料；而行位址解碼器30接收一行位址並 將該行位址解碼，以存取該儲存在胞元區1 00中的資料。資 料輸入/輸出區塊40係用以輸出儲存在胞元區100中的資 料，或是將經由資料墊（pad)/接腳所輸入的資料傳送至胞元 區 1 0 0中。 換言之，在一讀取動作期間，響應該列位址與行位址而被
1296119 存取的資料係被輸入該資料輸入/輸出區塊40。反之，在一 寫入動作下，由一外部電路所輸入的資料係經由該資料輸入 /輸出區塊40而被儲存在對應於該列位址和該行位址的單位 胞元中。 詳細來說，包含在胞元區1 00中的各胞元陣列，例如1 1 0， 係包括複數個單位胞元，各用以儲存一資料；而各感測放大 區塊，例如1 50，係用以感測及放大由各胞元陣列所輸出的 資料。 | 第2圖爲一區塊圖，係描述第丨圖所示之胞元區100的詳 細結構。 如圖所示，第一胞元陣列1 1 〇包括複數個位元線對，例如 BL和/BL、複數個胞元，例如CELL1、CELL2和CELL3、以 及複數個字元線，例如WL0至WL5。在此，每個胞元皆由 一電容器和一電晶體所構成。舉例來說，第一胞元CELL 1 包括耦合至板線（plate line) PL的第一電容器C0以及具有耦 合至弟一字兀線WL0之一閘極的第一* MOS電晶體M0。該 鲁第一 MOS電晶體M0係耦合於第一電容器C0和位元線BL 之間，以響應字元線WL0而將第一電容器C〇與位元線BL 連接或斷開。 此外，第一胞元CELL1和第二胞元CELL2係分別耦合至 第一字元線WL0和第二字元線WL 1且彼此相鄰，並共同連 接至位元線B L ;而位元線B L係耦合至包含於感測放大區塊 150中的感測放大器152a。 爲讀取儲存於第一胞元CELL1中的資料，係選取並啓動 1296119 1 E| 修正一 第一字元線wo ;接著，第一 MOS ίϊϊΐΛ因此被導通。 儲存於第一電容器CO中的資料係被傳送至位元線BL。 接著，感測放大器1 5 2 a藉由使用位元線b L和一互補位元 線/BL之間之電位差來感測及放大該資料，其中該位元線BL 會接收經由第一 MOS電晶體M0而傳送的資料，而該互補位 元線/B L不會接收由任何包含於第一胞元陣列1丨〇中之胞元 所輸出的資料。 在經由感測放大器1 5 2 a之上述感測與放大動作後，該被 φ放大之資料係經由區域資料匯流排對LDB和LDBB而被輸 出至外部電路。在此，由於該感測與放大動作，感測放大器 152a會決定位元線BL和互補位元線/BL的邏輯準位。此外， 位元線B L和互補位元線/B L之各邏輯準位係被傳送至區域 資料匯流排LDB和區域資料匯流排條LDBB中之各者。 換言之，如果第一胞元CELL 1係儲存一高邏輯準位「1」 的資料，亦即第一電容器C0係被充電，則在該感測與放大 動作後，位元線BL會具有供應電壓VDD的電壓準位，而互 鲁補位元線/BL會具有接地GND的電壓準位。反之，亦即，若 第一胞元CELL 1係儲存一低邏輯準位「〇」的資料，則在該 感測與放大動作後，位元線B L會具有接地GND的電壓準 位，而互補位元線/BL會具有供應電壓VDD的電壓準位。 由於儲存在各胞元之各個電容器中的電荷量僅爲少量，在 該電荷被傳送至位元線B L之後，該電荷會在各原始胞元的 電容器中被恢復。在使用該感測放大器之一鎖存之資料完成 該復原動作後，對應於該原始胞元的字元線會被停用 1296119 (inactivate) 〇 _SL4> 1L 1 4__^ 在此所述之情況爲當儲存於第三胞元CELL3中的資料被 讀取時。若第三胞元CELL3係儲存一高邏輯準位「1」的資 料’亦即’第三電容器C 2係被充電，則在該感測與放大動 作後’互補位元線/B L會具有供應電壓V D D的電壓準位，而 位元線BL會具有接地GND的電壓準位。反之，亦即，若第 三胞元CELL3係儲存一低邏輯準位「〇」的資料，則在該感 測與放大動作後，互補位元線/B L會具有接地GND的電壓準 φ位，而位元線BL會具有供應電壓VDD的電壓準位。 此外’在寫入動作中，亦即當輸入之資料被儲存於該胞元 區中時’對應於輸入之列和行位址的字元線會被啓動，接 著’儲存在耦合至該字元線之胞元中的資料會被感測和放 大。之後’在感測放大器152a中該放大之資料會由該輸入 之資料所取代。也就是說，該輸入之資料係被鎖存於感測放 大器152a中。接著，該輸入之資料會被儲存在對應於該啓 動之字元線的胞元中。若完成將該輸入之資料儲存於該胞元 中，對應於該輸入之列和行位址的字元線會被停用。 第3圖爲一區塊圖，係描述第1圖所示之包含於胞元區100 中之各胞元陣列和各感測放大區塊之間的連接關係。該習知 半導體記憶體元件尤其具有一共用之位元線感測放大器結 構。在此，該共用之位元線感測放大器結構指的是兩相鄰之 胞元陣列係耦合至一感測放大區塊。 如圖所示，此處有複數個胞元陣列1 1 0、1 3 0和1 80以及 複數個感測放大區塊1 5 0和1 7 0。第一感測放大區塊1 5 0係 1296119 年月 日修正本 __ 耦合至第一胞元陣列1 1 0和第二胞元陣列1 3 0 ;而第二感測 放大區塊170係耦合至第二胞元陣列130和第三胞元陣列 180° 若一胞元陣列係耦合至一感測放大區塊，則該感測放大區 塊包括分別對應於包含在該胞元陣列中之各位元線對的複 數個感測放大器。亦即，包含於該感測放大區塊中之感測放 大器的數目係等於包含於該胞元陣列中之位元線的數目。然 而，參照第3圖，由於在該共用之位元線感測放大器結構下’ g兩胞元陣列係共同把持一感測放大區塊，故該感測放大區塊 具有數個感測放大器，各對應於每二個位元線對。換句話 說，包含於該感測放大區塊中之感測放大器的數目可被減少 一半0 在用以實現較高積體電路之共用位元線感測放大器結構 下，該感測放大區塊，例如1 50，更包括一第一連接區塊1 5 1 和一第二連接區塊1 5 3。由於該感測放大區塊係共同耦合至 兩相鄰之胞元陣列1 1 〇和1 3 0，故須具有控制裝置以將第一 φ感測放大區塊150連接至兩相鄰之胞元陣列110和130之 一，或是將第一感測放大區塊1 50與兩相鄰之胞元陣列1 1 0 和130之一斷開。第一和第二連接區塊151和153各具有複 數個切換單元，例如電晶體。第一連接區塊1 5 1中的複數個 電晶體，例如MN1至MN4,係根據第一連接控制信號BISH1 而被導通或關閉；而第二連接區塊1 5 3中的該等複數個電晶 體，例如MN5至MN8，係根據第二連接控制信號B IS L 1而 被導通或關閉。 1296119 修正本 舉例來說，若第一連接ϋΓϋ—_ btsit^被啓動 第一連接區塊1 5 1中的所有電晶體會被導通，亦 陣列1 10係被耦合至第一感測放大區塊150的感 塊152。反之，若第二連接控制信號BISL1被啓 於第二連接區塊153中的所有電晶體會被導通， 元陣列1 30係被耦合至第一感測放大區塊1 50的 區塊1 5 2。 同樣地，另一感測放大區塊170包括複數個感 φ及受控於其他連接控制信號BIS H2和BIS L2的 塊，以將感測放大區塊1 70的感測放大器區塊連 之胞元陣列1 30和1 80之一，或是將感測放大區 測放大器區塊與兩相鄰之胞元陣列1 30和1 80之 此外，除了連接區塊和感測放大器以外，各 塊，例如150，更包括一預充電區塊以及一資料 第4圖爲一區塊圖，係描述第2圖所示之感 150 〇 φ 如圖所示，該感測放大區塊1 5 0包括一感測放 一預充電區塊155a、第一和第二等化區塊154a 及一資料輸出區塊156a。 感測放大器152a係接收電力供應信號SAP和 大位元線BL和互補位元線/BL之間的電位差。 器152a未被啓動時，預充電區塊155a會由一 BLEQ所致能，以將位元線對BL和/BL預充電爲 電電壓VBLP。爲響應預充電信號BLEQ，第一等 ，則包含於 即第一胞元 測放大器區 動，則包含 亦即第二胞 感測放大器 測放大器以 兩個連接區 接至兩相鄰 塊170的感 一斷開。 感測放大區 輸出區塊。 測放大區塊 大器1 52a、 和1 5 7 a、以 SAN，以放 在感測放大 預充電信號 位元線預充 化區塊154a 1296119 年月 9修正本 [94 JL 1 4_______________ 係令位元線BL的電壓準位等於互補位元線/BL的電壓準 位。相似於第一等化區塊154a，第二等化區塊157a亦被用 於使位元線BL的電壓準位等於互補位元線/BL的電壓準 位。最後，資料輸出區塊1 5 6 a會根據由一行位址所產生的 行控制信號YI將由感測放大器1 52a所放大的資料輸出至區 域資料匯流排對LDB和LDBB。 在此，感測放大區塊150更包括兩個連接區塊151a和 153a，各用以根據連接控制信號BIS Η和BISL而分別將感測 φ放大器1 52a連接至相鄰之胞元陣列之一，或是將感測放大 器152a與相鄰之胞元陣列之一斷開。 第5圖爲顯示該習知半導體記憶體元件之操作的波形。參 照第1至5圖，下文中會詳述該習知半導體記憶體元件之操 作。 如圖所示，該讀取動作可被分爲四個步驟··一預充電步 驟、一讀取步驟、一感測步驟以及一復原步驟。同樣地，該 寫入動作係與該讀取動作非常相似。然而該寫入動作係包括 ® —寫入步驟，而非該讀取動作中的讀取步驟，且更詳細來 說’在感測步驟期間，並非經感測及放大之資料不會被輸 出’而是由一外部電路所輸入之資料會被鎖存於感測放大器 中〇 在下文中，係假定一胞元之電容器已被充電，亦即儲存有 高邏輯資料「1」。在此，符號「SN」指的是該胞元之電容 器中被充電的電位準位。此外，該感測放大區塊中之兩連接 區塊之一會被啓動，而另一者會被停用。因此，該感測放大 -11- 1296119 广————™_ ^年月日修正本 ⑽二‘丄 4·^ _ 區塊會耦合至兩相鄰之胞元陣列中的一者。 在預充電步驟中，位元線BL和互補位元線/BL係由位元 線預充電電壓VBLP所預充電。此時，所有的字元線皆被停 用。一般來說，該位元線預充電電壓VBLP爲1/2核心電壓， 良P 1/2 Vcore = VBLP 0 當預充電信號BLEQ被啓動爲高邏輯準位時，第一和第二 等化區塊154a和157a亦皆被賦能。因此，位元線BL和互 補位元線/BL會被預充電爲1/2核心電壓。在此，第一和第 φ二連接區塊151a和153a亦皆被啓動，即包含在第一和第二 連接區塊1 5 1 a和1 5 3 a中的所有電晶體皆會被導通。 在讀取步驟中，一讀取命令係被輸入並執行。在此，若 第一連接區塊1 5 1 a被耦合至第一胞元陣列1 1 0而第二連接 區塊153a被耦合至第二胞元陣列130，則當第一連接區塊 1 5 1 a被啓動而第二連接區塊1 5 3 a被停用時，感測放大器 152a會被耦合至第一胞元陣列1 10。反之，當第二連接區塊 1 5 3 a被啓動而第一連接區塊1 5 1 a被停用時，感測放大器 φ 152a會被耦合至第二胞元陣列130並與第一胞元陣列1 1〇 斷開。 此外，直到復原步驟爲止，對應於一輸入之位址的一字元 線會由供應電壓VDD或高電壓VPP所啓動。 在此，爲啓動該字元線，通常使用高電壓VPP，因爲係要 求供應電壓VDD變得較低而半導體記憶體元件的操作速度 變得更快。 若該字元線被啓動，則對應於該字元線之胞元的M0S電 1296119 年月日修正本
9^1. IK 1 A 晶體會被導通；且儲存在該胞元之電容器中的資料會被傳送 至位元線B L。 因此，由1/2核心電壓所預充電的位元線BL會被提升一 預定電壓準位Δν。在此，雖然該電容器係被充電爲核心電 壓V core，但位元線BL的電壓準位無法被增加至核心電壓 Vcore，因爲該電容器的電容量Cc係小於位元線BL的寄生 電容量（worm capacitance)Cb ° 參照第5圖，在讀取步驟中，吾人瞭解位元線BL的電壓 φ準位會增加預定電壓準位AV，且符號「SN」亦被降低至該 電壓準位。 此時，也就是當該資料被傳送至位元線BL時，沒有資料 會被傳送至互補位元線/BL，然後，互補位元線/BL會維持 1/2核心電壓準位。 接著，在感測步驟中，第一電力供應信號SAP會被供以核 心電壓 Vcore，而第二電力供應信號SAN會被供以接地 GND。然後，該感測放大器可藉由使用第一和第二電力供應 φ信號SAP和S AN來放大位元線BL和互補位元線/BL之間的 電壓差，亦即一電位差。此時，位元線BL和互補位元線/BL 之間的一相對高側會被放大至核心電壓Vcore ;而另一側， 亦即位元線BL和互補位元線/BL之間的一相對低側，會被 放大至接地GND。
在此，位元線BL的電壓準位係高於互補位元線/BL的電 壓準位。換句話說，在位元線BL和互補位元線/BL被放大 後，位元線BL會被供以核心電壓Vcore，而互補位元線/BL 1296119 厂--~~~1 9素11,月14 日修iL本| 會被供以接地GND。 ” 最後，在復原步驟中，在讀取步驟期間自該電容器所輸出 以將位元線BL提升預定電壓準位AV之資料會在該原始電 容器中被恢復。也就是說，該電容器會被重複充電。在該復 原步驟之後，對應於該電容器的字元線會被停用。 接著，該習知半導體記憶體元件會再次執行預充電步驟。 亦即，第一和第二電力供應信號S AP和S AN係分別被供以 1/2核心電壓Vcore。此外，預充電信號BLEQ會被啓動並被 馨輸入至第一和第二等化區塊154a和157a以及預充電區塊 1 5 5 a。此時，感測放大器1 5 2 a係由第一和第二連接區塊1 5 1 a 和1 5 3 a耦合至該兩相鄰之胞元陣列，例如i丨〇和丨3 〇。 由於半導體記憶體元件之設計技術的快速發展，用於操作 半導體記憶體元件之供應電壓的電壓準位變得更低。然而， 雖然供應電壓的電壓準位變得較低，半導體記憶體元件的操 作速度亦被要求變得更快。 爲達到對於半導體記憶體元件之操作速度的要求，該半導 着體記憶體元件係包括一內部電壓產生器，用以產生具有低於 供應電壓VDD之電壓準位的核心電壓Vc〇re，以及具有高於 核心電壓Vcore之電壓準位的高電壓vpp。 德：5!1目前爲± ’所要求之操作速度可藉實施一奈米級技術 而達成’透過使用上述方法而製造半導體記憶體元件，以克 服供應電壓VDD之電壓準位的降低，並無任何其他特定方 法。 例如’供應電壓的電壓準位由大約3 · 3 V降低爲大約 ,年月 日修正本 _a4U4—」 2.5V或低於2.5V，以達成所需求之操作速度’可實施施根 據大約500奈米至大約100奈米之奈米級技術。這表示該半 導體記憶體元件係更爲積體化。亦即隨著奈米級技術之升級 與發展，包含在半導體記憶體元件內所製造之電晶體的電力 消耗可以減少，且若供應電壓的電壓準位未降低，則所製造 之電晶體的操作速度亦會變得更快。 然而，根據1 00奈米以下之奈米技術的發展將非常困難。 換句話說，將半導體記憶體元件更進一步積體化將有一限 φ制。 此外，所要求之供應電壓的電壓準位會變得更低，例如由 約2.0V至約1.5V或甚至約1.0V。因此，僅靠發展奈米技術 並無法達到對.供應電壓的要求。 若被輸入該半導體記憶體元件之供應電壓的電壓準位低 於一預定電壓準位，則包含於該半導體記憶體元件中之各個 電晶體的操作容限會不足；且因此，無法達到所要求的操作 速度，亦無法確保半導體記憶體元件的操作穩定度。 # 此外，因爲一預定導通電壓，即電晶體的臨限電壓，會維 持在低供應電壓之下，感測放大器需要更多時間來穩定地放 大位元線B L和互補位元線/B L之間的電壓差。 再者，若位元線對BL和/BL上有雜訊產生，則位元線BL 和互補位元線/BL之各電壓準位會波動，亦即在1/2核心電 壓Vcore上增加或降低一預定準位。換句話說，當供應電壓 的電壓準位變低時，一小雜訊可嚴重地影響該半導體記憶體 元件的操作穩定度。 -15- 1296119 修正本 因此，將供應電壓之電壓準位降低至一預定準位以下將有 限制。 另外，因爲半導體記憶體元件被更加地積體化，電晶體的 尺寸變得更小且電晶體閘極和位元線之間的距離更爲接 近。因此，會產生浅流電流（b 1 e e d c u r r e n t)。在此，該拽流 電流指的是一種電晶體閘極和位元線之間的漏電流，這是由 於電晶體的閘極和位元線之間的實際距離在一預定値以下。 第6圖爲一橫截面圖，係描述該半導體記憶體元件之一單 位胞元，以顯示洩流電流的成因。 如圖所示，該單位胞元包括一基板1 〇、一元件隔離層11、 源極和汲極區域1 2 a和1 2 b、一閘電極1 3、一位兀線1 7、電 容器14至1 6、以及絕緣層1 8和19。在此，符號「A」表示 電晶體之閘電極1 3和位元線1 7之間的距離。 由於製造半導體記憶體元件之奈米技術快速發展，電晶體 之閘電極1 3和位元線1 7之間的距離，亦即「A」會變短。 在預充電步驟中，位元線BL會被供以1/2核心電壓，而 閘電極1 3，即一字元線，會被供以接地。 若單位胞元中之閘電極1 3及位元線1 7因製程發生錯誤而 造成電性短路，則在預充電步驟期間將使電流不停流動，並 造成電力消耗增加。在此情況下，半導體記憶體裝置之數個 _外的單位胞元會取代位元線與閘極電極發生電性短路之 單位胞元。此時’錯誤的胞元將在字元線基礎上由額外的胞 元取代之。 反之，若在製造過程中沒有任何錯誤，亦即位元線1 7和 1296119 日修正本 一單位胞元中之閘電極1 3 ;於‘半導體記憶體元件之任何 胞元中電性短路，則不會產生洩流電流。然而，若該電晶體 之閘電極1 3和位元線17之間的距離’亦即「A」’太短而 製造過程中無任何錯誤’則洩流電流將產生並流動。 近來，如何在低電力情況下操作一半導體記憶體元件是很 重要的。若產生上述之洩流電流’則雖然半導體記憶體元件 能正常操作，具有洩流電流的仍不適用於系統中。 爲了減少洩流電流的量，有人建議在電晶體的閘電極和 φ位元線之間增加一電阻。然而，雖然該電阻可減少少量的洩 流電流，但對於減少及防止洩流電流之流動並不具效果。 【發明內容】 因此，本發明之一目的係爲提供一種半導體裝置，用以在 低電力情況下以局速操作，並防止拽流電流（bleed current) 產生以藉此減少電力消耗。 根據本發明之一觀點，在此提供一種包含於半導體記憶體 元件中之裝置.，用以將一位元線和一互補位元線預充電，並 馨感測及放大傳送至該位元線和該互補位元線其中之一之資 料’該裝置係包括：一預充電裝置，用以將該位元線和該互 補位元線預充電爲接地；一感測放大裝置，用以藉由使用一 低電壓和一局電壓來感測及放大該資料，其中該低電壓具有 低於接地之電壓準位，而該高電壓具有高於供應電壓之電壓 準位；以及一耦合至該位元線和該互補位元線的輔助感測放 大裝置，用以控制該位元線和該互補位元線之各電壓準位。 根據本發明之另一觀點，在此提供一方法，用以將一位元 1296119 ^ ~-— ，線和一互補位元線預竞電，並感測及放大傳送至該半導體記 憶體裝置中之該位元線和該互補位元線其中之一的資料，該 力法包括下列步驟：a)將該位元線和該互補位元線預充電爲 接地；b)藉由使用一低電壓和一高電壓來感測及放大該資 料’其中該低電壓具有低於接地之電壓準位，而該高電壓具 有高於供應電壓之電壓準位；以及c)當感測及放大該資料 時’將該位元線和該互補位元線之間之較低電壓準位側維持 爲接地。 % 根據本發明之另一觀點，在此提供一半導體記憶體元件， 包括：一具有複數個單位胞元的第一胞元陣列，該等單位胞 元各用以儲存一資料，並響應輸入之位址和命令而將該資料 輸出至一位元線和一互補位元線其中之一；一預充電裝置， 用以將該位元線和該互補位元線預充電爲接地；一感測放大 裝置，用以藉由使用一低電壓和一高電壓而感測及放大該資 料，其中該低電壓具有低於接地的電壓準位，而該高電壓具 有高於核心電壓的電壓準位；以及一耦合至該位元線和該互 Φ補位元線的輔助感測放大裝置，用以控制該位元線和該互補 位元線的各電壓準位。 根據本發明之另一觀點，在此提供一種半導體記憶體元 件’其包括：一具有複數個單位胞元的第一胞元陣列，該等 單位胞元各用以儲存一資料，並響應輸入之位址和命令而輸 出該資料至一位元線和一互補位元線之一；一耦合至該第一 胞元陣列的第一預充電區塊，用以藉由使用接地而將該第一 胞元陣列的位元線或互補位元線預充電；一具有複數個單位 -18- 1296119 曰修正本 胞元的第二胞元陣列，該等單位胞元各用以儲存一資料，並 響應輸入之位址和命令而輸出該資料至一位元線和一互補 位元線其中之一；一耦合至該第二胞元陣列的第二預充電區 塊，用以藉由使用接地來將第一胞元陣列的位元線或互補位 元線預充電；一感測放大區塊，用以藉由使用一高電壓和一 低電壓來感測及放大輸出自第一和第二胞元陣列其中之一 之資料；一耦合至該位元線和該互補位元線的輔助感測放大 裝置，用以控制該位元線和該互補位元線的各電壓準位；一 位於該感測放大區塊和該第一預充電區塊之間的第一連接 控制區塊，用以將該感測放大區塊連接至該第一預充電區 塊，或是將該感測放大區塊與該第一預充電區塊斷開；以及 一位於該感測放大區塊和該第一預充電區塊之間的第二連 接控制區塊，用以將該感測放大區塊連接至該第二預充電區 塊，或是將該感測放大區塊與該第二預充電區塊斷開。 【實施方式】 下文中將參照附圖詳細描述根據本發明之用於操作在低 肇電力情況下之半導體記憶體元件。 第7圖爲一區塊圖，係顯示根據本發明之一賓施例之半導 體記憶體元件的核心區域。 如圖所示，該半導體記憶體元件包括一第一參考胞元區塊 400a、一第二參考胞元區塊400b、一第一胞元陣列300a、 一第二胞元陣列300b以及一感測放大區塊200。 在此，各胞元陣列，例如400a，係包括複數個單位胞元， 各用以響應輸入之位址和命令而儲存一資料，並輸出該資料 1296119 |---— , ;|
9暑11.4 4曰修正本I 至一位兀線和一互補位兀線其中之一；而感測放大區塊2 〇 〇 係用以感測及放大由各胞元陣列所輸出的資料。第一胞元陣 列3 00a係經由複數條位元線，例如BLn和BLn+1，而被耦 合至感測放大區塊200。第二胞元陣列300b係經由複數條互 補位元線，例如/BLii和/BLn+1，而被耦合至感測放大區塊 20 0 ° 詳細來說，包含於第一和第二胞元陣列300a和30〇b中的 各單位胞元係由一電容器，例如C ap，以及一電晶體，例如 _ TC，所構成。 第一和第二參考胞元區塊400a和400b係用以經由該等複 數條位元線，例如BLn和BLn+Ι，以及該等複數條互補位元 線’例如/ B L η和/ B L η + 1而供應一參考信號至感測放大區塊 200 ° 第8圖爲第一區塊圖，係描述第7圖所示之感測放大區塊 200 〇 如圖所示，感測放大區塊200係包括預充電區塊220a和 220b、連接控制區塊230a和230b、一感測放大器210、一 資料輸出區塊240、以及一輔助感測放大器260a。在第7圖 所示之半導體記憶體元件中，兩相鄰之胞元陣列，即300a 和3 00b，係親合至一感測放大區塊200。 如圖所示，包含於第一胞元陣列3 00a中的一單位胞元係 經由一位元線B L而耦合至感測放大器2 1 0，而包含於第二 胞元陣列3 00b中的一單位胞元係經由一互補位元線/B L而 耦合至感測放大器210。在此，第一胞元陣列300a和感測放 -20- 1296119 h .曰修汇勹 大器2 1 0之間係設有一第~^姨充區货Ί 20a以及一第一連 接控制區塊23 0a。同樣地，第二胞元陣列300b和感測放大 器2 10間係設有一第二預充電區塊220b以及一第二連接控 制區塊23 0b。 感測放大器2 1 0係接收一第一電力供應信號SAP和一第二 電力供應信號S AN，以放大一電位差，亦即位元線BL和互 補位元線/BL之間的電壓差。當感測放大器210被啓動時， 一高電壓VPP係被輸入爲第一電力供應信號SAP，而一低電 φ壓VBB係被輸入爲第二電力供應信號SAN。若感測放大器 2 1 〇被停用，則一接地GND會被輸入爲第一和第二電力供應 信號S AP和SAN。 在此，該高電壓VPP具有高於自外部電路所輸入之供應電 壓VDD的電壓準位；而該低電壓VBB具有低於接地GND 的電壓準位。 在感測放大器2 1 0未被啓動時，第一和第二預充電區塊 220a和220b會由一預充電信號BLEQ所致能，以分別將位 鲁元線BL和互補位元線/BL預充電爲接地GND。最後，資料 輸出區塊240根據一輸入之行位址而輸出由感測放大器210 所放大之資料至一區域資料線對，亦即LDB和LDBB。 換句話說，預充電區塊2 20係用以將位元線BL和互補位 元線/B L預充電爲接地GND ;而感測放大區塊2 1 0藉由使用 高電壓VPP和低電壓VBB而感測及放大資料。也就是說， 高電壓VPP和低電壓VBB會分別被輸入爲第一電力供應信 號SAP和第二電力供應信號SAN。 -21- 1296119 α年月曰修正本 此外，感測放大區塊2 1 0係包括第一和第二連接區塊230a 和230b，各用以將載入該位元線或該互補位元線的資料傳送 至該感測放大區塊，並防止低電壓VBB被傳送至分別耦合 至該胞元陣列的位元線和互補位元線。
舉例來說，若儲存於第一胞元陣列300a中的資料因響應 一輸入之命令而經由位兀線B L被輸出，則第一連接控制區 塊23 0a會被啓動。因此，該資料可被傳送至感測放大器 2 1 0。接著，爲防止該低電壓被供應至連接至第一胞元陣列 | 3 00a的位元線BL，在該感測放大器感測及放大位元線BL 和互補位元線/BL之間的電壓差時，第一連接控制區塊230a 會被停用。同樣地，若儲存於第二胞元陣列3 00b中的資料 因響應一輸入之命令而經由互補位元線/BL被輸出，則第二 連接控制區塊230b會被啓動。因此，該資料可被傳送至感 測放大器2 1 0。之後，爲防止該低電壓被供應至連接至第二 胞元陣列300a的互補位元線/BL，在該感測放大器感測及放 大位元線B L和互補位元線/B L之間的電壓差時，第二連接 _控制區塊230b會被停用。 換句話說，當感測放大器2 1 0執行感測放大動作時，一耦 合感測放大器之位元線SA_BL和一耦合感測放大器之互補 位元線SA_/BL其中之一會被降低至該低電壓準位。在此， 該耦合感測放大器之位元線SA_BL爲一連接在第一連接控 制區塊2 3 Oa和感測放大器2 1 0之間的位元線，而該耦合感 測放大器之互補位元線SA_/BL爲一連接在第二連接控制區 塊23 0b和感測放大器2 1 0之間的互補位元線。在假設該耦 -22- _ ^ -----— ... . -
1296119 „ < J ：'· L^n^ui 合感測放大器之互補位元線s A —/BL會被降低至該低電壓準 位的情況下，互補位元線/BL不應被降低至該低電壓準位。 爲此，第二連接控制區塊230b會防止低電壓VBB被供應至 互補位元線/BL，以藉此將互補位元線/BL維持在接地電壓 準位。 此外，輔助感測放大器2 6 0 a係耦合至位元線B L和互補位 元線/BL，以在感測放大器2 1 0執行感測放大動作時將位元 線BL和互補位元線/BL其中之一穩定地維持在接地電壓準 φ位。換言之，由於第一和第二連接控制區塊2 3 0 a和2 3 Ob無 法穩定地將位元線BL和互補位元線/BL維持爲接地電壓準 位，故提供輔助感測放大器260a。 再者，在根據本發明之半導體記憶體元件中，當第二胞元 陣列300b經由互補位元線/BL將一資料輸出至感測放大器 2 10時，第一參考胞元區塊400a會供應一參考信號至位元線 B L。同樣地，當第一胞元陣列3 0 0 a經由位元線B L將一資 料輸出至感測放大器210時，第二參考胞元區塊400b會供 φ應該參考信號至互補位元線/B L。 第一和第二預充電區塊220 a和220b各包括一電晶體，用 以響應預充電信號BLEQ而供應接地GND至位元線BL和互 補位元線/BL來作爲預充電電壓。當執行預充電動作時，亦 即預充電信號BLEQ被啓動時，第一和第二連接控制區塊 2 30a和2 30b亦會響應控制信號BI而被啓動。 感測放大區塊2 1 0係包括第一和第二PM0S電晶體TS 1和 TS2、以及第一和第二NM0S電晶體TS3和TS4。 -23- 1296119 ΪΑ 14 3修正本 T 一汲極和一源極，該 閘極耦合至互補位元線/BL，該源極係用以接收第一電力供 應信號s A P，且該汲極耦合至位元線B L。而第二P Μ 0 S電 晶體T S 2具有一閘極、一汲極和一源極，該閘極親合至位元 線/BL，該源極係用以接收第一電力供應信號SAP，且該汲 極耦合至互補位元線/BL。 第一 NMOS電晶體TS3具有一閘極、一汲極以及一源極， 該閘極耦合至互補位元線/BL，該源極係用以接收第二電力 鲁供應信號SAN，且該汲極耦合至位元線BL ;而第二NM〇S 電晶體T S 4具有一鬧極、一汲極以及一源極，該閘極耦合至 位元線BL，該源極係用以接收第二電力供應信號SaN，且 該汲極耦合至互補位元線/BL。 在由感測放大器2 1 0放大之後，該資料會經由資料輸出區 塊2 4 0被傳送至區域資料線L D B和區域互補資料線L D B B。 資料輸出區塊240係用以將由感測放大區塊2 1 0所放大的 資料傳送至區域資料線LDB和區域互補資料線LDBB，或是 馨經由區域資料線LDB和區域互補資料線LDBB將輸入之資 料傳送至感測放大區塊2 1 0。 詳細來說，資料輸出區塊240係包括第一和第二MOS電 晶體T01和T02。第一 MOS電晶體T01耦(合在位元線BL 和區域資料線LDB之間，用以將由感測放大器2 10所放大 之一資料傳送至區域資料線LDB，或是響應根據輸入之行位 址的行控制信號YI而經由區域資料線LDB將一輸入之資料 傳送至感測放大區塊210。此外，第二MOS電晶體T02耦 1296119
合在互補位元線/BL 旷買TT^LDBB之間，用以將 由感測放大器2 1 0所放大之一資料傳送至區域互補資料線 LDBB，或是響應行控制信號γΐ而經由區域互補資料線 LDBB將一輸入之資料傳送至感測放大區塊210。 輔助感測放大器2 6 0 a係包括一第三Μ Ο S電晶體TB 1，其 一端連接至位元線BL，而其另一端連接至接地GND ;以及 一第四MOS電晶體ΤΒ2，其一端連接至互補位元線/BL，而 其另一端連接至接地GND。在此，第三MOS電晶體ΤΒ1的 φ 閘極係耦合至第四MOS電晶體ΤΒ2的一端，而第四MOS電 晶體ΤΒ2的閘極係耦合至第三MOS電晶體ΤΒ 1的一端。 第9至1 1圖爲波形圖，係顯示第7圖所示之半導體記憶 體元件的操作。 參照第7至1 1圖，以下將敘述根據本發明之半導體記憶 體元件的操作。 如上所述，該讀取動作可被分爲四個步驟：一預充電步驟 t0、一讀取步驟tl、一感測步驟t2和t3、以及一復原步驟 t4。同樣地，寫入動作係與該讀取動作非常相似。然而，該 寫入動作係包括一寫入步驟而非讀取動作中的讀取步驟，且 更詳細來說，在感測步驟期間，並非一經感測及放大之資料 不會被輸出，而是由外部電路所輸入之一資料會被鎖存於該 感測放大器中。另外，該感測步驟係包括第一感測步驟t2 和第二感測步驟t3。資料輸出區塊240在第二感測步驟t3 期間會被啓動，因爲在第一感測步驟t2期間，一放大之資 料並不穩定。 -25- 1296119 94¾ ΪΧ η 在下文中’係假設包於^ % Εέ IS 7t^ BL之第一胞元陣 列3 00a中之一胞元的電容器已被充電，亦即儲存有高邏輯 資料「1」。 特別是’根據本發明之半導體記憶體元件中的位元線BL 和互補位元線/BL會被預充電爲接地GND。此外，參照第7 圖，該半導體記憶體元件具有一開放式位元線結構。 在預充電步驟t0中，位元線BL和互補位元線/BL會被預 充電爲接地G N D，而非通常爲1 / 2核心電壓的位元線預充電 φ 電壓VBLP，亦即1/2 Vcore = VBLP。此時，所有的字元線 皆被停用。換句話說，若在預充電步驟t〇期間，啓動爲高 邏輯準位的預充電信號BLEQ係被保持，則位元線BL和互 補位元線/BL會被預充電爲接地GND。 在讀取步驟tl中，一讀取命令係被輸入並執行，然後對 應於一輸入之位址的一字元線WL會由一供應電壓VDD或 一高電壓VPP所啓動，直到復原步驟爲止。 在此，爲了啓動該字元線，通常係使用高電壓VPP，因爲 •要求供應電壓VDD變得較低而半導體記憶體元件的操作速 度變得更快。 若字元線WL被啓動，對應於該字元線之胞元的一 MOS 電晶體會被導通；而儲存在包含於第一胞元陣列300a中之 胞元之電容器中的資料會被傳送至位元線B L。此時，被輸 入至預充電區塊220a的預充電信號BLEQ會被停用。 另一方面，當第一胞元陣列300a輸出該儲存之資料至位 元線BL時，耦合至互補位元線/BL的第二參考胞元區塊400b -26- 1296119
年月 h 紅n:Tf --J 會響應一第二參考控制信號REF-SEL2而輸出參考信號至互 補位元線/B L，其中該參考信號具有儲存於該胞元之電容器 中之資料的1/2電壓準位。 反之，當第二胞元陣列3 00b輸出一儲存之資料至互補位 元線/BL時，耦合至位元線BL的第一參考胞元區塊400a會 響應一第一參考控制信號REF_S ELI而輸出參考信號至位元 線BL，其中該參考信號具有儲存在包含於第二胞元陣列 3〇〇b中之胞元之電容器中之資料的1/2電壓準位。 | 參照第9圖，在讀取步驟中，吾人已了解位元線BL和互 補位元線/B L之各電壓準位會增加各預定電壓準位，例如大 約兩倍的電壓準位。 接著，在該感測步驟的感測步驟t2和t3中，第一電力供 應信號SAP會被供以高電壓VPP，而第二電力供應信號SAN 會被供以低電壓VBB。 在第一感測步驟t2中，感測放大器2 1 0可藉由使用第一 和第二電力供應信號SAP和S AN來放大位元線BL和互補位 ϋ元線/BL之間的電壓差，亦即一電位差。此時，位元線BL 和互補位元線/BL之間之相對高側會被放大至高電壓VPP ; 而另一側，亦即位元線BL和互補位元線/BL之間之相對低 側，會被放大至接地GND。之後，該放大之電壓差會被鎖存 於感測放大器2 1 0中。特別是，該感測放大器可較習知之感 測放大器更快速地放大一電壓差，因爲係使用高電壓VPP 和低電壓VBB，而非供應電壓VDD和接地GND。 在此，位元線B L的電壓準位係高於互補位元線/B L的電 -27 - 1296119 年月 日修二.，卜 — _ | 壓準位。也就是說，在位元線BL和互補位元線/BL被放大 後，位元線BL會維持高電壓VPP的電壓準位。然而，雖然 互補位元線/BL可暫時被放大至低電壓VBB，互補位元線/Bl 仍會維特爲接地GND的電壓準位，因爲第二連接控制區塊 23 0b會被停用，亦即關閉。換言之，由於互補位元線/BL係 被預充電爲具有高於低電壓VBB之電壓準位的接地GND， 故感測放大器210中的互補位元線/BL不會被放‘大至低電壓 VBB。因此，第一胞元陣列300a中之位元線BL的電壓準位 | 可被維持爲接地GND。 在此’該第一和該第二連接控制區塊係用以防止低電壓 VBB被傳送至第二胞元陣列300b中的互補位元線/BL。 此外，由於由第二胞元陣列300b中之位元線BL所產生的 寄生電容量（worm capacitance)係相對地大，故流過包含於第 二連接控制區塊230b中之一電晶體之電流僅爲少量。因此， 在感測步驟t2和t3及復原步驟t4期間，第二胞元陣列300b 中之互補位元線/BL的電壓準位可維持爲接地GND。 φ 同樣地，在當位元線BL被放大至低電壓VBB的情況中， 第一連接控制區塊230a會被停用，以防止低電壓VBB被傳 送至第一胞元陣列300a中的位元線BL。 若低電壓VBB被傳送至第一或第二胞元陣列300a或300b 中的位元線BL或互補位元線/BL，則由第一或第二胞元陣列 3 00a或3 00b所感測之資料會被損毀，亦即載入位元線BL 或互補位元線/B L中的電荷會被放電。因此，需防止低電壓 VBB經由第一或第二連接控制區塊230a或230b而被傳送至 -28 - 1296119
力日％—. w 一 | 胞元陣歹U 300a或300b。 第一或第 亦即，低電壓VBB係用以增加感測放大器210的操作速 度，但 第 第二胞元陣列300a和300b 在此，如上所述，係提供輔助感測放大器2 6 0 a以穩定地 將位元線B L或互補位元線/B L維持爲該接地電壓準位。 換言之，在感測步驟期間，輔助感測放大器260a會偵測 位元線BL和互補位元線/BL之間的電壓差，然後控制位元 線BL和互補位元線/BL其中之具有低於另一者之電壓準位 的一者，使其保持在接地電壓準位。 在該耦合感測放大器之互補位元線SA_/BL會被放大至低 電壓VBB的情況中，第二胞元陣列300b中的互補位元線/BL 會變成該接地電壓準位。此時，爲了穩定地將互補位元線/BL 維持爲接地電壓準位，若互補位元線/BL的電壓準位低於接 地GND，則輔助感測放大器260a會增加互補位元線/BL的 電壓準位，或是若互補位元線/BL的電壓準位高於接地 GND，則輔助感測放大器260a會降低互補位元線/BL的電壓 準位。 如上所述，第三和第四MOS電晶體TB1和TB2之各一端 係耦合至接地GND，以供應接地GND至位元線BL和互補 位元線/BL其中之一。 第1 0圖爲一波形圖，係顯示當該半導體記憶體元件執行 讀取動作時之上述輔助感測放大器260a之操作。如圖所示， 互補位元線/B L會快速地變更爲接地GND，並由輔助感測放 大器260a穩定地維持爲接地GND。 -29 - 1296119 9#ιι·|4 9修正本 第11圖爲另一波形圖，係顯示當該半導體記憶體元件執 行寫入動作時之上述輔助感測放大器260a之操作。如圖所 示，位元線BL會快速地變更爲接地GND，並由輔助感測放 大器260a穩定地維持爲接地GND。 尤其，在第1 1圖中，係顯示根據輸入以被寫入之資料的 邏輯準位，耦合感測放大器之位元線SA_BL會被放大至高 電壓準位，而耦合感測放大器之互補位元線SA_/BL會被放 大至低電壓準位，接著位元線BL會被放大至低電壓準位， φ 而互補位元線/BL會被放大至高電壓準位。此時，如圖所示， 位元線BL會變更至接地GND，並由輔助感測放大器260a 穩定地維持爲接地GND。 在第一感測步驟t2之後的第二感測步驟t3期間，感測放 大器210會持續接收第一和第二電力供應信號SAP和SAN， 然後，位元線BL的電壓準位會穩定爲高電壓VPP。此外， 根據一輸入之行位址的I/O控制信號Yi會被啓動爲高邏輯 準位。爲響應該啓動之I/O控制信號Yi，資料輸出區塊240 II會將負載於位元線BL和互補位元線/BL上之各電壓準位， 亦即資料，傳送至區域資料線LDB和區域互補資料線LDBB。 在此’當任何資料皆不被傳送時，區域資料線LDB和區 域互補資料線LDBB會被預充電以1/2核心電壓Vcore。接 著’當該資料被傳送至區域資料線LDB和區域互補資料線 LDBB時，由於互補位元線/bl的電壓準位爲接地GND，故 區域互補資料線 LDBB的電壓準位會暫時被降低至接地 GND。 -30- 1296119 年月 日修正本 ----------......... 最後，在復原步驟中，於讀取步驟期間自電容器所輸 出之用以將位元線BL提升預定電壓準位之資料會在該原始 電容器中被恢復。亦即該電容器會被重複充電。在復原步驟 t4之後，對應於該電容器的字元線WL會被停用。 在該復原步驟之後，接地GND會被供應至感測放大器2 i 〇 來作爲第一和第二電力供應信號S AP和S AN。 在該習知之半導體記憶體元件中，由於當任何資料經由區 域資料線LDB和區域互補資料線LDBB被傳送時，區域資 鲁料線LDB和區域互補資料線LDBB會被預充電爲供應電壓 VDD或1/2供應電壓 1/2 VDD，故由感測放大器210放大 至接地GND之互補位元線/BL的電壓準位會由資料輸出區 塊240增加一預定準位。 因此，爲了將互補位元線/BL的預定準位恢復至接地 GND，習知之半導體記憶體元件對復原步驟具有足夠的時 間。另一方面，在復原步驟中，一錯誤之資料可在第一或第 二胞元陣列300a和300b的原始胞元中被恢復。例如，當一 ϋ原始資料爲「0」時，一恢復之資料可爲「1」。因此，在習 知之半導體記憶體元件中，需花費足夠的時間，亦即相對長 時間，來執行復原步驟t4。 然而，在本發明中，感測放大器210中的互補位元線/BL 會被放大至具有低於接地GND之電壓準位的低電壓VBB。 因此，由於該低電壓VBB之故，若供應電壓VDD或1/2供 應電壓，亦即1/2 VDD，被供應至感測放大器210中的互補 位元線/BL，則互補位元線/BL的電壓準位僅會少量增加。
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MdL· 因此，在根據本發明之半導體記ΐΐΐ元件中，復原步驟t4 的週期可被縮短。 接著，該半導體記憶體元件會再次執行一預充電步驟t5。 另外，預充電信號BLEQ會被啓動並輸入至預充電區塊220 a 或2 2 Ob 。此時，感測放大器2 1 0係耦合至兩相鄰之胞元陣 列，亦即300a和300b。因此，位元線BL和互補位元線/BL 會被預充電爲接地GND。 下文中，係假設包含於耦合至位元線B L的第一胞元陣列 φ 3 00a中之一胞元之電容器已被充電，亦即儲存有低邏輯資料 「0」。 同樣地，在預充電步驟t0中，位元線BL和互補位元線/BL 會被預充電爲接地GND。 在讀取步驟11中，一讀取命令會被輸入並執行，然後對 應於一輸入之位址的字元線WL會由供應電壓VDD或高電 壓VPP所啓動，直到復原步驟爲止。 若字元線WL被啓動，則對應於該字元線之胞元的一 MOS •電晶體會被導通；而儲存在包含於第一胞元陣列3 00a中之 胞元之電容器中的一資料會被傳送至位元線BL。此時，輸 入至預充電區塊220a的預充電信號BLEQ會被停用。然而， 由於該資料爲低邏輯準位「〇」，故位元線B L的電壓準位不 會改變，亦即維持爲接地GND。 另一方面，當第一胞元陣列300a輸出該儲存之資料至位 元線BL時，耦合至互補位元線/BL的第二參考胞元區塊400b 會響應一第二參考控制信號REF_SEL2而輸出參考信號至互 -32 - 1296119 i~—~~-- ΙθΔι-η η^η 補位元線/B L，其中該參考信存於該胞元之電容器 中之資料的1 / 2電壓準位。 接著，在該感測步驟的第一感測步驟12中，第一電力供 應信號SAP會被供以高電壓VPP，而第二電力供應信號SAN 會被供以低電壓V B B。然後，感測放大器2 1 0可藉由使用第 一和第二電力供應信號SAP和S AN，亦即高電壓VPP和低 電壓VBB，來放大位元線BL和互補位元線/BL之間之電壓 差，亦即一電位差。此時，位元線BL和互補位元線/BL之 φ間之相對高側會被放大至高電壓VPP ;而另一側，亦即位元 線BL和互補位元線/BL之間之相對低側，會被放大至接地 GND。 在此，該第一和該第二連接控制區塊係用以防止低電壓 VBB被傳送至第一胞元陣列300a中的位元線BL。因此，位 元線BL可將電壓準位保持爲接地GND，因爲第一連接控制 區塊23 0a會被停用，亦即關閉。 由於用以感測及放大一低邏輯資料，亦即「〇」，之其他 馨步驟係與用以感測及放大一高邏輯資料，亦即「1」，之其 他步驟相同，故在此係省略該些步驟之敘述。 接著將敘述根據本發明之半導體記憶體元件的寫入動 作。該寫入動作係由一外部電路接收一寫入命令、一位址和 一資料。接著，該資料被輸入至區域資料線LDB和區域互 補資料線LDB B。在感測步驟中，感測放大器2〗〇之感測及 放大之資料不會被輸出，而是輸入自一外部電路之資料會被 鎖存於感測放大器2 1 0中。在此，該感測步驟亦包括使用高 -33-
1296119 電壓VPP和低電壓VBB όΐ第一和第二感測步驟t2和t3，以 增加感測放大器210的操作速度。然後，在第二感測步驟t3 中，一輸入之資料會響應行控制信號YI而經由資料輸出區 塊240被傳送並鎖存於感測放大器2 1 0中。 接著，在復原步驟t4中，於該感測步驟期間被鎖存於感 測放大器2 1 0中的資料會被儲存在對應於該輸入之位址的電 容器中。 如上所述，在讀取動作和寫入動作中，位元線B L和互補 馨位元線/BL會被預充電爲接地GND，而感測放大器210會使 用高電壓VPP和低電壓VBB，以感測及放大儲存在一胞元 中的資料，或是鎖存該區域資料線和該區域資料線對之一輸 入之資料。 因此，亦即由於感測放大器210係被供以高電壓Vpp，根 據本發明之半導體記憶體元件的操作速度會被增加，亦即被 改善。此外，由於位元線B L和互補位元線/b L係被預充電 爲接地GND，故很難將位元線BL或是互補位元線/BL的電 修壓準位提升至一預定電壓準位；然而，感測放大器21〇可藉 由使用高電壓VPP和低電壓VBB來有效率地放大該電壓準 位。 根據如上所述之接地準位預充電動作，吾人可預期根據本 發明之半導體記憶體元件的優點。 首先，該感測放大器的操作容限會被強烈地改善。 若該位元線和該互補位元線係被預充電爲i /2核心電壓， 則該感測放大器會放大該位元線和該互補位元線之各電壓 -34- 年月
1296119 準位至接地或核心電壓。舉例來說，若核心電壓約爲1 . 5 V， 則該感測放大器會將約〇 · 7 5 V，亦即1 /2核心電壓，放大至 約0V或約1 · 5 V。此處，該核心電壓的電壓準位係與供應電 壓的電壓準位成比例，其中該供應電壓係由一外部電路而輸 入至該半導體記憶體元件。 若該核心電壓約爲5 V，將約2 · 5 V增加至約5 V或是降低 至Ο V並不是很困難的操作。然而，若該核心電壓約爲1 .5 V 或是低於1 .5V，則很難響應一雜訊或一干擾而穩定地操作該 φ感測放大器。換句話說，當該位元線和該互補位元線被預充 電爲約0.75V時，若在資料被載入至該位元線和該互補位元 線其中之一後於該半導體記憶體元件中發生雜訊，則該感測 放大器無法感測該位元線和該互補位元線之間的電壓差。因 此，該位元線和該互補位元線之各電壓準位在由該感測放大 器所放大後可被反向。 然而，在本發明中，該位元線和該互補位元線係被預充電 爲接地。因此，雖然該核心電壓約爲1 ·5 V，該感測放大器仍 參可藉由使用電壓差來將該位元線和該互補位元線之各電壓 準位放大至核心電壓Vc ore或接地，因爲減少了雜訊的缺 點。換言之，在根據本發明之半導體記憶體元件中，在一低 核心電壓的情況下，亦即當輸入至半導體記憶體元件的供應 電壓很低時，該感測放大器可穩定地感測及放大資料。 第二，在根據本發明之半導體記憶體元件中，產生於一字 元線，亦即各胞元中之電晶體的閘極，和一位元線之間的洩 流電流（bleed current)會受到保護。當該位元線和該互補位 1296119 I 年]~ 94e ΪΤ—1'Ί'.…— 元線被預充電爲接地，且字元線被停用時，任何電流皆無 法流動，因爲在該位元線和該互補位元線其中之一和該停用 之字元線之間沒有電壓差。因此，該半導體記憶體元件的電 力消耗可被減少。 第三，在根據本發明之半導體記憶體元件中，操作速度會 被改善，因爲雖然供應電壓的電壓準位變得較低，但該感測 放大器係由使用高電壓VPP和低電壓VBB而加以操作。 第四，根據本發明之半導體記憶體元件可縮短復原步驟t4 φ的週期。在該習知半導體記憶體元件中，由於在任何資料經 由區域資料線LDB和區域互補資料線LDBB被傳送時，區 域資料線LDB和區域互補資料線LDBB會被預充電爲供應 電壓VDD或1/2供應電壓1/2 VDD，故由感測放大器210 放大至接地GND之互補位元線/BL的電壓準位會由供應電 壓VDD或1/2供應電壓1/2 VDD增加至一預定準位。然而， 在本發明中，感測放大器2 1 0中的互補位元線/B L會被放大 至具有低於接地GND之電壓準位的低電壓VBB。因此，由 鲁於該低電壓VBB之故，若供應電壓VDD或1/2供應電壓， 亦即1/2 VDD，被供應至感測放大器210中的互補位元線 /B L，則互補位元線/B l的電壓準位僅會少量增加。 最後’根據本發明，由於如上所述，輔助感測放大器2 6 0 a 會將位元線BL或互補位元線/BL維持爲接地GND，故非選 擇之胞元的資料可受到保護。 第1 2圖爲第二區塊圖，係描述第7圖所示之感測放大區 塊 2 00。 -36- 1296119 -—一~—π 年月日修正本 丄“一—…一―— 相較於第8圖所示之放大區塊200，一輔助感測放大器 26 0b係具有不同之組態。亦即，輔助感測放大器260b係包 括一第五MOS電晶體TB3，其一端連接至接地，而其另一 端連接至位元線B L ;以及一第六Μ Ο S電晶體TB 4，其一端 連接至接地GN D，而其另一端連接至互補位元線/B L。此處， 第五MOS電晶體ΤΒ3的閘極係連接至耦合感測放大器之互 補位元線S A_/BL，而第六MOS電晶體ΤΒ4的閘極係連接至 耦合感測放大器之位元線SA_BL。輔助感測放大器260b之 0操作係與第8圖所示之輔助感測放大器2 6 0 a的操作相同。 第1 3圖爲一區塊圖，係顯示根據本發明之另一實施例之 半導體記憶體元件的核心區域。 如圖所示，該半導體記憶體元件包括一第一參考胞元區塊 400c、一第二參考胞元區塊400d、一第一胞元陣列300c、 一第二胞元陣列300d以及一感測放大區塊200’。 在此，各胞元陣列，例如400c，係包括複數個單位胞元， 各用以儲存一資料並響應輸入之位址和命令而將該資料輸 肇出至一位元線和一互補位元線其中之一；以及感測放大區塊 200 ’係用以感測及放大輸出自各胞元陣列的資料。第一胞元 陣列300c係經由複數個位元線對，例如BLn和/BLn，而耦 合至感測放大區塊200’。第二胞元陣列300d係經由複數個 位元線對而耦合至感測放大區塊200’。 第一和第二參考胞元區塊400c和4 00d係用以經由該等複 數條位元線對，例如BLn和/BL，而供應一參考信號至感測 放大區塊200’。 1296119
4㈢修正本I 相較於第7圖中所示之半導體記憶體元件，第1 3圖中所 不之半導體記憶體兀件的各胞元陣列會經由該等複數條位 兀線對而轉合至感測放大區塊2 0 0 ’。此外，兩相鄰單位胞元 之間的位置及連接方式亦不同。換言之，參照第7圖，兩相 鄰之單位胞元會共同耦合至一字元線。然而，如第1 〇圖所 示，兩相鄰之單位胞元係共同耦合至一板線（plate line)PL， 而非一字元線。 第14圖爲第一區塊圖’係詳細描述第1圖3所示之半導 φ體記憶體元件的核心區域。 如圖所示，感測放大區塊200’包括一預充電區塊220c’及 220d’ 、一感測放大器210’、一資料輸出區塊240’以及一 .輔助感測放大區塊。在第1 3圖中所示之半導體記憶體元件 中，兩相鄰之胞元陣列，即3 0 0 c和3 0 0 d，係耦合至一感測 放大區塊200’。 此外，感測放大區塊200’包括一第一連接控制區塊250a’ 和一第二連接控制區塊250b’，用以經由位元線BL和互補 φ位元線/BL而將兩相鄰之胞元陣列，即300c和3 00d ’其中 之一和兩參考胞元陣列，即400c和400d，其中之一連接至 感測放大器2 1 0 ’，或是將兩相鄰之胞元陣列，g卩3 00c和 3〇〇d，其中之一和兩參考胞元陣列，即400c和4〇〇d，其中 之一與感測放大器2 1 0 ’斷開。此處，第一和第二電源供應器 5 1 0和5 2 0係與第8圖所示者相同。 同時，輔助感測放大區塊包括一第一輔助感測放大器 2 60c，和一第二輔助感測放大器260d，，用以在感測放大動作 -38- 1296119 9身4曰修正本 執行時，將位元線β l和之間之較低電壓準 位側維持爲接地GND。 第一輔助感測放大器 260c，包括一第三 NMOS 電晶體 TB 5，其一端係耦合至接地Gn D，而其另一端係耦合至位元 線BL ;以及一第四NMOS電晶體TB6 ,其一端係耦合至接 地G N D，而其另一端係親合至互補位元線/ b L。此處，第三 Ν Μ Ο S電晶體TB 5的閘極係耦合至互補位元線/B L，而第四 NMOS電晶體ΤΒ6的閘極係耦合至位元線BL。 φ 如圖所示，若包含在第一胞元陣列3 00c中的一單位胞元 係經由一位元線B L而耦合至感測放大器2 1 0 ’，亦即儲存於 第一胞元陣列3 00c中的資料會被輸出至感測放大器2 1 0 ’， 則第一參考胞元區塊400c會經由互補位元線/BL而輸出一 參考信號至感測放大器2 1 0 ’。反之，若包含在第二胞元陣列 300d中的一單位胞元係經由一互補位元線/BL而耦合至感 測放大器210’，則第二參考胞元區塊400d會經由位元線BL 而輸出一參考信號至感測放大器210’。 # 換句話說，在根據本發明之半導體記憶體元件中，當第一 胞元陣列3 0 0 c經由位元線B L和互補位元線/B L其中之一而 輸出一資料至感測放大器210’時，第一參考胞元區塊400c 會供應一參考信號至位元線B L和互補位元線/B L其中另一 者。此時，第一連接控制區塊250a’會被啓動，亦即在讀取 步驟11期間，所有的電晶體，例如ΤΒ Η1，會響應一第一連 接控制信號B IS Η而被導通。另外，在讀取步驟11之後的感 測步驟t2和t3期間，第一連接控制區塊250a’會被停用， -39 - 1296119 以防止資料被損毀。此外，第一輔助感測放大器260c，會穩 定地將位元線BL和互補位元線/BL其中之一維持爲接地 GND 〇 同樣地，當第二胞元陣列300d經由位元線BL和互補位元 線/B L其中之一而輸出一資料至感測放大器2 1 0 ’時，第二參 考胞元區塊400d會供應參考信號至位元線BL和互補位元線 /B L其中另一者。此時，第二連接控制區塊2 5 Ob ’會被啓動， 亦即在讀取步驟11期間，所有的電晶體，例如TBL1，會響 φ應一第二連接控制信號BISL而被導通。 感測放大器210’會接收高電壓VPP來作爲第一電力供應 信號SAP和接地GND來作爲第二電力供應信號S AN，以放 大位元線BL與互補位元線/BL之間的電位差。當感測放大 器210’未被啓動時，預充電區塊220c’及220d’會由一預充 電信號BLEQ所致能，以將位元線BL和互補位元線/BL預 充電爲接地GND。 最後，資料輸出區塊240’會根據一輸入之行位址而輸出由 修感測放大器2 1 0 ’所放大之資料至一區域資料線對，亦即LD B 和 LDBB。 在此，預充電區塊2 2 0 ’係用以將位元線B L和互補位元線 /BL預充電爲接地GND;而感測放大區塊210’會藉由使用高 電壓VPP和低電壓VBB來感測及放大資料，其中該高電壓 VPP具有高於電力供應電壓VDD的電壓準位，而該低電壓 VBB具有低於接地GND的電壓準位。換言之，高電壓VPP 和低電壓VBB會分別被輸入爲第一和第二電力供應信號 -40 - 1296119
1年月日修正本i SAP 和 SAN。 取 -〜一J 預充電區塊220c’包括一第一和一第二電晶體TPH1’和 TPH2’。第一電晶體TPH1 ’會接收一預充電信號BLEQ，並響 應該預充電信號BLEQ而將接地GND供應至位元線BL以作 爲預充電電壓。此外，第二電晶體TPH2’係用以接收預充電 信號BLEQ，並響應該預充電信號BLEQ而將接地GND供應 至互補位元線/BL以作爲預充電電壓。 感測放大區塊210’係包括一第一和一第二PMOS電晶體 φ TS1’和TS2’以及一第一和一第二NMOS電晶體TS3’和TS4’。 第一 PMOS電晶體TS 1’具有一閘極、一汲極和一源極，該 閘極耦合至互補位元線/BL，該源極用以接收核心電壓Vc ore 和高電壓VPP其中之一以作爲電力供應信號SAP，而該汲極 耦合至位元線BL。第二PM0S電晶體TS2’具有一閘極、一 汲極和一源極，該閘極耦合至位元線/BL，該源極用以接收 核心電壓Vc ore和高電壓VPP其中之一以作爲電力供應信號 SAP，而該汲極耦合至互補位元線/BL。 φ 第一 NM0S電晶體TS3,具有一閘極、一汲極和一源極， 該閘極耦合至互補位元線/B L，該源極用以接收接地GND， 而該汲極耦合至位元線BL ;第二NM0S電晶體TS4,具有一 閘極、一汲極和一源極，該閘極耦合至位元線B L，該源極 用以接收接地GND，而該汲極耦合至互補位元線/Bl。 資料在由感測放大器2 1 0 ’放大後會經由資料輸出區塊 240’被傳送至一區域資料線LDB和一區域互補資料線 LDBB。 -41 -
1296119 資料輸出區塊24〇 ’係用以將由感測放大區塊2 1 0’所放大 的資料傳送至一區域資料線LDB和一區域互補資料線 LDBB，或是經由區域資料線LDB和區域互補資料線LDBB 將一輸入之資料傳送至感測放大區塊2 1 〇 ’。 詳細來說，資料輸出區塊240’係包括一第一和一第二MOS 電晶體TOl ’和T02’。第一 MOS電晶體T01;係耦合在位元 線BL和資料線LDB之間，用以將載入位元線BL並由感測 放大器210’所放大之資料傳送至區域資料線LDB。此外，第 φ二MOS電晶體Τ02’係耦合在互補位元線/BL和區域互補資 料線LDBB之間，用以將載入互補位元線/BL並由感測放大 器2 10’所放大之資料傳送至區域互補資料線LDBB。 第1 5圖爲一波形圖，係顯示第1 4圖所示之半導體記憶體 元件之一操作。 如圖所示，該半導體記憶體元件之操作係非常近似於上述 第9圖所示之操作。然而，由於該半導體記憶體元件具有一 折疊結構（folded structure)，故存在第一和第二連接控制信 φ號BISH和BISL，以將第一和第二胞元陣列，亦即300c和 3 〇〇d，其中之一連接至感測放大器210’，或是將第一和第二 胞元陣列，亦即300c和3 00d，其中之一與感測放大器210, 斷開。 參照第1 5圖，在讀取步驟11、感測步驟12和13以及復原 步驟Μ期間，第一連接信號BIS Η會被啓動，而第二連接信 號BISL會被停用。換句話說，這表示第一胞元陣列300c和 第一參考胞元區塊400c係耦合至感測放大器21〇，，而第二 -42-
1296119 胞元陣列300d和第二參考胞元區塊4〇Od未耦合至感測放大 器 210,。 反之，若第一連接信號BISH被停用，而第二連接信號BISL 被啓動，則第二胞元陣列300d和第二參考胞元區塊4〇〇d會 耦合至感測放大器2 1 0 ’。 另一方面，輔助感測放大區塊用以穩定地將位元線BL和 互補位元線/BL其中之一維持爲接地GND。 第16圖爲第二區塊圖，係詳細描述第13圖所示之半導體 φ記憶體元件的核心區域。 相較於第1 4圖中所示之核心區域，包含一第一輔助感測 放大器260e’和一第二輔助感測放大器260f’的一輔助感測 放大區塊係以不同方式連接於該核心區域中。 換言之，第一輔助感測放大器260e’係包括一第五NMOS 電晶體TB9，其一端耦合至接地GND，而其另一端耦合至位 元線BL ;以及一第六NMOS電晶體TB10，其一端耦合至接 地 GND，而其另一端耦合至互補位元線/BL。在此，第五 肇NMOS電晶體TB9的閘極耦合至耦合感測放大器之互補位元 線SA_/BL，而第六NMOS電晶體TB10的閘極耦合至耦合 感測放大器之位元線SA_BL。 同樣地，第二輔助感測放大器260Γ係包括一第七NMOS 電晶體TB 1 1，其一端耦合至接地GND，而其另一端耦合至 位元線BL ;以及一第八NMOS電晶體TB 12，其一端耦合至 接地GND，而其另一端耦合至互補位元線/BL。在此，第七 NMOS電晶體TB11的閘極耦合至耦合感測放大器之互補位 -43 -
音4. Αία修正H 1296119 元線SA_/BL，而第八NMOS電晶體ΤΒ 12的閘極耦合至耦 合感測放大器之位元線SA_BL。 第一和第二輔助感測放大器260e’和260Γ之操作係與第1 圖4所示之第一和第二輔助感測放大器260c’和260d’的操作 相同。 在本發明中，半導體記憶體元件係以高速被操作於低電力 的情況下，例如低於1.5 V，並防止洩流電流產生以藉此減少 電力消耗。 φ 此外，相較於該位元線和該互補位元線會被預充電爲1 /2 核心電壓的情況，該感測放大器的操作容限可被顯著地改 善，亦即在一雜訊之下可穩定地被操作。 在根據本發明之半導體記憶體元件中，因爲該位元線和該 互補位元線其中之一和該停用之字元線之間不存在電壓 差，故可消除洩流電流。因此，該半導體記憶體元件可降低 電力消耗和電流消耗。 此外，該感測放大器的操作速度會變得較快，因爲雖然供 應電壓的電壓準位變得較低，但該感測放大器係藉由使用具 有局於核心電壓Vcore之電壓準位的高電壓VPP來加以操 作。
再者，根據本發明之半導體記憶體元件可縮短復原步驟之 週期。因此，在根據本發明之半導體記憶體元件中，響應輸 入之命令，例如讀取或寫入命令，的操作週期可變得較短。 在習知半導體記憶體元件中，由於在任何資料經由區域資料 線LDB和區域互補資料線LDBB被傳送時，區域資料線LDB -44- 1296119 和區域互補資料線Ι^ΤΓΒΈ-會〜被〜預-备電^供應電壓VDD或1 / 2 供應電壓1/2 VDD，由感測放大器210放大至接地GND之 互補位元線/BL的電壓準位會由供應電壓VDD或1/2供應電 壓1/2 VDD增加至一預定準位。但在本發明中，感測放大器 2 10中的互補位元線/BL會被放大至具有低於接地GND之電 壓準位的低電壓VBB。因此，由於該低電壓VBB之故，若 供應電壓VDD或1/2供應電壓，亦即1/2 VDD，被供應至感 測放大器2 10中的互補位元線/BL，則互補位元線/BL的電 φ壓準位僅會少量增加。 本申請案含有相關於韓國專利申請案No.20 04-87651之發 明標的，且該申請案係於2004年10月30日向韓國專利局 提出申請；該案之全部內容係倂入本案以供參考。 雖然本發明係參照某些較佳具體實施例而說明，應瞭解在 不偏離本發明及其所附專利申請之發明範圍和精神下，一般 熟習此技藝者皆可對本發明作出改變及修正。 【圖式簡單說明】 • 第1圖爲一區塊圖，係顯示一習知半導體記憶體元件的核 心區域； 第2圖爲一區塊圖，係描述第1圖所示之胞元區的詳細結 構； 第3圖爲一區塊圖，係描述包含於第丨圖所示之胞元區中 之各胞元陣列與各感測放大區塊之間的連結關係； 第4圖爲一區塊圖，係描述第2圖所示之感測放大區塊 15 0; -45-
1296119 第5圖爲一波形圖，係顯示半導體記憶體元件之操 作； 第6圖爲一橫截面圖，係描述該半導體記憶體元件之一單 位胞元，以顯示洩流電流的成因； 第7圖爲一區塊圖，係顯示根據本發明之一實施例之半導 體記憶體元件的核心區域； 第8圖爲一第一區塊圖，係描述第7圖所示之感測放大區 塊； φ 第9到1 1圖爲波形圖，係顯示第7圖所示之半導體記憶 體元件的操作； 第1 2圖爲一第二區塊圖，係描述第7圖所示之感測放大 區塊； 第13圖爲一區塊圖，係顯示根據本發明之另一實施例之 半導體記憶體元件的核心區域； 第14圖爲一第一區塊圖，係詳細描述第1圖3所示之半 導體記憶體元件的核心區域； φ 第1 5圖爲一波形圖，係顯示第1圖4所示之半導體記憶 體元件之一操作；以及 第16圖爲一第二區塊圖，係詳細描述第1圖3所示之半 導體記憶體元件的核心區域。 -46- 1296119 【主要元件符號說明】
10 基板 11 元件隔離層 12a 源極區域 12b 汲極區域 13 閘電極 14-16 電容器 17 位元線 18，19 絕緣層 20 列位址解碼器 30 行位址解碼器 40 資料輸入/輸出區塊 100 胞元區 1 10 第一胞元陣列 130 第二胞元陣列 150 第一感測放大區塊 170 第二感測放大區塊 180 第三胞元陣列 151， 151a 第一連接區塊 152 感測放大器區塊 152a 感測放大器 153， 153a 第二連接區塊 154a 第一等化區塊 155a 預充電區塊 156a 資料輸出區塊 157a 第二等化區塊 200, 2009 感測放大區塊 210，21(T 感測放大器 220， 220’ 預充電區塊 220a 第一預充電區塊 1296119
94. II 1 4
220a 第- -預 充 電 塊 220b 第二 :預 充 電 區 Γ.ΗΗ 塊 230a, 250a’ 第- -連 接 控 制 塊 230b? 250b? 第二 二連 接 控 制 丨品 塊 240, 240? 資料輸 出 TS 塊 260a, 260b 輔助感 測 放 大 器 260c’，260e’ 第- -輔 助 感 測 放 大 器 260d、260f’ 第二 二輔 助 感 測 放 大 器 300a， 300c 第— -胞 元 陣 列 300b, 300d 第二 二胞 元 陣 列 400a， 400c 第- -參 考 胞 元 塊 400b， 400d 第二 二參 考 胞 元 Is 塊 5 10 第- -電 源 供 應 器 520 第二 二電 源 供 應 器 BL, BLn, BLn+1 位元線 /BL，/BLn，/BLn+1 互補位 元 線 Cap 電容器 CELL1 第- -胞 元 CELL2 第二 二胞 元 CELL3 第三胞 元 CO 第- 一電 容 器 C2 第三電 容 器 LDB 區域資 料 線 LDBB 區域互 補 資 料 線 MO 第- - MOS電晶體 MN1-MN8 電晶體 PL 板線 S A_BL 位元線 S A_/BL 互補位 元 線 -48- 1296119 年月 日修正本 ΤΒ 1 第三MOS電晶體 ΤΒ2 第四MOS電晶體 ΤΒ3 第五MOS電晶體 ΤΒ4 第六MOS電晶體 ΤΒ5 第三NMOS電晶體 ΤΒ6 第四NMOS電晶體 ΤΒ9 第五NMOS電晶體 ΤΒ 10 第六NMOS電晶體 ΤΒ 1 1 第七NMOS電晶體 ΤΒ 12 第八NMOS電晶體 ΤΒΗ1，TBL1 電晶體 TC 電晶體 TO 1 第一 MOS電晶體 T02 第二MOS電晶體 TS1，TS1’ 第一 PMOS電晶體 TS2，TS2’ 第二PM0S電晶體 TS3， TS3’ 第一 NMOS電晶體 TS4， TS4’ 第二NMOS電晶體 WL0-WL5, WL, WLn 字元線
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Claims (1)

1296119 , % 7日修φ正本 第94 1 003 50號「用於低電力系統之半導體記憶體元件及操 作半導體記憶體元件之方法」專利案 (2007年12月修正） 十、申請專利範圍： 1 · 一種包含於半導體記憶體元件中之裝置，用以將位元線和 互補位元線預充電’並感測及放大傳送至該位元線和該互 補位元線其中之一的資料，包含： 預充電裝置’用以將該位元線和該互補位元線預充電爲 > 接地； 感測放大裝置’用以藉由使用低電壓和高電壓來感測及 放大該資料，其中該低電壓具有低於接地的電壓準位，而 該高電壓具有高於供應電壓的電壓準位；以及 輔助感測放大裝置，係耦合至該位元線和該互補位元 線，用以控制該位元線和該互補位元線之各電壓準位。 2.如申請專利範圍第1項之裝置，其中當該資料由該感測放 大裝置所感測及放大時，該輔助感測放大裝置會將該位元 b 線和該互補位元線之間之較低電壓側增加或降低至接地。 3 ·如申請專利範圍第2項之裝置，其中該輔助感測放大裝置 包括： 第一開關，係耦合至接地和該位元線，用以將接地連接 至該位元線；以及 第二開關，係耦合至接地和該互補位元線，用以將接地 連接至該互補位元線。 4·如申請專利範圍第3項之裝置，其中該第一開關爲第一 日修(Λ)正本I 1296119 MOS電晶體，其一端耦合至接地，而該第二開關爲第 MOS電晶體’其一端親合至接地，其中該第一 m〇s電晶 體之閘極和該第二Μ 0 S電晶體之另一端係共同耦合至該 互補位元線’而該第二MOS電晶體之閘極和該第一 M〇s 電晶體之另一端係共同耦合至該位元線。 5 ·如申請專利範圍第4項之裝置，其中該供應電壓和該接地 係自該半導體記憶體元件之外部輸入。 6·如申請專利範圍第5項之裝置，更包含內部電壓產生器， 用以接收供應電壓和接地，以藉此產生該低電壓和該高電 壓。 7. 如申請專利範圍第6項之裝置，更包含： 第一電壓供應區塊，用以響應第一電力控制信號和第二 電力控制信號而將該低電壓和該接地其中之一供應至該 感測放大裝置；以及 第二電壓供應區塊，用以響應第三電力控制信號和該第 二電力控制信號而將該高電壓和該接地其中之一供應至 該感測放大裝置。 8. 如申請專利範圍第7項之裝置，其中該第一電壓供應區塊 包括： 第三MOS電晶體，用以響應該第一電力控制信號而將 該高電壓輸出至該感測放大裝置；以及 第四MOS電晶體，用以響應該第二電力控制信號而將 該接地輸出至該感測放大裝置。 9·如申請專利範圍第8項之裝置，其中該第二電壓供應區塊 1296119 96· 12· 年为曰修C\)正本 包括： 第五MOS電晶體，用以響應該第三電力控制信號而將 該低電壓輸出至該感測放大裝置；以及 第六MOS電晶體，用以響應該第二電力控制信號而將 該接地輸出至該感測放大裝置。 10·如申請專利範圍第1項之裝置，更包含： 至少一胞元陣列，響應已輸入之位址和命令，用以將儲 存之資料輸出至該位元線和該互補位元線其中之一；以及 ® 至少一參考胞元陣列，用以將參考信號輸出至該位元線 和該互補位元線之另一者。 11.如申請專利範圍第1 0項之裝置，其中一胞元陣列係分別 經由複數條位元線而耦合至該感測放大裝置，而另一胞元 陣列係經由複數條互補位元線而耦合至該感測放大裝置。 12·如申請專利範圍第10項之裝置，其中一胞元陣列係經由 複數條位元線和複數條互補位元線而耦合至該感測放大 裝置，而另一胞元陣列不會被耦合至該感測放大裝置。 ^ 1 3 ·如申請專利範圍第1 〇項之裝置，更包含位於該預充電裝 置和該感測放大裝置之間的第一連接區塊，用以將載入該 位元線或該互補位元線之資料傳送至該感測放大裝置，並 防止該低電壓被傳送至分別耦合至該胞元陣列的位元線 和互補位元線。 14·如申請專利範圍第13項之裝置，其中該預充電裝置包括： 第一 MOS電晶體，用以接收預充電信號，並響應該預充 電信號而將接地供應至該位元線作爲該預充電電壓；以及 1296119 繁1% 7 日修φϋ 第二MOS電晶體，用以接收該預充電信號，並響應該預 充電信號而將接地供應至該互補位元線作爲該預充電電 壓。 1 5 ·如申請專利範圍第1 4項之裝置，其中該第一連接區塊包 括： 第一電晶體，用以響應位元線控制信號而將載入該位元 線之資料傳送至該感測放大裝置，並防止該低電壓被傳送 至該位元線；以及 # 第二電晶體，用以響應該位元線控制信號而將載入該互 補位元線之資料傳送至該感測放大裝置，並防止該低電壓 被傳送至該互補位元線。 1 6.如申請專利範圍第1 5項之裝置，其中該感測放大裝置包 括： 第一 PMOS電晶體，具有閘極、汲極和源極，該閘極耦 合至該互補位元線，該源極用以接收該供應電壓和該高電 壓其中之一，且該汲極耦合至該位元線； ^ 第二PMOS電晶體，具有閘極、汲極和源極，該閘極耦 合至該位元線，該源極用以接收該供應電壓和該高電壓其 中之一，而該汲極耦合至該互補位元線； 第一 NMOS電晶體，具有閘極、汲極和源極，該閘極耦 合至該互補位元線，該源極用以接收該接地，而該汲極耦 合至該位元線；以及 第二NMOS電晶體，具有閘極、汲極和源極，該閘極耦 合至該位元線，該源極用以接收該接地，而該汲極耦合至 曰修G\)正本 \ 1296119 該互補位元線。 1 7 ·如申請專利範圍第1項之裝置，更包含資料輸出裝置，用 以將由該感測放大裝置所放大之資料傳送至資料線和互 補資料線’或是經由該資料線和該互補資料線而將已輸入 之資料傳送至該感測放大裝置。 1 8 ·如申請專利範圍第1 7項之裝置，其中該資料輸出裝置包 括： 第一 MOS電晶體，係耦合在該位元線和該資料線之間， 用以將載入該位元線之資料傳送至該資料線；以及 第二Μ 0 S電晶體，係耦合在該互補位元線和該互補資 料線之間’用以將載入該互補位元線之資料傳送至該互補 資料線。 1 9 · 一種用以在半導體記憶體元件中將位元線和互補位元線 預充電、並感測及放大傳送至該位元線和該互補位元線之 資料的方法，包含下列步驟·· a) 將該位元線和該互補位元線預充電爲接地； b) 藉由使用低電壓和高電壓來感測及放大該資料，其 中該低電壓具有低於接地之電壓準位，而該高電壓具有高 於供應電壓之電壓準位；以及 〇 當該資料被感測及放大時，將該位元線和該互補位 元線之間之較低電壓準位側維持爲接地。 2 0 ·如申請專利範圍第1 9項之方法，更包含步驟d)接收該供 應電壓與該接地，以藉此產生該低電壓和該高電壓。 21·如申請專利範圍第20項之方法，更包含下列步驟： 1296119 年月曰修c.\)正本 I e) 響應已輸入之位址和命令，輸出儲存之資料至該位 元線和該互補位元線其中之一；以及 〇 輸出參考信號至該位元線和該互補位元線之另一 者0 22·如申請專利範圍第21項之方法，其中該步驟b)包括下列 步驟： b 1) 響應第一電力控制信號和第二電力控制信號，將該 低電壓和該接地其中之一供應至一感測放大裝置，以感測 及放大傳送至該位元線及該互補位元線之一的資料；以及 b2) 響應第三電力控制信號和該第二電力控制信號，將 該高電壓和該接地其中之一供應至該感測放大裝置。 23·如申請專利範圍第22項之方法，更包含步驟g)將由該感 測放大裝置所放大之資料傳送至資料線和互補資料線，或 是經由該資料線和該互補資料線將已輸入之資料傳送至 該感測放大裝置。 24·—種半導體記憶體元件，包含： 第一胞元陣列，具有複數個單位胞元，該等單位胞元各 用以儲存資料，並響應已輸入之位址和命令而將該資料輸 出至位元線和互補位元線其中之一； 預充電裝置，用以將該位元線和該互補位元線預充電爲 接地， 感測放大裝置，用以藉由使用低電壓和高電壓來感測及 放大該資料，其中該低電壓具有低於接地之電壓準位，而 該高電壓具有高於核心電壓之電壓準位；以及 1296119 牛月日修(:\)正本 輔助感測放大裝置，係至該位元線和該互補位元 線，用以控制該位兀線和該互補位元線之各電壓準位。 25·如申請專利範圍第24項之半導體記憶體元件，其中當該 資料由該感測放大裝置所感測及放大時，該輔助感測放大 裝置會將該位元線和該互補位元線之間之較低電壓側增 加或降低至接地。 26. 如申請專利範圍第25項之半導體記憶體元件，其中該輔 助感測放大裝置包括： 弟一*開關’係親合至接地和該位兀線，用以將接地連接 至該位元線；以及 第二開關，係耦合至接地和該互補位元線，用以將接地 連接至該互補位元線。 27. 如申請專利範圍第26項之半導體記憶體元件，其中該第 一開關爲第一 MOS電晶體，其一端係耦ί合至接地，而該第 二開關爲第二MOS電晶體，其一端係耦合至接地，其中該 第一 MOS電晶體之閘極和該第二MOS電晶體之另一端係 共同耦合至該互補位元線，而該第二Μ 0 S電晶體之閘極和 該第一 MOS電晶體之另一端係共同耦合至該位元線。 28·如申請專利範圍第27項之半導體記憶體元件，其中該供 應電壓和該接地係自該半導體記憶體元件之外部輸入。 29·如申請專利範圍第28項之半導體記憶體元件，更包含內 部電壓產生器，用以接收供應電壓和接地，以藉此產生該 低電壓和該高電壓。 3〇·如申請專利範圍第29項之半導體記憶體元件，更包含： 1296119 ^¾7曰修φ正本 第一電壓供應區塊，響應第一電力控制信號和第二電力 控制信號，用以將該低電壓和該接地其中之一供應至該感 測放大裝置；以及 第二電壓供應區塊，響應第三電力控制信號和該第二電 力控制信號，用以將該高電壓和該接地其中之一供應至該 感測放大裝置。 3 1 .如申請專利範圍第3 0項之半導體記憶體元件，其中該第 一電壓供應區塊包括： 第三MOS電晶體，響應該第一電力控制信號，用以而輸 出該高電壓至該感測放大裝置；以及 第四MOS電晶體，響應該第二電力控制信號，用以輸出 該接地至該感測放大裝置。 3 2.如申請專利範圍第31項之半導體記憶體元件，其中該第 二電壓供應區塊包括： 第五MOS電晶體，響應該第三電力控制信號，用以輸出 該低電壓至該感測放大裝置；以及 第六MOS電晶體，響應該第二電力控制信號，用以輸出 該接地至該感測放大裝置。 3 3 ·如申請專利範圍第2 5項之半導體記憶體元件，更包含參 考胞元陣列，用以輸出參考信號至該位元線和該互補位元 線之另一者。 34·如申請專利範圍第33項之半導體記憶體元件，其中一胞 兀陣列係經由複數條位元線而分別耦合至該感測放大裝 置’而另一胞元陣列係經由複數條互補位元線而耦合至該 1296119 96.12. 7 曰修C\ )正本 感測放大裝置。 3 5 _如申請專利範圍第3 3項之半導體記憶體元件，其中一胞 元陣列係經由複數條位元線和複數條互補位元線而耦合 至该感測放大裝置，而另一胞元陣列則不會耦合至該感測 放大裝置。 3 6.如申請專利範圍第33項之半導體記憶體元件，更包含位 於該預充電裝置和該感測放大裝置之間的連接控制區 塊’用以將載入該位元線或該互補位元線之資料傳送至該 感測放大裝置’並防止該低電壓被傳送至分別耦合至該胞 元陣列的位元線和互補位元線。 3 7 ·如申請專利範圍第3 6項之半導體記憶體元件，其中該預 充電裝置包括： 第一 MOS電晶體，用以接收一預充電信號，並響應該 預充電信號而將接地供應至該位元線，以作爲該預充電電 壓；以及 第二MO S電晶體，用以接收該預充電信號，並響應該 預充電信號而將接地供應至該互補位元線，以作爲該預充 電電壓。 3 8 .如申請專利範圍第3 7項之半導體記憶體元件’其中該連 接控制區塊包括· 第一電晶體，響應一位元線控制信號，用以將載入該位 元線之資料傳送至該感測放大裝置’並防止該低電壓被傳 送至該位元線；以及 第二電晶體，響應該位元線控制信號’用以將載入該互 1296119 r'~^KT27T----- 年Μ 曰修(\)正本 \ 補位元線之資料傳送至該感測放大裝置，並防止該低電壓 被傳送至該互補位元線。 3 9 ·如申請專利範圍第3 8項之半導體記憶體元件’其中該感 測放大裝置包括： 第一 PMOS電晶體，具有閘極、汲極和源極，該閘極耦 合至該互補位元線，該源極用以接收該核心電壓和該高電 壓其中之一，而該汲極耦合至該位元線； 第二PMOS電晶體，具有閘極、汲極和源極，該閘極耦 合至該位元線，該源極用以接收該核心電壓和該高電壓其 中之一，而該汲極耦合至該互補位元線； 第一 Ν Μ 0 S電晶體，具有閘極、汲極和源極，該閘極耦 合至該互補位元線，該源極用以接收該接地，而該汲極耦 合至該位元線；以及 第二Ν Μ 0 S電晶體，具有閘極、汲極和源極，該閘極耦 合至該位兀線，該源極用以接收該接地，而該汲極親合至 該互補位元線。 4 0 ·如申師專利軺圍弟2 5項之半導體記憶體元件，更包含杳 料輸出裝置，用以將由該感測放大裝置所放大之資料傳送 至資料線和互補資料線，或是經由該資料線和該互補資料 線將已輸入之資料傳送至該感測放大裝置。 41·如申請專利範圍第40項之半導體記憶體元件，其中該資 料輸出裝置包括： 第一MOS電晶體，係耦合在該位元線和該資料線之間， 用以將載入該位元線之資料傳送至該資料線 T^)Q/^ 1 1 〇 j 9β. 12 7 i 1296119 平力日修⑴正本I L_________— 、 I 第二MOS電晶體，係耦合在該互補位元線和該互補資料 線之間，用以將載入該互補位元線之資料傳送至該互補資 料線。 42. 如申請專利範圍第25項之半導體記憶體元件，更包含： 第二胞元陣列，具有複數個單位胞元，該等單位胞元各 用以儲存一資料，並響應已輸入之位址和命令而將該資料 輸出至位元線和互補位元線其中之一； 第一陣列選擇區塊，響應第一連接信號，用以將該第一 I 胞元陣列連接至該感測放大裝置，或是將該第一胞元陣列 與該感測放大裝置斷開；以及 第二陣列選擇區塊，響應第二連接信號，用以將該第二 胞元陣列連接至該感測放大裝置，或是將該第二胞元陣列 與該感測放大裝置斷開。 43. 如申請專利範圍第42項之半導體記憶體元件，其中在預 充電操作期間，根據已輸入之位址和命令的第一和第二陣 列選擇信號會被啓動。 B 44 · —種用以操作半導體記憶體元件之方法，包含下列步驟： a) 儲存資料於第一胞元陣列，並響應已輸入之位址和 命令而輸出該資料至位元線和互補位元線其中之一； b) 將該位元線和該互補位元線預充電爲接地； c) 藉由使用核心電壓和高電壓來感測及放大該資料， 其中該核心電壓係用以操作該半導體記憶體元件，而該高 電壓具有高於該核心電壓之電壓準位；以及 d) 當該資料被感測及放大時，將該位元線和該互補位 -11- 1296119 ,1¾7 晴 \)IZ| 元線之間之較低電壓準位側維持爲接地。 45.如申請專利範圍第44項之方法，更包含步驟e)接收輸入 至該半導體記憶體元件的供應電壓，以藉此產生該核心電 壓和該高電壓。 46·如申請專利範圍第44項之方法，更包含步驟f)將由參考 胞元所輸出之參考信號輸出至該位元線和該互補位元線 之另一者。 47.如申請專利範圍第46項之方法，更包含步驟g)將分別載 入該位元線和該互補位元線之資料或參考信號傳送至一 感測放大裝置以感測及放大該資料，並防止該低電壓傳送 至分別耦合至該胞元陣列的位元線和互補位元線。 48·如申請專利範圍第47項之方法，其中該步驟b)包括下列 步驟： b 1 ) 響應第一電力控制信號和第二電力控制信號，將該 低電壓和該接地其中之一供應至該感測放大裝置；以及 b2) 響應第三電力控制信號和該第二電力控制信號，將 該高電壓和該接地其中之一供應至該感測放大裝置。 49.如申請專利範圍第48項之方法，其中該步驟d)包括下列 步驟： d 1) 當該較低電壓側低於接地時，將該位元線和該互補 位元線之間之較低電壓側的電壓準位增加至接地；以及 d2) 當該較低電壓側高於接地時，將該位元線和該互補 位元線之間之較低電壓側的電壓準位降低至接地。 5 0.如申請專利範圍第47項之方法，更包含步驟h)將由該感 -12- 1296119 月 )正太. 測放大裝置所放大之資料傖、、金$ > ^。 μ傳迭至資料線和互補資料線，或 是經由該資料線和該互補咨*、丨始 过彻貝枓線而將已輸入之資料傳送 至該感測放大裝置。 之方法，更包含下列步驟： ’將該第一胞元陣列連接至該感測 胞兀1陣列與該感測放大裝置斷 5 1.如申請專利範圍第47項 i)響應第一連接信號 放大裝置，或是將該第 開；以及 J)響應第一連接信號，將該第二胞元陣列連接至該感測 大裝置’或是將s亥第二胞元陣列與該感測放大裝置斷 開 52.如申請專利範圍第44項之方法，更包含步驟“對應已輸 入之位址與命令’將該資料恢復於該胞元陣列中，並將該 資料輸出至位兀線和互補位元線其中之一，或是對應已輸 入之位址和命令’經由資料線和該互補資料線而將已輸入 之資料儲存於胞元陣列中。 5 3 ·如申請專利範圍第5 2項之方法，其中在預充電操作期間， 依據該已輸入之位址和命令的第一和第二連接信號會被 啓動。 5 4.—種半導體記億體元件，包含： 第一胞元陣列，具有複數個單位胞元，該等單位胞元各 用以儲存資料，並響應已輸入之位址和命令而將該資料輸 出至位元線和互補位元線其中之一； 第一預充電區塊，係耦合至該第一胞元陣列，用以藉由 使用接地而將該第一胞元陣列之位元線或互補位元線預 -13- 96.1^ ?* ； ， 年1 日修(Λ)正本 \ 1296119 充電； 第二胞元陣列，具有複數個單位胞元，該等單位胞元各 用以儲存資料，並響應已輸入之位址和命令而將該資料輸 出至位元線和互補位元線其中之一； 第二預充電區塊，係耦合至該第二胞元陣列，用以藉由 使用接地而將該第一胞元陣列之位元線或互補位元線預 充電； 感測放大區塊，用以藉由使用高電壓和低電壓來感測及 放大自該第一和該二胞元陣列其中之一所輸出之資料； 輔助感測放大裝置，係耦合至該位元線和該互補位元 線，用以控制該位元線和該互補位元線之各電壓準位； 第一連接控制區塊，位於該感測放大區塊和該第一預充 電區塊之間，用以將該感測放大區塊連接至該第一預充電 區塊，或是將該感測放大區塊與該第一預充電區塊斷開； 以及 第二連接控制區塊，位於該感測放大區塊和該第一預充 電區塊之間，用以將該感測放大區塊連接至該第二預充電 區塊，或是將該感測放大區塊與該第二預充電區塊斷開。 55. 如申請專利範圍第54項之半導體記憶體元件，其中當該 資料由該感測放大區塊所感測及放大時，該輔助感測放大 裝置會將該位元線和該互補位元線之間之較低電壓側增 加或降低至接地。 56. 如申請專利範圍第55項之半導體記憶體元件，其中該輔 助感測放大裝置包括： -14-
9修(/\‘)正本 1296119 第一開關，係耦合至接地和該位元線，用以將接地連接 至該位元線；以及 第二開關，係耦合至接地和該互補位元線，用以將接地 連接至該互補位元線。 57·如申請專利範圍第56項之半導體記憶體元件，其中該第 一開關爲第一 Μ 0 S電晶體，其一端係耦合至接地，而該第 二開關爲第二MOS電晶體，其一端係耦合至接地，其中該 第一 MOS電晶體之閘極和該第二MOS電晶體之另一端係 共同耦合至該互補位元線，而該第二MOS電晶體之閘極和 該第一 Μ 0 S電晶體之另一端係共同耦合至該位元線。 58·如申請專利範圍第57項之半導體記憶體元件，其中該低 電壓係低於接地，而該高電壓係高於自外部電路所輸入之 供應電壓。 5 9 ·如申請專利範圍第5 8項之半導體記憶體元件，更包含： 第一參考胞元區塊，用以在該第一胞元陣列輸出該資料 時，輸出第一參考信號至該感測放大區塊；以及 第二參考胞元區塊，用以在該第二胞元陣列輸出該資_ 時，輸出第二參考信號至該感測放大區塊。 60·如申請專利範圍第58項之半導體記憶體元件，更包含： 第一參考胞元區塊，用以在該第二胞元陣列輸出該資料時， 輸出第一參考信號至該感測放大區塊；以及 第二參考胞元區塊，用以在該第一胞元陣列輸出該資料時， 輸出第二參考信號至該感測放大區塊。
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