TWI295101B - Low voltage triggering silicon controlled rectifier and circuit thereof - Google Patents
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Description
4 1295101 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種低觸發電壓矽控整流器（low voltage triggering silicon controlled rectifier ; LVTSCR)，尤指一種 具高維持電壓（high holding voltage)及低觸發電壓之矽控 整流器。 【先前技術】 I 在積體電路（1C)的製造與使用中，經常會遇上靜電放電 (Electrostatic Discharge ; ESD)的問題。隨著對高運算速度 和寬頻無線通訊產品1C的需求曰益增加，加上目前1C製程 正快速地進入80奈米甚至65奈米以下，1C的内部元件都非 常微小，所以很容易受到瞬間靜電放電所破壞。因此，ESD 對1C的品質有極大的影響，且隨著ic製程不斷的精進，ESD 問題的重要性亦與日具增。 目前商用1C在ESD防護能力的國際標準基本規袼包含以 _ 下項目，分別規範1C要能承受來自人體、機器設備、充電 元件的靜電放電能力。來自人體（Human Body Model; HBM) 之ESD測試要達2000伏特以上；機器設備（Machine Model ; MM)的ESD測試要達200伏特以上；充電元件（Charged Device Model ; CDM)的ESD測試要達1000伏特以上。通常， ESD發生於一瞬間，約介於1〇奈秒（ns)至100奈秒之間，因 此亟需一種直接架構於晶片上（〇n-chip)的ESD防護裝置或 電路以防止ESD對晶片造成損害。 一種優良的ESD防護裝置必需符合以下的條件：（1)在正 107851.doc
Ao〇43i 1Π78ςΐ ,1295101 常的運作下，該ESD防護裝置必須是在關閉的狀態；以及（2) 在ESD事件發生時，該ESD防護裝置必須要立即啟動。就設 計在晶片上之ESD防護裝置之每單位面積而言，矽控整流 器（silicon controlled rectifier ; SCR)為眾ESD防護裝置中最 有效率的一種。該矽控整流器可對積體電路晶片提供一有 效之ESD防護機制。當ESD事件產生時，該矽控整流器可立 即將其阻抗（impedance)降低，且從關閉（off)狀態啟動成為 開啟（turn-on)狀態，並分擔ESD大部分之電流，因而可對晶 片提供一種可靠且為on-chip之保護。此外，在傳導狀態下 之矽控整流器所產生的熱可均勻地分佈，進而避免因局部 聚熱對元件造成傷害。 以外，隨著製程技術的改良，1C元件之崩潰電壓亦隨之 愈來愈低，其可能為較弱之靜電放電效應所損害。因此為 了有效保護1C元件避免遭受ESD之損害，於是具低觸發電 壓（小於3 0V)之矽控整流器被開發出來。 圖1(a)係一習知應用在ESD防護裝置之低觸發電壓矽控 整流器電路。一 NMOS電晶體Μ並聯於一與一電阻R2耦合之 寄生雙載子ΝΡΝ電晶體Q2之集極與射極。因該NM0S電晶 體Μ之朋潰電壓較具相同閘極長度之該寄生雙載子νρν電 晶體Q2之崩潰電壓為低，因此在該寄生雙載子ΝρΝ電晶體 Q2導通（turn on)之前，該NM0S電晶體Μ便會導通藉以降低 該矽控整流器之觸發電壓（trigger v〇ltage)。當該NM〇s電晶 體Μ導通之後，該作用於該NMOS電晶體Μ的電流傳導將使 忒寄生雙載子ΝΡΝ電晶體Q2進入導通狀態。作用在該寄生 107851.doc Αο〇43ΐ ι〇78ςι .1295101 雙載子NPN電晶體Q2之電流將使一與一電阻R1耦合之寄生 雙載子PNP電晶體Q1亦進入導通狀態。作用在該寄生雙載 子PNP電晶體Q1之電流將加速該寄生雙載子NPN電晶體Q2 之電流傳導作用，這種寄生雙載子PNP電晶體Q1和寄生雙 載子NPN電晶體Q2之間的正向迴授（positive feedback)傳導 電流之現象，類似產生一種PNPN矽控制整流器特性，即習 知之閉鎖（latch-up)狀態。當該低觸發電壓矽控整流器處於 φ 閉鎖狀態時，連接陽極之一焊墊（bonding pad)(圖未示）上之 靜電將經由該矽控整流器之陰極接地。因此該低觸發電壓 矽控整流器應用在ESD的保護裝置時，即能將該焊墊之靜 電迅速排放。 參照圖1(b)，其係圖1(a)之結構剖面示意圖，於一 p型基 板10中形成一 N型井11、一 N+型區域15和一 P+型區域16， 並於N型井11中形成一N+型區域12及一 P+型區域13。—N+ 型區域14係設置於P型基板1〇與n型井11之介面上。一閘極 春 17設置於N+型區域14與N+型區域15之間，用以控制N+型區 域14與N+型區域15間之導通。該閘極17、N+型區域14&n+ 型區域15即形成圖l(a)中之NM〇s電晶體M。N+型區域15、 P+型區域16及閘極17經由陰極接地，而型區域η和p+型 區域13則經由陽極接到焊墊（圖未示）。該？+型區域i3、 井11和P型基板10形成圖1(a)中之PNP雙載子電晶體Q1，而 該N+型區域15、P型基板1(^σΝ型井n形成圖i(a)中之NpN 雙載子電晶體Q2。由於其共用該N型井u，即該pNp雙載子 電晶體φ的基極與該NPN雙載子電晶體Q2之集極相連，形 107851.doc
Ao〇43i 1078551 ,1295101 成PNPN矽控制整流器結構。 一般習知包含矽控制整流器之靜電保護裝置（如圖1(a)及 1(b))之維持電壓（holding voltage)均小於5伏特。對於利用 CMOS製程製造的石夕控制整流器或欲被保護之電路，均可能 涉及使用大於該矽控制整流器維持電壓之電源電壓，因此 將產生閉鎖關閉問題（latch-up shut off problem)。意即在 ESD發生、在電源發生浪湧或是欲被保護之電路發生突波 之後，將無法消除閉鎖狀態’因此維持電壓太低之靜電保 護裝置將無法運用於電源方面的保護。 因此’為了有效避免閉鎖關閉問題並防止狀態重設（reset) 之誤動作情形發生，有必要發展同時具有低觸發電壓及高 維持電壓（大於電源電壓）之矽控制整流器。 【發明内容】 本發明之目的係提供一種低觸發電壓矽控整流器，藉由 增加一設置於該低觸發電壓矽控整流器陽極與其寄生pNp 電晶體射極之間之電阻，以提升其維持電壓且不會影響原 有之觸發電壓。該低觸發電壓矽控整流器係應用06 V m CMOS製程製作，其觸發電壓係小於15伏特。 本發明之另一目的係提供一種低觸發電壓矽控整流器電 路’藉由增加一設置於該電路之第一端點與其第一電晶體 之射極之間之電阻，以提升該電路之維持電壓且不會影響 原有之觸發電壓。該低觸發電壓矽控整流器電路之觸發電 壓係小於15伏特。 為達到上述目的，本發明揭示一種低觸發電壓矽控整流 107851.doc
•1295101 1 I 器電路，其包含一第一電阻、一第二電阻、一第三電阻、 一第一電晶體、一第二電晶體及一第三電晶體。該第—電 晶體之射極藉由該第三電阻電連接一第一端點，其集極藉 由一第二電阻電連接一第二端點，其基極藉由一第一電阻 電連接該第一端點。該第二電晶體之基極電連接該第_電 晶體之集極，其射極電連接該第二端點，其集極電連接該 第一電晶體之基極。該第三電晶體之閘極及源極共同電連 接至忒第一端點，其没極電連接至該第二電晶體之集極。 其中該第三電晶體之崩潰電壓小於該第二電晶體之崩潰電 壓。 本發明另揭示一種低觸發電壓矽控整流器，其包含一具 有第一導電型之半導體基板及一閘極。該半導體基板包含 一具有第二導電型之第一摻雜區域（N型井）、一具有第一導 電型之一第二摻雜區域、一具有第二導電型之一第三摻雜 區域、一具有第二導電型之第四摻雜區域及一具有第一導 電型之第五摻雜區域。該第二摻雜區域係位於該第一摻雜 區域内’作為新增電阻，即其電阻值用以決定該矽控整流 器之維持電壓。該第三摻雜區域係位於該第一掺雜區域及 該半導體基板之交界。該第三摻雜區域及該第四摻雜區域 之摻雜濃度大於該第一摻雜區域之摻雜濃度，且該第二摻 雜區域及該第五摻雜區域之摻雜濃度大於該半導體基板之 摻雜濃度。該閘極，係設置於該半導體基板之上，用以控 制該第二摻雜區域及該第四摻雜區域之導通。該第二摻雜 區域及該第三摻雜區域係並聯於陽極，而該閘極、第四摻 107851.doc 1295101 雜區域及第五摻雜區域係並聯於陰極。 藉由新增該第二摻雜區域之電阻，本發明之矽控整流器 可在不改變觸發電壓的情況下提高維持電壓，而具有低觸 發電壓（小於15伏特）及高維持電壓（大於3,5伏特）之功效。 【實施方式】 圖2係本發明之低觸發電壓矽控整流器之等效電路，其係 將圖1(a)之電路在陽極及寄生雙載子PNP電晶體Q1之射極 之間增加一電阻R3。其動作原理如下。因NMOS電晶體Μ 之崩潰電壓低於寄生雙载子ΝΡΝ電晶體Q2之崩潰電壓，當 ESD發生時，首先該NMOS電晶體Μ被導通，而作用於該 NMOS電晶體Μ的電流傳導將使一與電阻R2麵合之寄生雙 載子ΝΡΝ電晶體Q2亦進入導通狀態，而該寄生雙載子ΝΡΝ 電晶體Q2之電流傳導將導致該寄生雙載子ρΝΡ電晶體Q1進 入導通狀態。而作用在該寄生雙載子PNP電晶體以之電流 將加速該寄生雙載子NPN電晶體Q2之電流傳導作用，最後 則進入閉鎖狀態。此時，大部分電流係由陽極流經該電阻 R3、該寄生雙載子PNP電晶體Q1、該寄生雙電晶體 Q2而流至陰極。與圖1⑷相較，因圖2增加了電阻，使得 維持電壓上升。 圖3(a)係本發明第一實施例之低觸發電壓矽控整流器4〇 之結構剖面示意圖。低觸發電壓矽控整流器4〇包含一 p型基 板50及一閘極57,其中該p型基板5〇包含一 N型井51 (第一 摻雜區域）、一p型第二掺雜區域53、一;^型第三摻雜區域 54、一 N型第四摻雜區域55及一 p型第五摻雜區域％。該p 107851.doc
Ao〇43i 107851 -10- .1295101 型第二摻雜區域53由該N型井51所包含，且其電阻值係決定 該矽控整流器40之維持電壓。該N型第三掺雜區域54係位於 該P型基板50與該N型井51之界面。該第三摻雜區域54及該 第四掺雜區域55之摻雜濃度大於該n型井51之摻雜濃度，且 該第二摻雜區域53及該第五摻雜區域56之摻雜濃度大於該 P型基板50之摻雜濃度。該閘極57係設置於該p型基板5〇之 上’用以控制該第三摻雜區域5 4及該第四摻雜區域55間之 導通。該第二掺雜區域53及該第三摻雜區域5 4係電連接至 該石夕控整流器40之陽極。該閘極57、該第四摻雜區域55及 該第五摻雜區域56係彼此電連接至該矽控整流器之陰極。 操作時’係將陽極連接於欲被保護電路，而陰極則接地。 參考圖3(b) ’其係圖3(a)之上視圖。該第二摻雜區域53之 幾何形狀將決定其電阻值（因此將進_步決定該低觸發電 壓石夕控整流器40之維持電壓），例如該第二摻雜區域53之掺 雜深度D、寬度W或長度乙。該第二摻雜區域53之長度L·及寬 度W在設計光罩時即可決定，而等效寬度w，係指接觸點 cp(指連接陽極之導線與該第二摻雜區域53之連接點）至該 第二摻雜區域53邊緣之距離）。該等效距離w,則可在該矽控 整流器40之CMOS製程完成後再進行調整。另，該第二摻雜 區域53之電阻值亦可藉由擴散製程及離子佈值製程之摻雜 濃度（doping concentration)來調整。 圖4係圖3(a)在不同等效寬度w，下之z-v特性曲線圖。其縱 軸表不流經陽極及陰極之電流，横軸表示陽極及陰極之間 的電壓。曲線A、B、C及D分別代表等效寬度w，為0.5 // m、 107851.doc A00431 107851 -11 - 1295101 3 // m、5 μ m及10 // m之Ι-V曲線。由圊4可知，當等效寬度 W"愈大時，該低觸發電壓矽控整流器4〇之維持電壓也愈 大’其維持電壓分別為3.75伏特、5伏特、5.75伏特及6.5伏 特，但上述四條曲線之觸發電壓均保持不變（約13.75伏 特）。因為該低觸發電壓矽控整流器40之觸發電壓係由寄生 雙載子ΝΡΝ電晶體Q2之崩潰電壓所決定，但在本發明中所 增加之電阻R3 (參圖2)並沒有與寄生雙載子νρν電晶體Q2 直接耦合，因此改變電阻R3之大小（在本實施例中即改變等 效寬度Wf之大小）並不會影響其觸發電壓。 圖5係本發明第二實施例之之低觸發電壓矽控整流器42 之結構剖面示意圖。類似於圖3(a)所示之第一實施例之低觸 發電壓石夕控整流器40，一低觸發電壓石夕控整流器42同樣包 含一Ρ型基板50及一閘極57，僅該第二摻雜區域53係由另一 型式結構之第二摻雜區域53,所取代。該第二摻雜區域53, 包含一第六摻雜區域531及一第七摻雜區域53 2，其中該第 七摻雜區域532係將該第六掺雜區域531包含於内，且該第 六摻雜區域531係電連接該陽極。該第六摻雜區域53丨之摻 雜濃度大於該第七摻雜區域532之摻雜濃度。該第五摻雜區 域56之摻雜濃度大於該p型基板50之摻雜濃度。該第二摻雜 區域53’及該第三掺雜區域54係彼此電連接以連接該矽控整 流器42之陽極。該閘極57、該第四摻雜區域55及該第五摻 雜區域56係彼此電連接以連接該矽控整流器42之陰極。操 作時’係將陽極連接於欲被保護電路，而陰極則接地。 綜上所述，本發明之低觸發電壓矽控整流器具有低觸發 10785l.doc A〇〇43l ι〇78ςι -12- .1295101 電壓（小於15伏特）及高維持電壓（大於3 ·5伏特）之功效且不 會改變原有之觸發電壓，因此確能達到本發明之預期目的。 本發明之技術内容及技術特點已揭示如上，然而熟悉本 項技術之人士仍可能基於本發明之教示及揭示而作種種不 背離本發明精神之替換及修飾。因此，本發明之保護範圍 應不限於實施例所揭示者，而應包括各種不背離本發明之 替換及修飾，並為以下之申請專利範圍所涵蓋。 【圖式簡單說明】 圖1〇)、係習知應用在ESD防護裝置之低觸發電壓矽控整 流器電路； 圖1(b)係圖1(a)之結構剖面示意圖； 圖2係本發明之低觸發電壓矽控整流器之等效電路； 圖3(a)係本發明第一實施例之低觸發電壓矽控整流器之 結構剖面示意圖； 圖3(b)係圖3(a)之上視示意圖； 圖4係圖3(a)之Ι-V特性曲線圖；以及 圖5係本發明第二實施例之低觸發電壓矽控整流器之結 構剖面示意圖。 【主要元件符號說明】 10 ρ型基板 11 Ν型井 12、14、15 Ν +型區域 13 、16 Ρ+型區域 17 閘極 40、42 矽控整流器 50 Ρ型基板 10785l.doc Αο〇43ΐ 107851 •13- 1295101 51 Ν型井 53 > 53’ 第二掺雜區域 531 第六摻雜區域 532 第七摻雜區域 54 第三摻雜區域 55 第四摻雜區域 56 第五摻雜區域 57 閘極 Μ NMOS電晶體 Q1 寄生雙載子ΡΝΡ電晶體 Q2 寄生雙載子ΝΡΝ電晶體 R1， 、R2、R3 電阻 107851.doc 14-
Ao〇43i 107851
Claims (1)
- ^ 1295101 十、申請專利範圍： 1 · 一種低觸發電壓矽控整流器，包含： 一具有第一導電型之半導體基板，其包含； 一具有第二導電型之第一摻雜區域； 一具有第一導電型之第二摻雜區域，位於該第一 摻雜區域内，其電阻值係決定該低觸發電壓矽控整 流器之維持電壓； 一具有第二導電型之第三摻雜區域，位於該第一 摻雜區域與該半導體基板之交界；及 一具有第二導電型之第四摻雜區域；以及 一閘極，係設置於該半導體基板之上，用以控制該第 三摻雜區域及該第四摻雜區域間之導通； 其中該第二摻雜區域及該第三摻雜區域係並聯於陽 極，該閘極、該第四摻雜區域係並聯於陰極。 2，根據請求項1之低觸發電壓矽控整流器，其中該第二摻雜 區域之摻雜濃度係大於該半導體基板之摻雜濃度。 3·根據請求項1之低觸發電壓矽控整流器，其中該半導體基 板另包含一具有第一導電型之第五摻雜區域，其係與該 閘極、該第四摻雜區域並聯於陰極。 4·根據請求項3之低觸發電壓矽控整流器，其中該第五換雜 區域之摻雜濃度大於該半導體基板之掺雜濃度。 5·根據請求項1之低觸發電壓矽控整流器，其中該第三摻雜 區域及該第四摻雜區域之摻雜濃度大於該第一摻雜區域 之摻雜濃度。 2 107851.doc .1295101 . β 6.根據請求項1之低觸發電壓矽控整流器，其中該第二捧雜 區域之電阻值係由該第二摻雜區域之摻雜濃度所決定。 7·根據請求項1之低觸發電壓矽控整流器，其中該第二換雜 區域之電阻值係由該第二摻雜區域之幾何形狀所決定。 8-根據請求項7之低觸發電壓矽控整流器，其中該第二推雜 區域之電阻值係由該幾何形狀之一等效宽度所決定。 9 ·根據請求項8之低觸發電壓石夕控整流器’其中該等效寬度 ^ 係大於0.5 // m。 1〇·根據請求項1之低觸發電壓矽控整流器，其中該第二推雜 區域係藉由離子佈植製程或擴散製程而形成。 11·根據請求項1之低觸發電壓矽控整流器，其中該維持電壓 係大於3,5伏特。 12,根據請求項1之低觸發電壓矽控整流器，其觸發電壓係小 於15伏特。 U·根據請求項丨之低觸發電壓矽控整流器，其中該第二接雜 馨 區域包含： 一第六掺雜區域，電連接該陽極；以及 一第七掺雜區域，係設置於該第一摻雜區域内，且包 含該第六掺雜區域。 14·根據請求項13之低觸發電壓矽控整流器，其中該第六摻 雜區域之摻雜濃度大於該第七摻雜區域之摻雜濃度。 15·根據請求項13之低觸發電壓矽控整流器，其中該第二掺 雜區域之電阻值係由該第六摻雜區域及該第七摻雜區域 之摻雜濃度所決定。 1〇785l.d〇( 1295101 16·種低觸發電壓矽控整流器電路，包含： 第二電阻’係用以提升該低觸發電壓矽控整流器電 路之維持電壓； 一第一電晶體，其射極係藉由該第三電阻電連接_第 端點’其集極係藉由一第二電阻電連接一第二端點，其 基極係藉由一第一電阻電連接該第一端點； 一第二電晶體，其基極電連接該第一電晶體之集極， 其射極電連接該第二端點，其集極電連接該第一電晶體之 基極；以及 一第三電晶體，其閘極與源極係共同電連接至該第二 端點’其汲極電連接至該第二電晶體之集極，其中該第三 電晶體之崩潰電壓小於該第二電晶體之崩潰電壓。 17·根據請求項16之低觸發電壓矽控整流器電路，其觸發電 壓係小於1 5伏特。 18·根據請求項16之低觸發電壓矽控整流器電路，其維持電 壓係大於3 · 5伏特。 19·根據請求項16之低觸發電壓矽控整流器電路，其中該第 一電晶體係一 PNP電晶體，該第二電晶體係一 NPN電晶 體，該第三電晶體係一 NMOS電晶體。 2〇·根據請求項16之低觸發電壓矽控整流器電路，其中該第 一電晶體及該第二電晶體係處於閉鎖狀態，用以將電荷 由該第一端點傳送至該第二端點。 107851.doc
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