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TWI295069B - Method of manufacturing a microelectronic device with electrode perturbing sill - Google Patents

Method of manufacturing a microelectronic device with electrode perturbing sill Download PDF

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TWI295069B
TWI295069B TW094111804A TW94111804A TWI295069B TW I295069 B TWI295069 B TW I295069B TW 094111804 A TW094111804 A TW 094111804A TW 94111804 A TW94111804 A TW 94111804A TW I295069 B TWI295069 B TW I295069B
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TW
Taiwan
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electrode
substrate
microelectronic device
bed structure
microelectronic
Prior art date
Application number
TW094111804A
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English (en)
Other versions
TW200534379A (en
Inventor
Chien Chao Huang
Chengkuo Wen
Fu Liang Yang
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200534379A publication Critical patent/TW200534379A/zh
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Description

1295069 九、發明說明： 【發明所屬之技術領域】 子之有關於破電子裝置及其製造方法，特別是有關於具有擾亂電 卞（底床結構的微電子裝置。 【先前技彳标】 積=電路顧由製造程序’在半導體基底上形成—或多個裝置（例如： 傷凡i °隨者製造程序和材料的進步，半導體裝置的尺寸越來越小。 丨置尺十2的錢知序已經可以製造尺寸在90奈米以下的裝置。然而，裝 置尺寸的縮小常引入新的挑戰需要克服。 導姊小時’電效率便成了影響裝置效能的一個重要因素。半 中電子和電動的移動性顯著地影響了微電子裝置的效能。例如， 置可能會使職㈣作為其基底。應_包含複數層結 構以石夕原子及其他原子（例 以增進該微電子|置中帝早訊φ )曰日格失配該曰曰格失配可 攻電曰、 或電_義性，_可崎低應變石夕上場 某二電壓值。然而，形成應變石夕之上述複數層結構可能不 曰=^裝置巾的所有微電子健之運作都制最佳化。例如， _裝餘_錢可能財不__性。而 _ δ MOS裝置之閘極電極和通道的應力可能不同。上述電氣特性的 不同使得必須將應變石夕微電子裝置中的刪叫pM〇s中至少一者加 變。 人 【發明内容】 電 基 財微轩裝置及純造方法，制是有關 子之底床結構的微電子裝置。 、另校:亂 本發明實施例提供—種製造微電子裝置的方法，該方法首先提供
0503-A30560TWF 5 1295069 底，其包含減雜並於縣紅形箱魏轉，i包含至少一 電極。繼之，在極切成絲結構，其包含至少 以調整鄰近該電極之至少一元件的電氣特性。 χ 本發明實關麟供-鋪趙電衫制枝，财时先提供盖 底，其包含減#舰域，並於縣紅形顧魏組件，料含至少一 電極，其帽《係位於通道區域之上，該通道_健絕緣體上，且插 入至少2摻雜區域’該絕緣體主要包含空氣。繼之， 結構，其包含至少一單層化合物，並用敕 代成底床 氣特性。 五用近該電極之通道區域的電 本發明實施例並提供-種微電子裝置。該微電子裝置包括基底、圖案 化組及絲結構。其巾該瞧t、_、位於該基底及複數摻雜區域上， 一電極，該電極係鄰近於複數接雜層。其中姆 構—該祕中，包含至少_摻質，肋調整鄰近 件的電氣特性。 V ^ 本發明實施例並提供-種微電子裝置，其包括基底、酵化 基底上’關魏組件包含至少—電極，射該電極係位於通道區域之上， 該通逞區域錄縣體上，且插人至少2摻舰域，魏賴主要包含空 乳。其找底床結構係、包含至少-單層化合物，並用以調 之 通道區域的電氣特性。 检之 本發明實施例更提供-種積體電路裝置，其包括基底、複數微電子裝 置、及複數内連線層。其中該微電子裝置包含圖案化組件及第一底床結 而該圖案化組件錄於該基底及複數摻祕域上，該_她件包含 -電極，該電_騎於減摻雜層。辦—紐結構係設雌電 包含至少—摻質，用關整鄰近該電極之至少—元件的電氣特性。直” 内連線層則用以電性連結該複數微電子裝置。 ’、^
0503-A30560TWF 6 1295069 本發明實關更提供-種健電魏置，其包錄底、減微電子裝 置、及複數内連線層。其中該微電子裝置包含圖案化組件及底床結構。而 該圖案化組件係位於該基底上，該圖案化組件包含至少一電極，其中該電 極係位於通道區域之上，該通道區域位於絕緣體上，且插入至少$捧雜區 域’該絕緣體主要包含空氣。該底床結構係設於該電極中，包含至少一單 層化合物，朗關整鄰近該雜之通道區_魏特性。_連線層則 用以電性連結該複數微電子裝置。 φ 【實施方式】 本發明係«錄電子《及錢造方法，卿是錢於具有擾亂電 子之底床結構的微電子裝置。 為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉較佳實 施例，並配合所附圖示第i圖至第5圖，做詳細之說明。本發明說明書二 供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中 的各兀件之配置絲酬之用，並義以關本發明。且實施射圖式標 號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。 第la圖頒示依據本發明實施例於製造中間階段之微電子裝置橫截面 圖。微電子裝置100包含基底11〇、掺雜區域12〇、摻雜之源極/汲極區域 130、分隔層140、電極絕緣體145、電極層152、罩幕16〇、以及底床結構 170。 基底110可以為絕緣層上覆矽（s〇I)基底、矽層上覆高分子 (polymer鲁silicon)基底，其可以包含石夕、蘇碎、氮化録、應變石夕、石夕錯、 碳化石夕、鑽石、·及/或其他物質。或者，基底11〇可以包含完全空乏财基 底，其中該裝置的主動矽厚度约在2〇〇111]1到5〇nm之間。 摻雜區域120可以藉由離子佈植製程形成於基底11〇，雖然使用p型摻 雜基底可能會抹煞對井區域的需要。例如，欲形成摻雜區域12〇可以在基
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底110上生長-犧牲層氧化物’在摻雜區域120的位置上形成圖案，再使 用-般的佈植製程製造之。基底⑽可以具有_ p型摻雜井或具有P型井 和N型井之結合。絲區域12〇其並稀於任何制的雜物魏和方式， 依據本發明實施例’摻雜區域120及/或源極/汲極區域no使用絲作為P 型掺雜物，而以氣，複合物來作為N型摻雜物。該级_爾合物可以藉由將 摻雜鑽石層以氘電漿處理而得到。 依據本發明實施例，摻雜區域12Q可以使用高密度電漿形成之，其中 碳i比例在真空製程環境中約為0.1%到5%之間。刪參雜可以藉由將含哪 • 氣體與碳/氫氣體混合而提供。該含獨氣體可以包含、BA、及/或其他 含職體。酬參雜濃度可以由含聽體的量來決定，其係可以漏出勤入 於製私中。製程環境之壓力可以介於01毫托耳（mTorr)和500托耳之間。 基底110所保持的溫度可以介於約攝氏15〇度和11〇〇度之間。高密度電漿 之電漿源可以為微波f子磁旋諧振（ECR)、螺旋波電漿、感應電裝、及/ 或其他高密度電漿源。例如，ECR電漿可以使用之微波能量約介於㈣瓦 和2500瓦之間。 、如上所述’摻雜區域120也可以是基底no上之N型氘_删複合物摻雜 • 區域，其係可以藉由將上述硼摻雜區域以氘電漿處理而得。例如，將基底 110上選取之區域以光阻或其他形式的.罩幕遮蔽之，使得暴露出的硼摻雜區 域可以被含氘的電漿處理。氘離子可以消除懸浮鍵，因而使得p型硼摻雜 區域轉變為N型氘·硼複合物摻雜區域。而且，氘也可以用氣、氫或其他含 氫氣體取代之。N型摻雜區域的濃度通常可以藉由基底110之直流電或射 頻偏壓控制之。上述製程亦可以用來形成基底11〇上輕度摻雜的源極級極 區域130。當然，其他傳統的及/或較先進的製程可以以用來形成源極/汲極 區域130。 分隔層140包含之物質係提供製程終點及/或防止形成電極絕緣體 145。例如，分隔層14〇可以包含氮化石夕(跖风），其在分隔層14〇存在處
0503-A30560TWF 8 1295069 °以防止氧化物形成。分隔層⑽亦可以包含Si〇N、沉及,或其他能夠用 2止在後續製程中形成物質者1極絕緣體145或「閘介電質」可以包 3:=化石夕及/或氮化之氧化石夕。或者，電極絕緣體145的物質亦可以用言八 電質取代之。 同 微電=ΓΛ包含，韻，嘯雜15G。電極15G可以提供 ^功月b之電軋活性。依據本發明實施例，電極絕緣體 或電極層152可以包含複數層的物f，例如：高介電物質、多曰矽 ^合金機其他物質。其他可以·電極胸爾包括··鈦、组曰、曰麵、 私拼鶴氮化欽、氮化經、氮化鶴、石夕化翻、石夕化鶴、石夕化銘、及/¾盆他 2。依據本發明實關，該高介電層可贿闕子層沈積（ALD)1 =二積（CVD)、電漿加強化學氣相沈積（pecvd)、蒸鋪程等方 種ΓΓ的物質構成’例如：氮化鈦阔、氮她(TaN)、氧化叙 AI二甘乳°(Ηί〇2)、乳化錯(Zr〇2)、碰應、卿、脑為、HfA1〇” m、他適合的物質。一般而言，高介電層之厚度約介於2到肋埃之 二^些物質而言’例如脑〇N，電極層152之該高介電層可以覆蓋沈 ^ 土底m的絲上，喊⑽_可以選雜沈積 、於某些製程步驟中覆蓋沈積之，而將同樣的物1 而m々射讀性沈積之。由於祕氧錄厚度隨著 而而^ ’將此種高介電物質整合進來，可能會使得欲將隨著元件尺 伴鎚的閘極漏電降低所需要的電容較高。 、、' 包括圖案物質，其係用於在微電子裝置搬的特定選取區域 =床4 m。罩幕⑽可以包含雜、挪、細 及/或其他物質。 门刀十 咖數恤/解導晴，其可錢供基層電路上 ΐΐΐ中晶格應力的平衡。底床結義可以設於基底⑽ I、中例如，底床結構i70可以藉由伽、舰馨、勘、，物相
0503-A30560TWF 9 1295069 /儿積(PVD)、及/或其他製程製造之。底床結構17〇亦可以由離子佈植製程 為之，如第la圖中的箭號175所示之方向，其中底床結構17〇可以設於基 底110中任意深度。底床結構170之離子佈植深度可以藉由摻質佈植能量 來控制，其可以介於約1KeV到8〇〇KeV之間。該摻質之濃度可以介於約 lxl〇13原子/立方公分和lxl〇i9原子/立方公分之間。 依據本發明實施例，上述離子佈植係可以由電槳_子佈植（p剛或 離子=入（immersion)為之。PSII可以包含一程序，其中該電極層152可 乂暴路於電水源中，而將一偏壓施加於基底m。用以實現上述之萝 _程機台可以為單-及/或批次晶圓反應器，其中基底11()被施以直流電或射 頻偏壓。該PSII機台進行反應之環境壓力介於_毫料（偷订）到_ 托耳之間。基底110則置於攝氏ls〇度到1100到之間。高密度電裝源可以 為微波電子磁旋諧振（ECR)、螺旋波電漿、感應電漿、及/或其他高穷声 電漿源。該電漿可以包含氬、氫、氮、氤、氧、碎、氫化删、氫化錯碟^ 或該接質的其他來源。例如，該螺旋波電漿使用介於200瓦到2500瓦之間 的射頻能量。該施加的偏壓則介於約正貞2〇〇伏特到約正負测伏特之 間令在電漿巾施加該偏齡基底nG上，使得產生延伸的電賴，其大致 • 上覆蓋微電子裝置100，其中離子及/或電子可以由該電漿鞘驅離，因此而 加速該摻質的離子進入電極層⑸，以形成絲結構1?〇。 絲結構170亦可以包含一層該化合物之單層。或者，底床結構⑺ 可以包含複數不同摻質層。例如，底床結構17〇可以包含第一錯声 應變石夕鍺層、及另一層包含石夕、碳化石夕、及/或其他物質。胃 Μ的位置可以包含基底11G的平面、及/或其他狀態，例如 h pV角，。絲結構17°設置之位置係為距絲面⑽之深度°到5_〇 矢^的位置，其係藉由二次離子質譜儀(_)決定之。絲結構⑺ 二係石^，2埃到250埃之間。底床結構170可以包含錯、石夕錯、碳 厌、咬化物、應變石夕鍺、及/或其他物質。
0503-A30560TWF 10 1295069 芩見第lb圖，其顯示依據本發明實施例於製造中間階段之微電子夢置 橫截面圖。微電子裝置撤包含形成之電極150，其中絲結構 置於電極150的區域中。
依據本發明實施例’基底110可以包含一空隙，以提供微電子裝置102 絕緣的效果。例如，其可吨含謂（silWGn姻結構，其中微電 子裝置102包括-薄層絕緣層，其包含空氣及域絕緣體。微電子裝置撤 可以包=床結構17G ’其包含具有—梦蓋層之销。雜之底床結構㈣ 可以在後續步驟中被移除。該梦蓋層則可以變成微電子裝置⑽之裝置主 動區域。卿蓋層可以設置於—空隙上，其麵由舰_底床結構⑺ 移除而形成。該空隙可以包含空氣及/或其他介電物質。 依據本發明另—實施例，蓋層或絲結構（圖未顯示）可以設置於鄰 近底床結構170之處。如此一來，複數底床結構m可以整合於電極⑼。 例如，上述複數絲結構Π〇中之一可以包含—蓋層。該蓋層可以包含石夕、 .應變石夕、應變石夕錯、石夕鍺、鑽石“炭化物及/或其他物質。該蓋層亦可以位 於底床結構170之上，其亦可以位於通道區域135的附近。通道135可以 藉由奈米碳管而職。縣米碳管形成之贼135可崎置杨個電極和 重度摻雜的基底110上。 、兹當然，本發明並不限於應用於微電子裝置是閑結構或電晶體或其他半 ㈣裝置陳況。例如，微電子灯可咕含魏可程式化之唯讀記憶胞 =PROM)、可電氣抹寫之可程式化之唯讀記憶胞（鹏刪）、靜態隨 機讀取記憶胞（SRAM)、動態隨機讀取記憶胞（dram)、單雪子電晶體 jSET)、及/或其他微電子裝置（在本說明書中統稱為微電子裝置）。微 电子裝置之尺寸可以介於13〇〇埃和丨埃之間。 ^參見第2目’其顯示依據本發明實施例微電子裝置之透視圖。依據本 二掛·子裝置200為鰭式場效電晶體㈣et)。本發明亦可以應用於 "他麵的電㈣，包括單祕電顧、飾極電關、三祕
°503-A30560TWF 11 1295069 乂及一他的夕卩脑電晶體’其亦可以細於其他種類的裝置，例如感應胞、 記憶胞、邏輯胞等。 ，電子裝置200包含絕緣體22〇，其係可以設於基底21〇上或整合於其 中—Μ電子衣置2〇〇亦包含第一和第二半導體元件2遍和2施。依據本發 二第和第二半導體兀件23〇a和2鳩為源極級極區域。第一和 第導體元件23〇a*23〇b藉由第三半導體元件通連結之。例如，第 二半導體το件23Ge可以為通道區域，其可能具有和第—和第二半導體元件 230a和230b之摻雜物相反之摻雜物種類。 U電子衣置200包含第一和第二接觸部24如和24〇b，其係設置於對應 之第和第_半‘體元件2遍和23〇b上。第一和第二接觸部2他和24〇b 可乂 έ鈦！旦、錮、鎳、氮化鈦、氮化组、石夕化錯、石夕化欽、石夕化组、 矽化麵、矽化鎳 '及/或其他導電物質。 微電子裝置200亦可以包含偏壓元件2s〇，其係設於第一和第二半導體 元件2遍和230b之間，並跨越過第三半導體元件邊。依據本發明實施 例’偏壓讀250為電晶制極。例如，偏壓元件25()可以包含推雜多晶 石夕及/或其他導電物質，例如鈦、组、錮、氮化鈦、氮化组、魏鉬、石夕化 鎳、石夕化m ®中所顯权題元件25G f—和第二半導體纖 和雇之間延伸出去’繼之變寬，然後在末端設有第三接觸部織，盆尺 寸較第-和第三接觸部24Ga和鳩簡為小。而且，如第2圖所示，偏 壓雜2料以包含突出部况，其可以為浮凸狀、楔形、鰭狀或其他形狀， 其南度較u二、及第三半導體元件23Ga、通、2地高細。微電 子裝置獅亦可以包含介電層，其由半導體元件別㈣伸出，插入偏声元 件250中。 土 微電子裝置200進-步包含至少—底床結構施。她吉構織可以 包含錯、雜、礙化秒、礙、碳化物、應變梦鍺、及/或其他物質。底床結 構25〇a可以設於偏壓元件25〇的區域巾。底絲構2池亦^包含複數層 0503-A30560TWF 12 1295069 、、、σ構其中可以包合一鍺植入層及後續之蓋層。該蓋層可以包含石夕、應變 矽、應變矽鍺、矽鍺、鑽石、碳化物及/或其他物質。 簽見第J ® ’其顯示依據本發明實施例具有深度可調整底床結構之微 電子裝置橫截面圖。微電子裝置包含基底迎、絕緣區32〇、及微電子 裝置312和314。 、絕緣區朗系用以提供裝置312和214之間的電性隔絕。絕緣區32〇 可以包3減齡電物質鱗槽’例如淺溝槽絕緣。絕親⑽也可以
由空輯成。絕緣區32〇的介電物質可以為可以低介電係數物質、及/或包 含二氧化矽、氮化矽、碳化矽等物質。 裝置312和214包含PM0S及/或_〇!5裝置。例如，裝置312可以為 PMOS裝置’而底床結構施則設於電極31〇下方之鄰近處。裝置祀可 以包含蓋層，該蓋層可以包含梦、應御、應變、鑽石、碳化 物及/或其他物質。底床結構31〇a的位置鄰近於電極31〇，其係用以 極及/或通道之應力。裝置似可以為蘭〇s襄置，而絲結構: 則设於電極31〇中。裝置314可以包含蓋層，該蓋層可以包含石夕、應變石夕、 應變石夕鍺、補、鑽石、碳化物及/或其他物質。裝置312和214可以、隹一 步包含間隔層姻和接觸部35〇β間隔層34〇可以為用過即棄式或者^ 即棄式。間隔層340可以由下列物質形成：二氧化石夕、氮化石夕、古化 及/或其他物質。接觸部35G可以下列物f形成：魏詁、魏欽、:、 矽化鉬、矽化鎳及/或其他物質。 產旦' 依據本發明實施例，PMOS裝置312和NM〇S裝置314之恭 同。例如，NMOS裝置314之電極310在形成底床結構 310b之前即 立 分兹刻以減少該電極和該底床結構的厚度。麗〇8袭置312之 讀 形成底床結構310a之前也可以部分_以減少該電極和該H10在 度。 吉構的厚 翏見第4圖依據本發明實施例積體電路裝置橫截面圖。積體命败壯
0503-A30560TWF 13 1295069 400係可以實現其述之微電子裝置102及300。 積體電路裝置400包含絕緣層420及430，其係設於微電子裝置之上。 絕緣層42〇其本身可以包含複數絕緣層，其可以經過平坦化處理，以在微 龟子裝置上提供一平坦的表面。 積體電路裝置4〇〇也包含垂直内連、線44〇(例如傳統的介層窗或接觸部） 以及水平内連線450。此處之垂直水平的空間敘述，僅為說明之用，並非本 發明之限制。内連線440可以延伸穿過絕緣層42〇和43〇，而内連綠45〇可 以沿著絕緣層420和設置，或沿著其溝槽設置。内連線和45〇可 以具有雙鑲舰構。崎線_和450可以勤侧形紅，或將絕緣層 420和430圖案化之後，再填充以折射物質及/或導電物質，例如鈕基氮/匕 物、銅、鋁等。 土火 參見第5圖，其顯示依據本發明實施例積體電路裝置橫截面圖。積體 電路裝置500係可以實現其述之微電子裝置1〇2及3〇〇。例如積體電路Z 5〇〇包含基底530及設置於其上或其中的複數微電子裝置51〇，其中微電子 裝置510可以類似如第i圖到第3圖所示之各微電子裝置。複數個微=子 裝置510可以互相連結或和其他設於基底53〇的微電子裝置52〇連結。微 電子裝置520可以包含金氧半導體場效電晶體（M〇SFET)、鰭式場效電 晶體(FinFET)及/或其他傳統的或新發展的半導體裝置。 積體電路裝置500也包含内連線540，其可以延伸穿過介電層55〇，或 沿著介電層550，並與微電子裝置510中至少一者連結。介電層55〇可以^ 含矽氧化物、黑鑽石（BlackDiamond)及/或其他物質，其可以藉由CVD、 ALD、PVD、旋轉塗佈或其他製程方法為之。介電層55〇之厚度係可以介 於50埃到15000埃之間。内連線540可以包含銅、鎢、金、鋁、奈米碳管、 S樂烯、耐火金屬等，其可以藉由CVD、ALD、pvD、或其他製程方法為 之。 本說明書詳細說明了微電子裝置100中的結晶干擾、，尤其是電極15〇 0503-A30560TWF 14 1295069 T其鄰近區域微電子結構的結晶干擾。本發明可用以提供積雕 讀辦子裝置之電氣特性和結晶應力之間的平衡。例如，：^置中 預定區域可以在罩慕】6〇卢土、底110上之 部分_雷早狀署使得能夠設置底床結構™。因此， 口Ρ刀的㈣子裝置可崎有底床 u此 結構。再者，絲結獅崎度在不同=子==有底床 =糌_絲、轉17G的特性，提供顏 微雷= 裝置之電氣特性和結晶應力之間的平衡。 ^數以電子 揭露如上’鮮並_以限定本發明，任 何《此項私者，在不本發明之精神和翻内，當可做 = _，因此她蝴贿购0物爾為動”
0503-A30560TWF 15 1295069 【圖式簡單說明;] 為使才赉明之上述目的、特徵和優點能更明顯易懂，下文特舉實施例， 並配合所附圖示，進行詳細說明如下·· 第la圖顯示依據本發明實施例於製造中間階段之微電子裝置橫截面 圖。 ’、 第lb圖顯示依據本發明實施例於製造中間階段之微電子裝置橫截面 圖。 第2圖顯示依據本發明實施例微電子裝置之透視圖。 第3圖顯不依據本發明實施例具有深度可調整底床結構之微電子裝置 橫截面圖。 第4圖顯示依據本發明實施例積體電路裝置橫截面圖。 第5圖顯示依據本發明實施例積體電路裝置橫截面圖。 【主要元件符號說明】 100、102、200、300〜微電子裝置； 110、210、302〜基底； 120〜摻雜區域； 130〜源極/汲極區域 140〜分隔層； 150、310〜電極； 160〜罩幕； 180〜表面； 135〜通道； 145〜電極絕緣體； 152〜電極層； 170、250a、310a、310b 〜底床結構 220〜絕緣體； 230a、230b、230c〜半導體元件；24〇a、24〇b、24〇c〜接觸部； 250〜偏壓元件； 312、314〜裝置； 340〜間隔層； 400〜積體電路裝置 255〜突出部； 320〜絕緣區； 350〜接觸部； 420、430〜絕緣層； 0503-A30560TWF 16 1295069 440、450〜内連線。
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Claims (1)

1295069 十、申請專利範圍： 1. -種製造微電子裝置的方法，料括： 提供基底，其包含複數摻雜區域； 於該基底上形成_化組件，其包含至少-電極；以及 在該電極巾形核床結構，其包含至少_單層化 近該電極之至少-树的電氣特性。 周王# 2. 如申請專利範圍第！項所述之製造微電子裝置的方法 結構係形成於該電極圖案之前。 /、中該底床 3_如申請專利範圍第！項所述之製造微電子裝置的方法 結構係形成於該電極中，兮雷朽破加、七丨 /、甲該底床 厚度。 対極輕部分餘刻以減少該電極和該底床結構的 4.如申請專_第丨項所述之製造微電子裝置的方法 結構包含至少2不同且分離之摻質。 一中該底床 5·如申明專利乾圍第1項所述之製造微電子裝置的方* 包含鑽石。 a其中該基底 6·如申請專利範圍第！項所述 包含應變石夕―licon)。衣轩衣置的方法，其中該基底 為錯7。·如申請專利範圍第1項所述之製造微電子裝置的方法，其中該摻質 8.如申4專利補第1俩述之製賴電子裝朗 社 之濃度介於lx妒原子/立方公分和Ιχ1〇ίΡ原子/立方公分之間/找接貝 9·如f μ專梅請第〗項所述之製造微電子裝置 結構係由離子佈植而形成。 、、/、尹該底床 10.如申請專利範圍第i項所述之製造微電子裳置的 結構係由電漿離子佈植而形成。 /、甲观米 11·如申請專利範圍第i項所述之製造微電子裳置的方法，其中該底床 0503-A30560TWF 18 1295069 結構包含梦錯。 12.如申請專利範圍第1項所述之製造微電子裝置的方法，其中該底床 結構包含應變碎。 13·如申請專利範圍第丨項所述之製造微電子裝置的方法，其中該底床 結構包含鑽石。 14·如申請專利範圍第1項所述之製造微電子裝置的方法，其中該形成 電極的步驟包含進行下述物質中任一者之沈積··金屬氧化物、多晶石夕、及 金屬梦化物。 15.如申請專利範圍第1項所述之製造微電子裝置的方法，其中該形成 電極的步驟包含進行下述物質中任一者之沈積··金屬氧化物、耐火金屬 (refractoiy metal)、及金屬矽化物。 16·—種製造微電子裝置的方法，其包括·· 提供基底，其包含複數摻雜區域； 於該基底上形成圖案化組件，其包含至少一電極，其中該電極係位於 通迢區域之上’該通道區域位於絕緣體上，且插入至少2摻雜區域，該絕 緣體主要包含空氣；以及 在“電極中形成底床結構，其包含至少一單層化合物，並用以調餐齠 近該電極之通道區域的電氣特性。 17· —種微電子裝置，其包括： 基底； ，該圖案化組件包含至 ，用以調整鄰近該電極 ，其中該底床結構係形 圖案化組件，其位於該基底及複數摻雜區域上 少一電極，該電極係鄰近於複數換雜層；以及 構’其*於該電極巾，包含至少-摻質 之至少一元件的電氣特性。 、 、如申明專利範圍第17項所述之微電子裝置 成於該電極圖案之前。 0503-A30560TWF 19 1295069 说如申請糊刪π項所述之微電子裝置，財該底床結構係形 成於該電財’該電極經部分侧賴少該雜和該底床結構的厚度。 20·如申請專利範圍第17項所述之微電子裝置，其中該底床結構包含 至少2不同且分離之摻質。 21. 如申請專利範圍第17項所述之微電子裝置，其中該基底包含鑽石。 22. 如申請專利範圍第17項所述之微電子裝置，其中該基底包含應變 石夕。 23.如申請專利範圍第17項所述之微電+裝置，其中該接質為鍺。
24·如申請專利範圍第π項所述之微電子裝置，其中該摻質之濃度介 於1x10原子/立方公分和1χ1〇ΐ9原子/立方公分之間。 25.如申請專利範圍第π項所述之微電子裝置，其中該底床結構包含 $夕鍺。 26·如申請專利範圍第17項所述之微電子裝置，其中該底床結構包含 應變矽。 27·如申請專利範圍第17項所述之微電子裝置，其中該底床結構包含 鑽石。
28· —種微電子裝置，其包括： 基底，其包含複數摻雜區域； 圖案化組件，其位於該基底上，該圖案化組件包衫少一電植，其中 該電極係位於通道_之上，該通道區域位於絕緣體上，减Μ少2摻 雜區域，該絕緣體主要包含空氣；以及 底床結構，其包含至少一單層化合物，並用以調整鄰近該電極之通道 區域的電氣特性。 29·—種積體電路裝置，其包括： 基底； _微電+裝置’其中每—微電子裝置包含： 0503-A30560TWF 20 .l295〇69 少=化組件，其贿該基底及複數摻雜區域上，該圖案化組件包含至 >-電極，該電極係鄰近於複數摻雜層；以及 3至 第-底床結構，其設於該電極中，包含 電極之至少-元件的電氣特性；以及 冑肖m輕該 複數内連線層，其用以電性連結該複數微電子裝置。 床=."2請糊細第29撕述之碰麵u，進-步包含第二底 菁’其係設於該第—底床結構之下，^鄰近於該電極。
31. 如申請專利範圍第3()項所述之積體電路|置， (silicon^^ Μ弟一底床結構、一介電層、及該基底。 矽 32. 如申請專利細第29項所述之積體電路裝置，其中該基底為鑽石。 .如申凊專利範圍第29項所述之積體電路裝置，其中該基底為應變 矽鍺 34·如申請專利範圍第a項所述之積體電路裝置，其中該基底為 應變
兔鍵3_^如申請專利範圍第29項所述之積體電路裝置，其中該微電子裝置 為鰭式場效電晶體(FinFET)。 立36·如申請專利範圍第35項所述之積體電路襄置，其中該電極至少一 邛份含有該底床結構。 37.如申請專利範圍第35項所述之積體電路裝置，其中該底床結構佔 、該電極之大部分，該底床結構所佔有之部分係遠離賴式場效電晶體之 通道。 38.—種積體電路裝置，其包括： 基底； 複數微電子裝置，其中每一微電子裝置包含： 圖案化组件，其位於縣紅，翻案化鱗包含結—電極，其中 0503-A30560TWF 21 1295069 該電極係位於通道區域之上，該通道區域位於絕緣體上，且插入至少2摻 雜區域，該絕緣體主要包含空氣；以及 底床結構，其設於該電極中，包含至少一單層化合物，並用以調整鄰 近該電極之通道區域的電氣特性；以及 複數内連線層，其用以電性連結該複數微電子裝置。 ❿ 0503-A30560TWF 22
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