TWI290753B - Self-aligned non-volatile memory and method of forming the same - Google Patents

Description

1290753 九、發明說明： 【發明所屬之技術領域】 本發明乃關於一種半導體製造方法，特別有關於一種分離 閘（split gate)快閃記憶體的製造方法及其藉該方法形成之分 離閘快閃記憶體結構。 【先前技術】 一般所稱的非揮發性記憶體，例如快閃記憶體，可以在電 源關閉狀態下持續保存資料，而其資料讀寫則藉由調整控制間 (control gate)的臨界電壓（thresh〇ld v〇ltag幻作調整。 第一圖所示為習知的一種電子可抹除與編程的唯讀記憶 體胞（electrically erasable and pr〇grammable read memory ; EEPROM)之剖面圖。其中在基底1〇〇上，乃藉由半導 體微影製程形成閘極介電層1Q2與其上的複數個浮動間極 104。而絕緣層114則順應性的覆蓋於基底1〇〇與浮動閘ι〇4 表面。控制閘層116與介電層118則依序覆蓋於該絕緣層114 上。接著一般再進行微影製程，在介電層118上形成光阻幕罩 120，藉以在兩個浮動閘丨〇4之間定義出控制閘極，亦即第一 圖中虛線所定義之區域。 一般來說’要完成如第一圖般的EEPR0M快閃記憶體纟士構 至少需要兩次微影製程以分別形成浮動閘1〇4與控制間1〇6。 也因此’其製程較為複雜並成本較高。 此外’當微影製程的對準（alignment)控制不夠精確時， 則谷易造成浮動閘1 〇4間的通道寬度不同。亦即，如第一圖所 示’兩個浮動閘104的通道寬度i〇6A與106B因對準誤差而不 一致，也因此影響此類產品的可靠度。 1290753 【發明内容】 本發明的-個目的在於提供一種製造方法’可以藉由自我 對：(Self-aligned)方式定義出浮動閘⑴〇咖 gate)的通 道寬度（channel width)，而可選擇閑極通道寬度，藉以產生 具有固定浮動間通道寬度的記憶體結構。 本舍明的再—個目的在於提供—種形成具有分離間之快 閃記憶體結構的方法。其方法更為簡易絲成本。 本1明之一態樣係提供一種自我對準的非揮發性記憶 體，其兩個分離的儲存部具有相同的寬度，設置於一基底上。 而兩儲存部間則設置有一閘極，而儲存部的寬度則藉由間隙壁 (spacer)界定。 ^匕外本發明之另一態樣提供自我對準的非揮發性記憶體 、裝U方法在基底上形成一堆疊層（stacked layer)後，在 :亡形成犧牲層(sacrificial laye〇，在此犧牲層上則形成 $開口。在第一開口的側壁上先形成第一間隙壁。接著以此 第-間隙壁為幕罩，蝕刻該堆疊層以形成第二開口。然後形成 一隔離層=部分覆蓋第一與第二開口。接著於其上覆蓋一導電 層’再以該部分的導電層作為第二幕罩，以Μ該堆疊層。 、為了讓本發明之上述目的、特徵、及優點能更明顯易懂， 以下配合所附圖式，作詳細說明如下。 【實施方式】 以下彳田述二個較佳之實施例。第一個實施例乃用以說明具 有浮動閘（即儲存部（st〇rage bl〇ck))、一控制閑（咖七加 邮6)與—選擇間（select sate)之快閃記憶體結構。第二個實 轭例則用以说明具有浮動閘（儲存部）與控制閘之快閃記憶 體。第三個實施例則說明一種堆疊結構，包含一第一氧化矽 1290753 2、-氮切層（儲存部）以及_第二氧切層。此些實施例 中，儲存部通道的寬度都藉由間隙壁來界定。 Μ 一實施例 ，第2Α圖所示，在一基底2〇〇上，較佳者為石夕基底，設 牙介電層（t_eling dielectHc &㈣⑽，較佳者 ^切層。在該f时電層2()2上則形成_堆疊層21〇。在 貝細例中，堆疊層21G可為堆疊式薄膜，包含—電荷捕捉層 閘We")204、—層間介電層206以及一控制 °电何捕捉層204以及該控制閑層208可由多晶石夕材 ^成^層間介電層挪則為_薄膜（亦即一堆疊式薄膜， 二有一弟-氧化石夕層、一氮化石夕層、一第二氧化石夕層）。再者， S0N0S結構也可採用。例如.·電荷捕捉# % 該控制閘層m為多晶梦、而204為爾層、 宴s 而層間介電層206為氧化物層。接 者在该堆豐層21〇上，形赤一禚似成01n 可包含氮化石夕。 们12,較佳者該犧牲層212 法進行圖所"^ 牲層212藉由—般的《彡與餘刻方 次選订圖案化，以於並申艰屮 介帝#(去給-、〃 /成弟-開口 214。接著形成一第一 ;丨电層（未繪不）於堆疊層21〇 該第一開口 2U的側壁上幵刻，以於 上形成兩個弟一間隙壁216。較佳者， 該弟一介電層係由氧化 、’-丄 ran· nf · 構成亚猎由非等向性蝕刻法 (anisotropic etching)形成。 接著參見第2C圖’該堆疊層21〇進 以及該犧牲層212作為第弟㈣土 216 而形成第二開口 218。接著^第：向性嶋堆_ > 見苐2D圖’沉積第二介電斧（夫 向性蝕刻回蝕刻該第二介電芦，而…/才妾者再以非專 9 在σ亥弟一開口 218的側壁上 1290753 壁220。接著將基底200進行熱氧化，以將第二 汗 _露出的部分氧化形成選擇閘介電層224。 、搶根Λ第2E目，接著在該犧牲層212上形成-導電層226 亥第一與第二開口，其較佳的材料為多晶石夕。接著曰去除 犧牲層212上的部分導兩厗99R ^ ; 接者紊除 去導包層226 ’例如使用化學機械研磨法或 带成-接著採用熱氧化方式處理該露出的導電層226以 幕罩層228 ’藉以提供後_刻時足夠之阻擔屏障。 --苴帛2F所不，藉由幕罩層228以及第一間隙壁216作為 弟一幕罩’以料向性㈣法侧犧牲層212以及該堆疊層 210姓刻後的堆疊層21〇a包含一浮動閘κ在以下段落中 也被視為儲存部）、—層間介電層、—控制閘施、以及 作為選擇閘的導電層226。 由於儲存部204a(浮動閘）係藉由其上的第一間隙壁216 所界定’因此元成後其本身寬度以及其浮動間通道寬度都一 致。再者，圈一對（a Pair)儲存部204a與204b是由第一間隙 土 216界疋而非以傳統的微影製程界定，故更能確保二者寬 度的一致性。也因此，產品的可靠度也相對提高。此外，由於 選擇閘位於浮動閘之間，其通道寬度也很容易保持—致。如第 2F圖所示，由於其結構乃以第二間隙壁216與幕罩層228界 疋，而藉由自我對準方式形成。因此，減少了一道微影製程， 故可降低生產成本並簡化生產流程。 如第2G圖所示，一第三間隙壁23〇在該圖案化後的堆疊 層210a與第一間隙壁216的側、壁上形成。在第2H圖中，接著 全面性在暴底200的表面上形成層間介電層232。然後在該層 間介電層232中形成接觸|爾塞234，以電性連接基底200上的 源極/汲極區域236。 1290753 第21圖所示為根據本發明的一種自我對準快閃記憶體結 構的上視圖。而第2H圖即為第21圖沿2H-2H，切線方向的剖 面圖。在第2H圖中，兩個具有相同寬度的儲存部2〇4a與2〇处 設置於基底200上，而一層穿遂介螳層202則位於儲存部 204a、204b與基底200之間。基底200與兩個儲存部2〇4a與 204b之間都彼此隔離。在基底200上與兩儲存部2〇4a與204b 之間更設置有一選擇閘，亦即導電層226。該兩儲存部2〇切與 204b則以其上兩相鄰的間隙壁216界定而成，因此具有相同的 寬度280。 由於選擇閘δ又置在基底2 0 0上’並由兩個浮動閘2 q 4a與 204b互相分享，因此如第2H圖所示的記憶胞結構更為緊密。 因此，也達成縮小記憶胞尺寸的效果。 第2J圖為沿第21圖上2J-2J，切線方向的剖面圖。層間 介電層206a與控制閘208a位於基底200上的淺溝渠隔離區2〇1 上’而選擇閘（即導電層226)則位於其間。第一間隙壁216則 位於各控制閘208a上，以及幕罩層228位於該選擇閘226之 上。 參照第21圖，該自我對準非揮發性記憶體包含複數平行 的閘極線248、複數位元線250與多對記憶胞24〇。每一閘極 線248往Y方向延伸，而兩平行的控制閘極線242與則分 设於閑極線2 4 6的兩側。 每一對記憶胞240包含一閘極電極（gateelectr〇de)，與 一對應的閘極線246耦合連接。兩個控制閘則耦合於閘極線246 兩側的對應之控制閘極線242與244。兩個儲存部24〇a與 24〇b(即浮動閘）分別位於閘極電極的兩相對側。儲存部240a 與240b作為浮動閘，而第一與第二接觸點加2與2料則分別 1290753 相鄰於兩儲存部240a與240b。

第一與第二對記憶胞240與260乃彼此相鄰，並藉由間極 線248之一控制。位元線250則與第一對記憶胞240的第一接 觸點（contact)262，以及第二對記憶胞260的第二接觸點264 呈電性相接。若位元線250與閘極線248垂直相交，在相同列 的5己t思胞則不具有電位降（p〇tential drop)。因此，如第21 圖所示’多數較佳的位元線250乃大體沿X方向延伸，並以z 字型圖案設置，且彼此隔離。此外，位元線可能被設計為在產 生電位降時，可以電性連接分離各對記憶胞的任何排列形式。 如第2H圖所示之記憶胞，具有多晶石夕浮動閘、以及.ο 薄膜的層間介電層，其操作之編程（pr〇gramming)、抹除（erase) 與讀取（read)電壓如以下第i表所列。其中FG1與FG2分別代 表浮動閘204a與204b，Vsg則是施加於選擇閘226的電壓， Vs與Vd分別為施加於源極與汲極236的電壓，Vcgl與Vcg2 分別代表施加於控制閘20仏與2〇8b的電壓。藉此，本發明之 自我對準快閃記憶體可依此操作。

第一表：記憶胞操作 V 編 丨程 抹除 讀 \ FG1 FG2 FG1 FG2 FG1 FG2 Vsg 5 5 0 0 5 5 Vs 2 0 5 0 0 2 Vd 0 2 0 5 2 0 Vcgl 8 2 - 5 0 0 2 Vcg2 Γ施例 2 8 0 ~5 2 0 10 1290753 如第3A圖所示，基底300，較佳者可採用矽基底， & ，、上具有一穿隧介 電層（tunneling dielectric layer)302，該層較佳者可為氧化石夕。而在穿 随介電層302上，則設置浮動問層304 ,較佳者可為多晶讀料構成。接著 在浮動閘層304之上’再覆蓋-犧牲層識’較佳者可採用氮切材料。 如第3B圖所示，以-般的微影製程圖案化並㈣該犧牲 \於甘U形成―第—開口 接著形成—第—介電層（未緣 不）於其上，再進行回敍刻，以於該第一開口 3〇8的侧辟

::對：-間隙壁310。較佳者，該第—介電層係由氧二構 並猎由非等向性蝕刻法（anis〇tr〇pic时叻丨叫）形成。 *接著參見第3C圖，該浮動閘層304進一步以第一間隙壁3ι〇作為第一 幕單’以非等向性触刻浮動閘層綱以形成第二開口 。接著參見第邪 圖’該較早形成的第-間隙壁·被移除，然後在第—與第盘 2中"露出之基底與浮動閘層綱進一步氧化處理以形成隔離層. 氧化秒。在另-實施例中，則保留第一間隙壁咖，而在第二開口犯 中露出的基底3GG與浮動閘3Q4則被氧化形成隔離層。

再參見3D圖’在犧牲層3〇6上進一步填充一導電層316(較佳者 :材料），以填滿第—與第二開σ。接細t學機械研磨相侧方式，: ς犧牲層306上的導電層，而保留第一與第二開口中的導電層316。如第 ^圖所示，該導電層316進—步被熱氧化以形成—幕罩層318，藉 後續蝕刻足夠的屏障。 捉1，、 如第3F所示’以該幕罩層川作為幕罩，將犧牲層咖 動閘層304進-步以非等向性敍刻法依序韻刻。藉此，被 ^刻的浮動閘I 304形成兩個浮動閘320貞322，而钱刻後的 &電層316則作為控制閘與選擇閘。 所形成的圖案化的堆疊層包含浮動閘32〇、322與導電層 11 1290753 316，其侧壁上可進一步形成第三間 . u咏壁C未繪不）。接著可形 成層間介電層（未緣示），全面性覆蓋於基底·的表面。接著- 形成接觸插塞（未緣示）於該層間介電層中，以與基底· 源極/汲極呈電性連結。 · 由於儲存部（亦即浮動閘極320與322)係由前述的第一間 隙壁310所定義而成，因此閘極寬度與閘極通道的寬度都可保 持-致，而減少誤差。再者’ 一對由第—間隙壁31〇所定義出 的儲存部320與322可比傳統微影方式定義者更能使二者形成 相同的寬度。此外，上述方法亦可減少—次微影製程，而可降 低生產成本。 鲁 根據上述所形成的記憶胞之編程、抹除與讀取等操作，為 習知技術者所熟知，此處不再贅述。 第三實施例 如第4A圖所示，提供-基底棚’較佳者可採时基底，其上具有一 堆疊層（stacked layer)408。堆疊層408可為一堆疊薄膜，包含：—第一 氧化物層402、-氮化物層綱與-第二氧化物層娜。接著在堆疊層· 之上，再覆蓋一犧牲層410，較佳者可採用氮化矽材料。 如第4B圖所示，以一般的微影製程圖案化並蝕刻該犧牲修 層410,以形成第一開口 412。接著形成第一介電層（未緣示） 於其上，接著再進行回蝕刻，以於第一開口 412的側壁上形成 第一間隙壁414。較佳者，第一介電層係由氧化矽構成， 入藉由非專向性餘刻法以以丨叩）形成。 接著參見第4C圖，該堆疊層408進一步以該對第一間隙壁414作為第 幕罩，非等向性蝕刻堆疊層408以形成第二開口 416。而在第一與第二開 口 412與416争的第一間隙壁414與第二氧化物層4〇6，則以等向性蝕刻移 除’例如以氟化氫溶液(职)浸泡。接著，在第-與第二開口 412與416中 12 1290753 以及犧㈣上，順應性的形成—陶418，較佳者為 麥見第4D圖，在該犧牲層41〇上，形成導電層拉 曰 ㈣與並填滿該第—與第二和他與416。接著網該導電^^ M^^W^(cheraical mechanical p〇iishing；CMp) ^ 5 ?，J ' 該導電刻至僅存留於第一與第二開口 412與416中。)如_法，將 如第4E圖所示，以導電層·作為第二幕罩 4!0 ^ 418 . 4〇4 此，紐刻後的氮化石夕層404可作為一儲存部，導電層4料批猎 閘與選擇閘。 ^卜馮一控制

接著’可在圖案化後的堆疊層（包含第一氧化石夕層4〇2與氮化砂声 與隔離層418之侧壁上形成第三間隙壁(糖示），再覆蓋_層間介^層於 基底侧上。接著於層間介電層中形成接觸插塞，以與基底侧 没極成電性賴。

如同以上揭露的三個實施例，儲存部都是藉由第_間_定義形成， 因聽對儲存部會具有相關寬度以及相_通道寬度，關時柯達到 尺寸縮小的效果。此外，每對由第—間隙壁所定義的儲存部，可以較習知 微影製程定義者具有更—致性的寬度，而減少誤差。也目此，其產品可靠 度也可提升。再者，減少一次微影製程也可簡化製造流程與降低生產成本。 以上方法所形成的記憶胞結構之編程、抹除與讀寫等操作，均為本領 域之習知技術，此處不再贅述。 雖然本發明以較佳實施例揭露如上，然其並非用以限定本發明，任何 熟悉此項技藝者，在不脫離本發明之精神和範圍内，當可做些許更動與潤 飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖所示為習知的一種分離閘結構快閃記憶體之剖面 圖。 弟2A-2H圖所示為根據本發明第一實施例之形成一分離閘 13 1290753 快閃記憶體的方法流程。 第21圖所示為根據本發明的一種分離閘快閃記憶體的上 視圖。 第2J圖所示為根據第21圖之j_j，切線之剖面圖。 第3A-3F圖所示為根據本發明第二實施例之形成一分離閘 快閃記憶體的方法流程。 第4A-4E圖所示為根據本發明第三實施例之形成一分離閘 快閃記憶體的方法流程。 【主要元件符號說明】 100 :基底、102 :閘極介電層、1〇4 :浮動閘、1〇6A、1〇6B :閘極 通道寬度、114 :絕緣層、116 :控制_層、118 :介電層、12〇 :光阻 幕罩、200 :基底、202 :穿隧介電層、204 :電荷捕捉層、204a、204bi 连勳閘、206、206a : —層間介電層、2〇8、2〇8a、208b :控制閘、210、 210a :堆疊層、212 :犧牲層、214 :第一開口、216、：第一間隙壁' 218 :第二開口、220 :絮二間隙壁、224 :選擇閘介電層、226 :導電 層、228 :幕罩層、230 :第三間隙壁、232 ··層間介電層、234 :接觸 插塞、240 : —對記憶胞、240a、240b : —對儲存部、242、244 :控制 閘極線、246、248 :閘極線、250 :位元線、260 : —對記憶胞、262、 264 :接觸點、280 :寬度、300 :基底、302 :穿隧介電層、304 :浮動 閘層、306 :犧牲層、308 :第一開口、310 :第一間隙壁、312 :第二 開口、314 :隔離層、316 :導電層、318 :幕罩層、320、322 :浮動閘、 400 :基底、402 :第一氧化物層、404 ··氮化物層、406 :第二氧化物 層、408:堆疊層、410:犧牲層、412:第一開口、414:第一間隙壁、 416 ··第二開口、418 :隔離層、420 :導電層。 14

Claims (1)

1290753 案號93139825 96年3月29日 修正本 十、申請專利範圍： 1· 一種以自我對準製造非揮發性記憶體的方法，包含 提供一包含一堆疊層之基底； 形成一犧牲層於該堆疊層上； 圖案化該犧牲層以形成一第一開口； 形成一第一間隙壁於該第一開口之一側壁上； I虫刻該堆 以該第一間隙壁以及該犧牲層作為一第一幕罩 疊層以形成一第二開口； 形成-導體層覆蓋於該第一開口與該第二開口.以及 以該導電層作為一第二幕罩，蝕刻該堆疊層。， 2. 根據申請專利範圍f i項所述之以自我對準製造 發性記憶體的方法，其中該堆4層包含_浮動閘層、—層門八 電層與一控制閘層，而該導電層作為—選擇閘，且-介;^ 位於該堆疊層與該基底之間。 θ μ 在該第-開口與該第二開口中的—部份形成—_層；·以 3. 根射請專利範圍第2項所述之以自我對準製造非揮 發性記憶體的方法，在形成該導體層前，更包含下述步 及 隙壁 回蚀刻該隔離層以在該第二開口的—侧壁上形成—第 4·根射請專利範圍第3項所述之以自我對準製造非揮 發性記憶體的方法’其中當回_該隔離層時會暴露出該基 底’且該方法更包含將第二開口中露㈣該基底氧化以形成一 選擇閘介電層。 5.根射請專利範圍第2項所述之以自我對準製造非揮 發性記憶體的方法，其中該浮動閘層係為多日㈣或^⑽。 0593-A40237TWF2.PTC 15 1290753 6·根據中請專利範圍f丨項所述之 發性記憶體的方法，更包含 我料製这非揮 、 將该導電層氧化以形成一農|層， 以及，利用该幕罩層與該導電層 層。 守电層作為另一幕罩，以蝕刻該導電 根據巾請專利範圍帛1項所述之以自我對準製造非揮 表性§己憶體的方法’其中該導電層包含多晶矽。、 8. 根據申請專利範圍帛"員所述之以自 發性記憶體的方法，直中今祕晶 表 層以及-«介電層料&層包含—包含多料之浮動間 9. 根射請專8項料之以自我對準製造非揮 七性記憶㈣方法，更包含在形成料電層前 口與該第二開口的—部份上形成一隔離層。 弟 瓜根據巾請專利範圍第9項所述之以自我對準製造非揮 發It v己It體的方去’更包含在形成該隔離層前，去除該第—間 隙壁。 11.根據中請專利範圍第1(3項所述之以自我對準製造非 揮發性記憶體的方法，#中在去除該第—間隙壁後，將露出該 浮動閘層與該基底，而在該第—開σ與該第二開口之該部分: 成該隔離層’則係藉由將該露出之浮動閘層與基底氧化而成。 12·根據申請專利範圍第丨項所述之以自我對準製造非揮 發性記憶體的方法’其中該堆疊層包含第一氧化層、一氮化層 位於該第一氧化層上、以及一第二氧化物層位於該氮化心 13 ·根據申請專利範圍第丨2項所述之以自我對準製造非 揮發性記憶體的方法，在形成該導電層前，更包含下列步驟： 去除在该第一開口中的該第一間隙壁與該第二氧化物層； 0593-A40237TWF2.PTC 16 1290753 以及 在該第一開口與該第二開口中的一部份形成一隔離層。 14.根據申凊專利範圍第丨3項所述之以自我對準製造弈 揮發性記憶體的方法，其中在該第一開口與該第二開口中的該 部份形成該隔離層之步驟，包括沈積一氧化物層於該基底及該 犧牲層上。 0593-A40237TWF2.PTC 17