TWI287795B

TWI287795B - System and method for using dynamic random access memory and flash memory

Info

Publication number: TWI287795B
Application number: TW092113761A
Authority: TW
Inventors: Seiji Miura; Kazushige Ayukawa; Tetsuya Iwamura
Original assignee: Hitachi Ltd; Hitachi Ulsi Sys Co Ltd
Priority date: 2002-09-11
Filing date: 2003-05-21
Publication date: 2007-10-01
Also published as: CN1482619A; KR100940163B1; JP4499982B2; TW200404294A; CN101281494A; CN101281494B; CN100433192C; US7136978B2; JP2004102781A; KR20040023486A; US20040049629A1

Description

1287795 (1) 玖、發明說明【發明所屬之技術領域】本發明係相關於一種電腦記憶體系統，以及，特別是相關於一種具有動態隨機存取記憶體（DRAMS )之記憶體系統以及相關於一種控制此記憶體系統之方法。【先前技術】有多種習知半導體記憶體之組合方式，例如，在堆疊晶片（堆疊）上將快閃記憶體（容量爲3 2百萬位元（ megabits ))以及靜態隨機存取記憶體（SRAM (容量：4 百萬位元））予以整合密封於FGBA (精密間距球網栅陣列）封裝中。該快閃記憶體以及SRAM使用FBGA封裝之輸入/輸出電極而共用於位址輸入端以及資料輸入/輸出端。然而，該二者中之一的控制端係與另一個之控制端相獨立。又有一種組合式半導體記憶體，其中快閃記憶體晶片以及DRAM晶片被整合密封於鉛框示封裝中。在此類型之組合半導體記憶體，該快閃記憶體以及DRAM使用封裝之輸入/輸出電極作爲共用於位址輸入端、資料輸入/輸出端、以及控制端，以輸入/輸出。亦有一種由作爲主儲存體之快閃記憶體、快取記憶體、控制器以及CPU所構成之系統。亦有一種由快閃記憶體、DRAM、以及資料傳送控制電路（資料傳送控制器）所構成之半導體記憶體。亦有一種記憶體，其快閃記憶體 -5- 1287795 (2) 以及SRAM係封裝一起以及相同之半導體晶片。亦有一種快閃I/O卡，其中快閃記憶體以及SRAM被封裝一起。亦有一種由快閃記憶體、快取記憶體、控制器以及CPU所構成之系統。其中某些系統可由以下參考資料而得到更詳細之介紹。”Data Sheet of Combination Memory(Stacked CSP),Flash memory + RAM，” Model LRS1380， [online]， December 10， 2001?Sharp Corporation, [retrieved on August 2 1 9 2 0 0 2 [，Int ernet URL:?http://www.sharp.co.jp/products/device/flash/cmlist.html>. JP-A no. 299616/1993 official gazette. Specification European Patent No. 0566306 Laid open. JP-A No. 146729/1995 official gazette. JP-A No. 5723/2001 official gazette. JP-A N o. 357684/2001 official gazette. JP-A No. 137736/1996 official gazette. JP-A N o. 510612/2002 official gazette o 行動電話所應用之大小以及所使用之資料以及工作區域，由於加入至行動電話之功能（例如，傳送音樂、遊戲等）的增加而益形增加。可預期的，具有較高容量之快閃記憶體以及SRAM更爲需要。進一步，最近之行動電話之效能已顯著增進，且對於高容量記憶體之需求在增加。現在使用在行動電話中之快閃記憶體係爲NOR-式快閃記憶體，其使用稱爲NOR組態之記憶體陣列方法。該 NOR組態係爲一種陣列組態，而在記憶體晶格陣列中具有經減低之寄生電阻。在該NOR組態中，該電阻之減少 -6 - (3) 1287795 係藉由在平行接觸之兩個記憶體晶格中有一接觸點之比例而提供金屬位元線接觸。因此，讀取時間約爲8 Ons，其爲實質等於在SRAM中之讀取時間。然而，雖然對於兩個晶格需要提供~^個接觸點’接觸部份比上晶片區之比例仍爲高，而使得每個記憶體晶格之一個位元之區域增加。此造成如法具有較高容量之問題。且，一般的大容量快閃記憶體包括AND式快閃記憶體，其使用AND組態於記憶體陣列中，以及NAND式快閃記憶體其使用NAND組態。在此些快閃記憶體中，係對 1 6至1 2 8個晶格提供一個位元線接觸點，而得到高密度之記憶體陣列。因此，每一記憶體晶格之單位元區域可以較NOR式快閃記憶體之區域爲小，而可達成高容量之需求。另一方面，在第一資料輸出之前的讀取時間係由約 2 5微秒至 5 0微秒。不幸的是，此讀取時間將無法與 SRAM相容。【發明內容】本發明之目的，在提供一種包括ROM以及RAM之記憶體系統，其中該記憶體系統具有高儲存容量並允許高速讀取以及寫入。本發明之一般機構如下：快閃記億體、傳送資料緩衝區（TDBUF )、以及由多數記憶體排（bank )所構成之兩個DRAM，而自該些排而根據同步於時脈之指令而寫入以及讀取，以上機構封裝於一密合體，且該密合體具有電極 1287795 (4) 而互連於一半導體晶片，以及作爲連接介於密合體以及密合體外側之間之連接。

在一實施例中，記憶體控制器係連接於DRAMs以及快閃記憶體以縮短回應於來自於半導體裝置外側之請求的讀取時間，以自快閃記憶體讀取資料，且自該快閃記憶體至DRAMs以及自DRAMs而至快閃記憶體之資料傳送藉由該記憶體控制器而完成。在電源打開之後或是當傳輸指令發出時，可進行此控制使得在快閃記憶體中資料之至少一部份藉由記憶體控制器而傳送至該DRAMs。可進行此控制使得儘管當資料傳送係介於半導體裝置中之快閃記憶體以及DRAMs之間的時候，自半導體裝置外側而存取於DRAMs之讀取以及寫入可在較高速率之讀取以及寫入下而完成。其可確保半導體裝置中快閃記憶體以及DRAMs之間資料傳送可以背景方式而完成。進一步，該記憶體控制器，在電源打開之後，而更新自快閃記憶體至DRAMs之資料傳送時之DRAMs控制。其可實施此控制，使得在自快閃記憶體至D RAM s之資料傳送的時候，對於DRAMs而執行自動更新，該DRAMs 在資料傳送九誠實而進入自行更新狀態，且之後，自行更新狀悲根據來自於半導體裝置外側之自動更新取消指令而被取消。本發明包含系統、方法以及裝置之其他實施例，其具有上述特徵以及其他特徵與變化。 -8- 1287795 (5) 【實施方式】本發明揭示一種動態隨機存取記憶體以及快閃記憶體之系統以及方法。各種特定細節經解釋以使本發明被充分瞭解。應知，對於熟知此技藝者可在不需部份或是所有之該細節說明下而實施本發明。參考附圖，，本發明之實施例將被詳細解釋。包含在實施例中之每個區塊的電路元件，係藉由公眾已知之積體電路技術（像是CMOS (互補MOS電晶體）技術）而形成在一單晶矽積體或類似者之上。圖1展示本發明記憶體系統之應用例之記憶體模組之第一實施例。該記憶體模組包含四個晶片。每個晶片係如下述。首先，CHIP1 (快閃記憶體，此後稱爲”FLASH”）係爲非揮發性記憶體。對於非揮發性記憶體，可使用ROM (唯讀記憶體）、EEPROM (電可抹除與程式化ROM )、快閃記憶體等。快閃記憶體在此作爲本實施例之例子。 CHIP2 ( CTL — LOGIC )包括一控制電路，其控制C ΗIP 1、 CHIP3、以及CHIP4。CHIP3與C ΗIΡ 4係爲動態隨機存取記憶體（DRAMs )。有各種類型之DRAM，包括EDO ( 延伸資料輸出）、SDRAM (同步DRAM )、以及DDR ( 雙資料速率），其取決於內部組態以及介面之不同。任何 DRAM皆可應用至記憶體模組，但是在此實施例中係以 SDRAM作爲例子。關於記憶體模組有位址（A0至A 1 5 )、時脈信號（ -9- 1287795 (6) CLK )、指令信號（CKE，/CS，/RAS，/CAS，/WE )等之輸入。電源經由 S-VCC，S-VSS，L-VCC，L-VSS，F-VCC，F-VSS，D-VCC與D-VSS以及IOO至1031而送入至輸入/輸出資料。此記憶體模組係經由所謂之SDRAM介面而操作。 CHIP2提供作爲操作CHIP1、CHIP3以及CHIP4所需要之信號。CHIP2對於CHIP1提供位址、FLASH(F-IOO 至 F-I07 )之資料、以及指令（？-〇£，^/01^彳-/八1^，卩-/WE，F-/RE，F-WP，F-R/B)進一步，CHIP2 對於 CHIP3 以及 CHIP4 提供時脈（D-CLK)、位址（D-A0 至 D-A14)、指令（D-CKE，D-/CS，D-/RAS，D-/CAS，D-/WE，D1-DQMU/ DQML，D2-DQMU/DQML )以及 D R AM s 之資料（D 1 - D Q 0 至 D1，DQ15，D2-DQ0 至 D2-DQ15 )。每個指令信號係簡述如下。對於輸入至CHIP2之信號，CLK爲時脈信號；CKE係爲時脈致能信號；/CS係爲晶片選擇信號；/RAS係爲列位址閃控（strobe )信號； /WE係爲寫入致能信號；以及〇(5^^0，(5?461，〇(5]^^2，以及 DQMB3係爲輸入/輸出遮罩信號。關於輸入至CHIP3以及CHIP4之信號，D-CLK係爲時脈信號；D-CKE係爲時脈致能信號；D-/CS係爲晶片選擇信號；D_/RAS係爲列位址閃控信號；D-/CAS爲行位址閃控信號；D-/WE係爲寫入致能信號；D1-DQMU/DQML 以及D2_DQMU/DQML爲輸入/輸出遮罩信號。關於輸入至CHIP1之信號，F-/CE爲晶片致能信號； F-/CLE爲指令閂鎖致能信號；F-ALE爲位址閂鎖致能信 -10- 1287795 (7) 號；F-/WE爲寫入致能信號；F-/RE爲讀取致能信號；F-WP爲寫入保護信號；F-R/B爲備妥（ready )/忙碌（busy )信號；以及FIOO至F-I0 7爲輸入/輸出信號並使用作爲輸入位址以及輸入/輸出資料。在CHIP2上之控制電路（CTL_LOGIC )根據外部輸入之位址而選擇形成在 CHIP2 上之控制電路（ CTL_LOGIC )中控制暫存器、在 CHIP3與 CHIP4上之 DRAMs、或是在 CHIP1 上之 FLASH。藉由設定形成在控制電路（CTL_LOGIC )中之控制暫存器，其可判斷自外側之存取係對於控制暫存器之存取、對於DRAMs之存取、或對於FLASH之存取。任何存取可藉由SDRAM介面方法而實施。 flash被分割爲起始程式區、主資料區、以及取代區（此處非限制）。在起始程式區的部份中，係儲存作爲表示起始程式區之範圍之起始程式區之規格資料。該起始程式區規格資料可藉由位址（A0至A15 )以及指令信號（CKE，/CS，/RAS,/CAS，/WE)而自記憶體模組之外側而重新寫入。該DRAMs係分割爲工作區以及FLASH資料拷貝區（此處非限制）。該工作區係使用作爲當程式被執行時之工作記憶體，且FLASH資料拷貝區係使用作爲自FLASH拷貝資料之記憶體。關於FLASH之位址以及在DRAMs中之FLASH資料拷貝區中之位址之間的關聯性，可藉由形成在CHIP2上 -11 - 1287795 (8) 之控制電路上記憶體管理電路而決定。例如，一般而言， SDRAM係由四個記憶體排（bank )(排0至3)而構成，且經由記憶體管理電路，該於DRAMs中之FLASH資料拷貝區可被配置於排3以及排2，而該工作區可被配置於排1以及排〇 (此處非限制）。以下描述當啓動電源時之操作順序。當記憶體模組之電源啓動時，在CHIP2上之該控制電路起始DRAMs，且之後讀取位在FLASH中之起始程式區規格資料。之後，在由FLASH中起始程式區規格資料所表示範圍之FLASH 資料被傳送至DRAMs中之FLASH資料拷貝區。如上述，該記憶體模組在當電源啓動時，可在可攜式裝置藉由自FLASH至DRAMs最小所需要之自動傳送資料而起動之同時而被存取，而此特性可改進裝置之效能。進一步，當起始程式區規格資料可被重新寫入以改變電源啓動時傳送之資料大小，可攜式裝置之需求可以變動，且此亦可增進裝置之效能。關於介於FLASH以及DRAMs之間於電源啓動之操作序列完成之後之資料傳輸，在FLASH之資料可被拷貝（載入）至 DRAMs中之 FLASH資料拷貝區，或是在 DRAMs中之FLASH資料拷貝區中之資料可藉由存取在 CHIP2中之控制電路之控制暫存器以及寫入一載入指令或儲存指令碼而回寫入（儲存至）FLASH。

當存取該控制暫存器之位址經由位址信號（A0至A1 5) 而輸入時，寫入指令經由指令信號（CKE，/CS，/RAS，/CAS -12- (9) 1287795 ，/WE )而輸入，且一載入指令碼、載入開始位址、載入結束位址經由輸入/輸出資料信號（DIOO至DI015)而輸入 ’該載入指令碼、載入開始位址、以及傳送資料大小被寫入至控制暫存器中。之後，等於傳送資料大小之資料在載入開始位址之 FLASH處被讀出，並傳送至 DRAMs中 FLASH資料拷貝區。因此，來自於FLASH之資料被維持在DRAMs中。在與根據載入指令而在FLASH以及DRAMs之間傳送資料相同之方式，當儲存指令碼、儲存開始位址、以及傳送資料大小經由指令信號（CKE，/CS，/RAS，/CAS，/WE)以及位址信號（A0至A 1 5 )而寫入至控制暫存器，等效於在儲存開始位址處之DRAMs之傳送資料大小之資料被寫入至FLASH中。在不斷寫入之下，FLASH之可靠度降低，且在寫入時之寫入資料以及對應於資料讀取可能不同或是資料可能在某些情況下無法於再寫入時寫入。當在CHIP2上之控制電路自FLASH讀取資料時，控制電路偵測以及校正在所讀取資料中之任何錯誤，並於之後將所校正之資料傳送至DRAMs。當在CHIP2上之控制電路將資料寫入至FLASH，該控制電路檢查該資料是否被正確的寫入，且，假如不是的話，將資料寫入非爲現在位址之位址處。即，控制電路執行所謂之置換（ r e p 1 a c e m e n t )處理。該控制電路亦執行位址管理，其中該管理係執行瑕疵位址以及自瑕疵位址而置換爲其他位址之 -13- 1287795 (10) 置換處理。爲了存取位在DRAMs中之FLASH資料拷貝區，作爲選擇FLASH資料拷貝區之位址，經由位址信號（A0至 A 1 5 )而輸入，且一寫入指令或寫入指令經由指令信號（ CKE，/CS，/RAS，/CAS，/WE )而輸入。之後，指令以及位址被解碼，存取位在DRAMs中之FLASH資料拷貝區經執行以自該區讀取或寫入資料。因此，在DRAMs中之FLASH資料拷貝區所發生之讀取以及重寫入資料之時間，變爲等於與在DRAMs中其他區中讀取以及重寫入資料之時間相等。爲了在DRAMs中存取該工作區，作爲選擇該工作區之位址經由位址信號（A0至A1 5)而輸入，且一讀取指令或寫入指令經由指令信號（CKE，/CS，/RAS，/CAS，/WE)而輸入。之後，該指令以及位址被解碼，而對於DRAMs之工作區之存取經執行以自該區讀取或寫入資料。一般而言，SDRAM係由四個記億體排（排〇至排3 )所構成，且以下描述最小時間間隔Tint-min，其係爲在完成至其他排之後在一排程成可讀取之前之時間段。假設，在DRAMs中之FLASH資料拷貝區係配置於排 3以及排2，且工作區係配置爲排1以及排〇 (經由記憶體管理電路）。假如，當對於DRAMs之排3之存取正根據載入指令或儲存指令而在記憶體模組執行時，對於 DRAMs之排0之存取經由位址信號（A0至A1 5)以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而自記憶體模組外側而 -14- 1287795 (11) 執行，藉由使用上述最小時間間隔 Tint-min而使在 CHIP2上之控制電路根據載入指令或是儲存指令而暫停存取DRAMs，使得經由位址信號（A0至A1 5)以及指令信號 (CKE，/CS，/RAS，/CAS，/WE )而存取，且在此存取完成之後，根據該載入指令或儲存指令而恢復存取。當讀取存取時，自DRAMs讀取之資料經由DRAM ( D1-DQ0至D1-DQ15 )之資料I/O而輸出資料至資料輸入/ 輸出線（1/00至1/031 )。在寫入存取時，寫入資料經由記憶體模組之資料輸入/輸出線（1/〇〇至1/031 )而輸入，且之後，經由 DRAMs 之資料 I/O(Dl-DQ0 至 D1-DQ15，D2-DQ0 至 D2-DQ15)而輸入至 DRAMs。圖2展示控制電路CHIP2( CTL_LOGIC )之元件。以下描述該電路區塊。 DRAM控制電路SDC0N係由以下構成：記憶體管理電路MU、指令產生器CGEN、位址產生器 AGEN、存取仲裁器FAR、起始電路INT、計數器電路CT、以及更新控制電路REF。該起始電路INT在當電源啓動DRAMs時而起始DRAMs。該記憶體管理電路MU轉換外部輸入之位址，並選擇控制暫存器、在DRAMs中之FLASH資料拷貝區、在 DRAMs中之工作區、或是FLASH。該存取仲裁器FAR協調FLASH以及DRAMs之間的存取。計數器電路CT由位址信號（A0至A15)或指令信號 COM ( CKE，/CS，/RAS，/CAS，/WE )而設定之叢訊長度，而 -15- (12) 1287795 一個接一個的增加位址信號（AO至A 1 5)。該指令產生器 CGEN發出命令以讀取或寫入資料等至DRAMs。 I/O資料控制電路10 CON控制資料讀取於以及寫入至 DRAMs之時序。緩衝器電路BUF自時脈CLK而產生一時脈，以內部控制DRAM控制電路SDC0N以及10資料控制電路I0C0N，並產生DRAMs之時脈DCLK。存取請求電路REQ保持一起始位址ADauto以讀取表示起始程式之範圍的起時程式區規格資料，儲存於 FLASH以在當電源開啓時自動自FLASH而傳送至DRAMs 。當電源開啓時，該起始程式區規格資料自起始位址 AD auto而讀取FLASH，且爲了自FLASH而至DRAMs傳送在由起始程式區規格資料所標示範圍的資料時，該存取請求電路REQ發出一傳送請求至快閃控制電路FC〇n以及DRAM控制電路SD CON。進一步，存取請求電路REQ 發出一傳送請求以根據載入指令或儲存指令而在DRAMs 以及FLASH之間傳送資料。 FLASH被分割爲起始程式區、主要資料區以及置換區（此處非限制）在起始程式區之部分，係儲存標示起始程式之範圍的起始程式區規格資料。該起始程式區規格資料可經由位址（A0 至 A15)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )而自記憶體模組之外側而重新寫入。 DRAMs具有史德儲存在記憶體晶格中之資料在無週期執行更新之下的一段時間後會消失的特性。爲此，當起 -16- 1287795 (13) 始資料在電源開啓後自FLASH而正被傳送至DRAMs時，該更新控制電路REF執行自動更新於DRAMs上。當起始資料被傳送完畢時，該更新控制電路REF進一步執行 DRAMs上之自動更新，以保持資料於DRAMs上。在自行更新狀態中，資料可以較低功率而較一般自動而保持的更久。該由更新控制電路所建立之自行更新狀態，在當自行更新取消指令經由位址信號（A0至A15)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )而輸入時，而被取消，且同時，更新控制自更新控制電路REF之控制而切換至位址信號（A0 至 A15)以及指令信號（CKE，/CS，/RAS，/CAS，/WE) 之控制。在控制暫存器REG，係寫入並保持有指令碼（像是載入指令）、儲存指令、週期時間改變指令、電源中斷指令、以及電源啓動指令、傳送開始位址、傳送資料大小等。該傳送資料緩衝器TDBUF在資料於DRAMs以及 FLASH之間傳送時而暫時儲存資料。該快閃控制電路RC ON係由快閃控制電路產生電路 FGEN、時脈產生電路CKGEN、錯誤校正電路ECC以及位址置換電路REP。當電源啓動後RESET信號被移除時，該時脈產生電路CKGEN產生一快閃控制信號產生電路FGEN之時脈。錯誤校正電路ECC檢查讀取自FLASH之資料是否錯誤並檢查錯誤（如果有的話）。該位址置換電路REP檢查寫入至FLASH者是否正確執行，假如不是的話，執行 -17- 1287795 (14) 一新的位址以取代之前flash所提供者。該快閃控制信號產生電路FGEN控制在FLASH之讀取以及寫入。電源控制電路PCON將電路送入至DRAMs並控制該電源。接著，將解釋本發明記憶體模組之操作。當電源經由L-vcc,L-vss5s-vcc以及S-VSS而起動時，CHIP2藉由重設信號RESET而起始化。當重設被取消時，送至DRAMs之電源被起始，且初始化電路INT則初始DRAMs。以下解釋自FLASH至DRAMs之初始化程式之自動傳送。存取請求電路REQ保持初始位址ADaiito，以讀取儲存在FLASH中之初始化程式區規格資料，以及標示電源啓動時自動自FLASH而傳送至DRAMs之初始化程式之範圍。在電源啓動之後，存取請求電路REQ對於快閃控制信號產生電路 FGEN發出一請求以讀取上述初始位址 ADaiito之資料。該快閃控制信號產生電路FGEN，根據來自於存取請求電路REQ之指令而讀取儲存在FLASH中之初始化程式資料規格資料。之後，在CHIP2上之控制電路在由初始程式資料規格資料所標示之範圍內，自 FLASH至DRAMs而傳送程式。首先，快閃控制信號產生電路F G E N執行自F L A S Η 讀取之操作。假如在讀取FLASH資料時無錯誤，快閃控 -18- (15) 1287795 制信號產生電路FGEN則直接將資料傳送至傳送資料緩衝區TDBUF。假如有錯誤時，該資料藉由錯誤校正電路而校正，且經校正之資料之後則傳送至傳送資料緩衝區 TDBUF。接著，存取請求電路REQ對於存取仲裁器FAR發出一請求以傳送DRAMs之資料，且，當准許傳送請求時，來自於位址與指令產生器ACGEN之寫入指令與位址信號以及來自於10資料控制電路10 CON之初始程式被寫入至 DRAMs 〇當控制暫存器REG經由位址信號（A0至A1 5)以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而選擇，且載入指令被寫入至控制暫存器REG時，則開始自FLASH而將資料傳送至DRAMs。首先，快閃控制信號產生電路FGEN執行自FLASH之讀取操作。假如自FLASH之讀取無錯誤發生時，該資料被直接傳送至傳送資料緩衝區TDBUF.假如有錯誤時，該資料藉由錯誤校正電路ECC而校正，且經校正資料之後被傳送至傳送資料緩衝區TDBUF。接著，存取請求電路REQ對於存取仲裁器RAF發出一請求以傳送DRAMs之資料，且，當傳送請求獲准時，來自於位址與指令產生器ACGEN之寫入指令與位址信號，以及來自於10資料控制電路10 CON之資料被輸入至 DRAMs，且所要之資料被寫入至DRAMs。圖2中，錯誤校正電路ECC以及位址取代電路REp 係形成在CHIP2上之控制電路（CTL_L0GIC )。或者， -19- 1287795 (16) 此些電路可被形成在 CHIP1 ( FLASH )，使得錯誤在 FLASH側而校正，該資料經由在CHIP2上之控制電路（ CTL — LOGIC )而傳送至 DRAMs，且自 DRAMs而至 FLASH傳送之資料經由置換處理而寫入至FLASH側。當控制暫存器REG經由位址信號（A0至A1 5)以及指令信號COM ( CKE，/CS，/RAS，/CAS，/WE )而選擇，且儲存指令被寫入至控制暫存器時，而開始自 DRAMs而至 FLASH之資料傳送。首先，存取請求電路REQ對於存取仲裁器FAR發出一請求以傳送DRAMS之資料，且，當傳送請求獲准時，讀取指令以及位址信號自位址指令產生器 ACGEN而傳送至DRAMs，經如此而讀取資料。讀取自 DRAMs之資料係經由10資料控制電路 I0C0N而傳送至傳送資料緩衝區TDBUF 〇該快閃控制信號產生電路FGEN讀取傳送至傳送資料緩衝區TDBUF之資料並將該資料寫入至FLASH。位置置換電路REP檢查是否寫入被成功完成，假如是的話則結束該處理。假如寫入失敗，該位址置換電路 REP執行一些的位址以取代之前FLASH所提供之位址。假如該位置置換電路REP執行置換處理，則該位置置換電路REP保持以及管理在瑕疵位置上之位址資訊，而該位址係取代該瑕疵位址。爲了存取在DRAMs上之FLASH資料拷貝區或是資料區’作爲選擇該區之位址以及讀取指令或是寫入指令個別經由位址信號（A0至 A15)以及指令信號 COM ( -20- 1287795 (17) CKE，/CS，/RAS，/CAS，/WE )而被輸入。該在 CHIP2 上之控制電路該指令以及位址解碼，並發出一位址以及讀取指令或是寫入指令至DRAMs (經由位址信號（D-AO至D-A14 )以及指令信號 D-COM(D-CKE，D-/CS，D-/RAS，D-/CAS，/D-WE))而讀取或是寫入資料。一般而言，SDRAM係由以下構成：四個記憶體排（排〇至排3 )以及最小時間間隔Tint-min，其係爲在完成至其他排存取之後而可存取一排時之時間間隔。假設，在DRAMs中之FLASH資料拷貝區係配置於排 3以及排2,且工作區係配置爲排1以及排0 (經由記憶體管理電路）。假如，當對於DRAMs之排3之存取正根據載入指令或儲存指令而在記憶體模組執行時，對於 DRAMs之排0之存取經由位址信號（A0至A15)以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而自記憶體模組外側而執行，藉由使用上述最小時間間隔 Tint-min而使在 CHIP2上之控制電路根據載入指令或是儲存指令而暫停，且之後經由位址信號（D-AO至D-A14 )以及指令信號£)-COM(D-CKE,D-/CS，D-/RAS，D-/CAS，/D-WE)而發出該位址以及一讀取/寫入指令至DRAMs，以讀取或寫入資料以經由位址信號（A 0 至 A1 5)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )而執行存取。在完成此存取之後，在CHIP2上之控制電路根據該載入指令或儲存指令而恢復該存取。如上述，當根據該載入指令或儲存指令而在flash -21 - (18) 1287795 與DRAMs之間之資料傳輸係在記憶體模組之內進行時， DRAMs可自記憶體模組之外側而存取，而無須注意此資料傳輸。此使得其可應付可攜式裝置之效能增進之需求。換句話說，因爲根據載入指令或是儲存指令而在 FLASH以及DRAMs之間的資料傳送可以背景方式執行，其可在時間到之前而對於傳送至DRAMs或FLASH所需要之資料，而不需注意來自於記憶體模組外側之存取。此使得其可應付可攜式裝置之效能增進之需求。爲了中斷至DRAMs之電源，電源供應中斷指令經由位址信號（A0 至 A15)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )而寫入至控制暫存器REG。之後，電源控制電路PCON停止對於DRAMs之電源供應。爲了在供應至DRAMs之電源一旦停止之後重新開始對於DRAMs之操作，電源啓動指令經由位址信號（A0至 A15)以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而寫入至控制暫存器REG。之後，電源控制電路PCON開始對於DRAMs供應電源，該初始電路INT初始DRAMs，該存取請求電路REQ 發出資料傳送請求，而因此而執行自FLASH而至DRAMs 之初始資料傳送。圖3展示記憶體管理電路MU之記憶體映射之例子。關於此實施例，將以具有124 + 4-MB儲存區之非揮發記憶體、256-MB儲存區之 DRAMs、以及 8-KB控制暫存器 REG之記憶體模組作爲典型之記憶體映射（而不再加以詳 -22- (19) 1287795 述）。圖3展示一記億體映射’其中經由位置信號（A0至 A 1 5 )而輸入之位址，藉由記憶體管理電路MU而被轉換爲控制暫存器REG ( 8kb )、在DRAMs中之工作區WK區 (128Mbit )、在DRAMs中之FLASH資料拷貝區CP區 (1 28Mbit )之位址。 DRAMs 之排 0 ( BANKO )、排 1 ( BANK1 )、排 2 ( BANK2 )、排3 ( BANK3 )之控制暫存器REG，係以自記憶體映射之位址空間之較低部份開始之順序而映射（此處非限制）。 DRAMs之排3 ( BANK3 )以及排2 ( BANK2 )被映射至FLASH資料拷貝區CP區，而排1 ( BANK1 )以及排〇 (BANKO )被映射至工作區WK區。此資料拷貝區CP區係爲資料自FLASH而傳送並保留之區。該工作區WK區係爲使用作爲工作記憶體之區。關於在DRAMs中之排3 ( BANK3 )中之初始程式區 D-IPR，在FLASH中之初始程式區f-IPR之程式係在電源開啓之後之初始時而被傳送。該FLASH被分割爲以下：初始程式區F-IPR，主資料區F-MD，以及置換區F-REP。在FLASH中之初始程式區 F-IPR，係儲存電源啓動時被傳送至draMs之初始程式。在主資料區F-MD中，係儲存程式以及資料。在重複寫入下FLASH之可靠度降低，且寫入之資料以及對應讀出之資料會不同或是資料可能偶爾在寫入時會失敗。置換 -23- 1287795 (20) 區F-REP係作爲將位在失誤初始程式區F-IPR或是主要資料區F-MD中之資料，取代爲一新的區。對於置換區之大小並無限制，但可選擇FLASH保證可靠之大小。 FLASH之頁大小係爲5 2 8位元組（此處非限制）。關於大小，5 1 2位元組係爲資料區，而剩餘之1 6位元組係爲多餘區。在FLASH中之主資料區F-MD以及置換區F-REP之資料，根據載入指令，而經由位址信號（A0至A1 5)以及指令信號（CKE，/CS，/RAS，/CAS，/WE )而被傳送至 FLASH 資料拷貝區CP區，而非至排3 ( BANK3 )之初始程式區 D-IPR。以下描述當電源啓動時，自FLASH而至DRAMs之資料傳送。在FLASH之資料區pADauto之資料，係儲存當電源啓動時，標示被自動自FLASH而傳送至DRAMs之初始程式之範圍之初始程式區規格資料Larea。在電源啓動之後，在FLASH之資料pADauto首先被讀取。當資料自FLASH中讀取時，配置在FLASH中之資料區pADauto以及配置在多餘區rADauot之ECC同位資料將被讀取，假如有錯誤的話，則經由該錯誤校正電路 ECC而校正。只有在資料區pADauto之經校正資料被讀取。接著，在由儲存在資料區pADauto中之初始程式區規格資料Larea所標示之範圍（初始程式區F-IPR)被傳送 -24- 1287795 (21) 至DRAMs中之初始程式區D-IPR。以下描述根據載入指令而自FLASH而至DRAMs傳送資料。爲了將 FLASH中之資料 P245 75之資料傳送至 DRAMs，需經由位址信號（A0至 A15)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )而將載入指令、傳送開始位址、以及傳送資料大小（一頁）寫入至控制暫存器REG。之後，在CHIP2上之控制電路(CTL_LOGIC )在FLASH上之位址2 4 5 7 5讀取資料，或是開始傳送，且傳送等於一頁 (5 12位元組）之資料P245 75至DRAMs之排3 ( BANK3 )(根據由記憶體管理電路MU所建立之記憶體映射）。當資料自 FLASH而讀取時，位於 FLASH中之資料區 P24 5 7 5以及位於多餘區r245 75中之ECC同位資料被讀取，且如有任何錯誤，該錯誤經由錯誤校正電路ECC而校正。只有被校正之資料P24575被傳送至DRAMs。以下描述根據儲存指令而自DRAMs而至FLASH之資料傳送。爲了自 DRAMs之排 2 ( BANK2 )而傳送資料至 FLASH，需要將儲存指令、傳送開始位址、以及傳送資料大小（一頁）寫入至控制暫存器REG。之後，在CHIP2 上之控制電路（CTL_LOGIC )讀取在 DRAMs之排 2 ( BANK2 )之資料，並將等於一頁（512位元組）之資料傳送至位址10240之FLASH中之資料區pl0240,或是傳送之目的地（根據由記憶體管理電路MU所建立之記憶體映射 -25- (22) 1287795 當資料被寫入至FLASH時，錯誤校正電路ECC產生 ECC同位資料。藉由快閃控制信號產生電路FGEN，讀取自DRAMs之資料被寫入至FLASH之pi 0240,且所產生之 ECC同位資料被寫入至多餘區^ 1 0240.該位址置換電路 REP檢查寫入是否完成，如果是的話，則終止該處理。如果寫入失敗，而選擇在FLASH之置換區F-REP之位址。之後，例如，讀取自DRAMs之資料被寫入至FLASH之置換區F-REP之置換資料區p〇,且所產生之ECC同位資料被寫入至置換多餘區r 0。接著，解釋自DRAMs之讀取資料之操作。當DRAMs之排3 ( BANK3 )之位址以及讀取指令經由位址信號（A0 至 A15)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )而輸入時，在 D R A M s 之排 3 ( BANKS )之位址可經選擇而讀取資料。即，在FLASH之資料可與在DRAM中相同之速率而被讀取。資料可與其他排（排2、排1、以及排〇 )相同的被讀取。接著解釋寫入資料至DRAMs之操作。當在DRAMs之排2 (BANK2)之位址以及寫入指令經由位址信號（A0 至 A15)以及指令信號（ CKE，/CS，/RAS"CAS，/WE )而輸入時，在 D R A M s 之排 2 ( B ANK2 )之位址可經選擇而寫入資料。即，在FLASH之資料可以與DRAM相同速度的寫入。資料可被相同的寫入至其他排（BANK2、BANK1、以及ΒΑΝΚ0 )。 -26- 1287795 (23) 圖4表示當電源啓動實在CHIP2 始操作之順序。電源在時間段Tl(PON)啓動，而右執行重設。DRAMs在接續於重設取消: 時被初始，且初始程式在時間段T4 ( 至DRAMs傳送。當初始程式傳送時，執行自動更新。在完成初始程式傳送之 REF在時間段T4(SREN)時將DRAMs _ 保持傳送至DRAMs之資料。該自行更間段T6(SREF)時仍被維持。假如自行更新取消指令，在時間I」取消自行更新狀態而經由位址信號（A0 號（CKE，/CS，/RAS，/CAS，/WE )而被輸時間段T8 (IDLE)以及接續之時間段中，而可接受存取。圖5係爲展示在圖4所示時間段目的SDRAM上之初始化之例子的流程在執行重設（RST )之後’初始以 DRAMs執行。在DRAMs之初始化’ f 有排預充電（步驟1 : ABP )，之後執 2 ： AREF )，而最後，執行模式暫 3:MRSET)。在模式暫存器設定（步驟訊長度（BL)被設定爲而CAS出入爲2。上之控制電路之初 Ξ時間段T2(RST)時匕時間段T3(DINIT) ALD )而自 FLASH 更新控制電路REF :後，更新控制電路 ^成自行更新狀態以 [新狀態在接續之時泛 T7(SREX)時爲了至A1 5)以及指令信入，貝IJ DRAMs在被保持在閒置狀態 T3(DINT)時之一般圖。二（DINIT )係對於 ί於DRAMs執行所行自動更新（步驟存器設定（步驟 3 ： MRSET )，叢時間（CL)係設定 -27- 1287795 (24) 當 DRAMs初始化完成時，而開始自 FLASH至 DRAMs之初始程式之傳送（ALD )。圖6係爲展示對於SDRAM在時間段T3(DINT)所發生之初始化之例子的流程圖，其中可有於自行更新時之資料保持區之改變以及最大保證溫度、輸出緩衝器之驅動效能之改變等，其係爲將延遲模式暫存器EMREG加入至習知使用之一般目的SDRAM之結果。在執行重設（RST )之後，而對於DRAMs執行初始化（DINIT )。在對於 DRAMs之此初始化中，係對於 DRAMs執行所有排預充電（步驟1 : ABP )，之後，執行自動更新（步驟2 : AREF )。之後，模式暫存器設定被執行（步驟：MRSET)，而最後，執行延伸模式暫存器設定（步驟4 : EMRSET )。在模式暫存器設定（步驟3 : MRSET)，叢訊長度（BL)設定爲1，而CAS出入時間（ CL )被設定爲 2.在延伸模式暫存器設定（步驟4 : EMRSET )，當自行更新實在DRAMs中之資料保持區係對於所有排（Ret =所有排）而設定；最大保證溫度被設定爲85°C ( Temp = 8 5°C );輸出緩衝器之驅動效能被設定爲正常（Drv = Normal)。當完成DRAMs之初始化，而開始自FLASH至DRAMs之初始程式之傳送（ALD )。圖7係爲展示在圖4所示電源啓動之後之時間段 T4(ALD)時，自FLASH至DRAMs之初始程式傳送之例子的流程圖。在電源啓動之後，在CHIP2上之控制電路自 FLASH讀取初始程式區規格資料Larea (步驟1 )。資料 -28- (25) 1287795 讀取是否有錯誤之檢查係在步驟2，如果有 3更正。如果無，該資料被直接傳送至存〇該存取請求電路REQ從由初始程式不範圍之初始程式區F -1P R而讀取資料t 料（步驟4 )。在步驟5檢查資料讀取是錯誤，在步驟6校正。如果無，該資料直料緩衝器TDBUF(步驟7)。當寫入至傳送資料緩衝器TDBUF DRAMs，DRAMs被檢查是否有任何產生驟8 )。如果有更新請求，在步驟9執行資料在步驟10被寫入至DRAMs。如果無料立即被寫入至DRAMs (步驟10)。在是否皆被寫入至DRAMs係在步驟1 1中檢話，重複步驟7至步驟1 0 ·假如資料皆被在FLASH中之初始程式區F-IPR之資料 DRAMs (步驟12)。假如在FLASH之初之所有資料沒有被寫入時，重複步驟4 ΐ FLASH中之初始程式區F-IPR之資料已示完成初始程式之傳送的値被寫入至控制驟 1 3 )。爲了保持資料於DRAMs，更新控制fl 程式傳送時執行自動更新。在完成初始程新控制電路REF對於DRAMs發出一自行的話，則在步驟取請求電路R E Q 區規格資料所表 (及ECC同位資否錯誤，如果有接寫入至傳送資之資料被寫入至之更新請求（步更新。之後，該更新請求，該資 TDBUF之資料查，假如不是的寫入時，其檢查是否有被寫入至始程式區F_IPR g步驟1.假如在經被寫入時，表暫存器REG (步 I路REF在初始式傳送之後，更更新指令，而使 -29- 1287795 (26) DRAMs進入自行更新狀態（步驟14 )。圖8係展示由CHIP2上之控制電路之更新控制電路 REF所執行，經由位址信號（A0至A15)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )，而執行更新的切換操作的例子的流程圖。首先，當初始程式被傳送時，在CHIP2上之控制電路之更新控制電路REF對於DRAMs ( CHIP3以及CHIP4 )執行自動更新，且在完成初始程式傳送之後，更新控制電路REF對於DRAMs(CHIP3以及CHIP4)發出一自行更新指令，而使DRAMs進入一自行更新狀態（步驟2 ) 。當取消自行更新狀態之指令，經由位址信號（A0至A 1 5) 以及指令信號（CKE，/CS，/RAS，/CAS，/WE )而輸入時， DRAMs ( CHIP1以及CHIP2 )從自行更新狀態移除（步驟 4)。之後，經由位址信號（A0至 A1 5)以及指令信號（ CKE，/CS，/RAS，/CAS，/WE )而執行更新控制。藉由在完成初始程式傳送之後使DRAMs進入自行更新狀態，如上述，資料可以低功率而保持在DRAMs，直到取消自行更新狀態之指令經由位址信號（A0至A 1 5)以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而輸入，而使更新狀態可被快速而正確的切換。圖9係爲根據載入指令而執行自FLASH至DRAMs之資料傳送之流程圖。當載入指令以及位址經由位址信號（A0至A1 5)以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而輸入至 CHIP2 時（ -30- 1287795 (27) 步驟1)，資料以及對應於輸入位址之ECC同位資料自 FLASH中讀取（步驟2 )。是否有錯誤發生係在步驟3中檢查。假如有任何錯誤，在步驟4校正錯誤，而所經校正之錯誤被寫入至傳送資料緩衝器TDBUF(步驟5)。假如無錯誤時，該資料被直接寫入至傳送資料緩衝器TDBUF(步驟5)。當寫入至傳送資料緩衝器TDBUF之資料被寫入至 DRAMs時，DRAMs被檢查是否有任何像是讀取指令、寫入指令以及更新指令之任何指令經由位址信號（A0至A 1 5) 以及指令信號（CKE，/CS，/RAS，/CAS，/WE )而輸入。假如有此些指令，該指令被執行（步驟7 )，且之後開始寫入資料至DRAMs中（步驟8 )。假如無指令，則開始將資料寫入至DRAMs (步驟8 )。接著，在步驟9中檢查資料是否已經寫入至傳送資料緩衝器TDBUF中。假如尙未，即，假如寫入正在進行，則DRAMs中檢查是否有任何像是讀取指令、寫入指令或是更新指令之指令，經由位址信號（A0至A1 5)以及指令信號（CKE，/CS，/RAS，/CAS,/WE )而輸入。如果有此指令產生，則暫停執行自傳送資料緩衝器TDBUF至DRAMs之寫入操作（步驟11)，而執行該指令（步驟12)。該指令是否已經完成係在步驟13中檢查，假如未完成，重複步驟1 1至1 2 .假如指令完成了，則恢復自傳換句話說至 DRAMs之寫入操作（步驟8 )。當資料已經自傳送資料緩衝器TDBUF而寫入至DRAMs，則表示資料完成之値被寫 -31 - (28) 1287795 入至控制暫存器REG(步驟l4)。圖10係表示根據儲存指令而執行自DRAMs至 FLASH之資料傳送之流程圖。當儲存指令以及位址經由位址信號（A0至A 1 5 )以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而輸入至 CHIP2 上之控制電路時，其檢查是否有任何像是讀取指令、寫A指令、以及更新指令之任何指令正被執行（步驟2 )。假如無任何指令正被執行，開始根據儲存指令而自SDRAM而讀取資料（步驟5 )。假如有任何指令正被執行，則停止儲存指令之執行（步驟3 )，而檢查該正被執行之指令是否已經完成（步驟 4 )。假如現正執行之指令已經完成，該儲存指令之執行被停止（步驟3 )。假如正被執行之指令已經完成’而開始根據儲存指令而自SDRAM而讀取資料（步驟5 )。當資料正根據儲存指令而自DRAMs被讀取時，其檢查是否有任何像是讀取指令、寫入指令、以及更新指令之指令經由位址信號（A 0 至 A 1 5)以及指令信號（ CKE，/CS，/RAS，/CAS,/WE )而被輸入（步驟 6)。如果有的話，自 DRAMs讀取之操作被停止（步驟7 )，而執行該指令（步驟8 )。該指令是否完成在步驟9執行’假如是的話，自DRAMs讀取之資料被寫入至傳送資料緩衝器 TDBUF (步驟10)。假如該指令未被完成，則重複步驟7 至步驟8·假如指令尙未完成，則讀取自DRAMs之資料被寫入至傳送資料緩衝器TDBUF (步驟10)。 -32- (29) 1287795 當來自於傳送資料緩衝器TDBUF之資料被寫入至 FLASH (步驟1 1 )時，已經自DRAMs讀取並傳送至傳送資料緩衝器TDBUF之資料以及由錯誤校正電路ECC所產生之資料被寫入至FLASH。寫入至FLASH是否成功係在步驟12中檢查。假如寫入失敗’另一位址作爲替代以爲選擇且寫入至FLASH係再次在該位址而執行（步驟11)。假如寫入被成功完成 ’則其檢查該資料是否根據該儲存指令而傳送（步驟11 )。假如資料未被成功傳送，寫入至FLASH之動作繼續 (步驟11)，而，假如該資料完成傳送，則標示該資料傳送完成之値被寫入至控制暫存器（步驟1 5 )。一般而言，SDRAM包含四個記憶體排（排〇至排3 )，以及最小時間間隔Tint-min，其係爲在完成至另一排存取之後可存取一排之時間間隔。該最小時間間隔Tint-cycle [週期](即，由CHIP2上之控制電路經由位址信號（A0至 A1 5)或指令信號（ CKE，/CS，/RAS，/CAS，/WE )所輸入之指令或是位址實際發送至DRAMs ( CHIP3以及CHIP4 )可根據上述最小時間間隔Tint_min以及時脈週期T而決定。爲了完成高速運算，最佳最小時間間隔Tint-cycle必須對應於最小時間價格Tint-min以及時脈週期T而設定。例如，當最小時間間隔Tint-min係爲20ns而時脈週期 T係爲10ns，該最佳最小時間間隔Tint-cycle係爲2時脈週期。進一步，當最小時間間隔Tint-min爲30ns而時脈 -33- 1287795 (30) 週期T爲10ns，則最佳最小時間間隔Tint-cycle係爲3 時脈週期。例如，假如對於DRAMs之排1之存取係經由位址信號（A0 至 A15)以及指令信號（CKE,/CS，/RAS，/CAS，/WE) 而自記憶體模組之外側而執行，雖然對於DRAMs之排3 之存取正根據載入指令或是儲存指令而在記憶體模組中執行，該在CHIP2上之控制電路，藉由使用上述最小時間間隔T i n t - c y c 1 e，而暫停根據載入指令或是儲存指令而存取DRAMs，且之後，經由位址信號（A0至A1 5)以及指令信號（CKE，/CS，/RAS，/CAS，/WE)而發出一位址與一讀取/ 寫入指令至DRAMs，以讀取或寫入資料，以經由位址信號（A0 至 A15)以及指令信號（CKE，/CS，/RAS，/CAS，/WE) 而執行存取。在完成此存取之後，在CHIP2上之控制電路可根據該載入指令或是儲存指令而恢復存取。即，儘管當根據載入指令或是儲存指令而在FLASH 以及DRAMs之間的資料傳送係在記憶體模組中執行， DRAMs可自記憶體模組之外側而存取，而無須注意使用最小時間間隔Tint-cycle之資料傳送。此使其可得到可攜式裝置之效能增進之需要。換句話說，由於根據載入指令或是儲存指令之 FLASH與DRAMs之間之資料傳送可以背景方式執行，其可在適當時間之前完成DRAMs或FLASH之資料傳送。此使其可得到可攜式裝置之效能增進之需要。圖1 1展示將最小時間間隔Tint設定爲2時脈週期之 -34- 1287795 (31) 讀取以及寫入操作之例子。 DRAMs係在閒置狀態（步驟1 )。當排作動指令或是列位址經由位址信號（A0至A1 5)以及指令信號COM而藉由SDRAM介面而被中斷（步驟2 )，在2個時脈週期之後，在CHIP2上之控制電路藉由指令信號D-COM以及位址信號（D-A0至 D-A14 )而對於DRAMs ( CHIP3以及 CHIP4 )發出排作動指令以及歹ij位址。當讀取指令（讀取）或是寫入指令（寫入）以及行位址在之後被輸入時（步驟4 )，在2時脈週期之後，在 CHIP2上之控制電路藉由指令信號D-COM以及位址信號 (D-A0 至 D-A14)而對於 DRAMs(CHIP3 以及 CHIP4) 發出讀取或寫入指令以及列位址（步驟5 )。當預充電指令以及排位址被最終輸入（步驟6 )，在 2時脈週期之後，該在CHIP2上之控制電路藉由指令信號 D-COM以及位址信號（D-A0至D-A14 )而對於DRAMs ( CHIP；3以及CHIP4 )發出預充電指令以及排f立ί止。圖12Α展示作爲改變最小時間間隔Tint-cycle之程序之例子，其中經由位址信號（A0至A15)或指令信號COM (CKE，/CS，/RAS，/CAS，/WE)所輸入之一指令或一位址係被實際送入至DRAMs (CHIP3以及CHIP4)。以下描述圖12A。該DRAMs係爲在閒置狀態（步驟 1 )。當週期時間改變指令以及位址經由位址信號（A〇至 A15)以及指令信號COM而輸入（步驟2 )，該控制暫存器REGGN根據該位址而選擇，且週期時間改變指令被寫 -35- (32) 1287795 入至控制暫存器。之後，根據週期時間改變指令，經由位址信號（A0至A15)以及指令信號COM而輸入之指令以及位址被實際發送至DRAMs (CHIP以及CHIP4)之時序被改變。圖12B展示具有最小時間間隔Tint-cycle而讀取以及寫入資料之例圖，其中經由位址信號（A0至A1 5)以及指令信號COM而輸入之指令以及位址被實際發送至DRAMs ( CHIP3以及CHIP4 )，至3時脈週期。在圖12 B中，文字 ”EXTERNAL”表示該輸入係自模組之外側而執行，即，經由在CHIP2上之控制電路之輸入/輸出端。其亦適用於以下時序圖。首先，排作動指令A經由指令信號COM而輸入，而位址R4經由位址信號A0至A1 5而輸入。接著，寫入指 .令W經由指令信號COM而輸入；位址C0經由位址信號 A0至A15而輸入；而週期時間改變指令Cy以及設定週期時間cyO經由輸入/輸出信號10 0至1015而輸入。該控制暫存器REG經由位址信號A0至A15而被選擇，且週期時間改變指令CY以及設定週期時間cy〇被寫入至暫存器 REG 〇之後，根據週期時間改變指令Cy，CHIP2改變經由指令信號COM或位址而輸入之指令或位址被實際發送至 DRAMs ( CHIP3 以及 CHIP4)之時序。之後，指令以及位址以該設定時序而發送至DRAMs 。當相關於排作動指令、列位址、讀取指令、行位址、預 -36- (33) 1287795 充電指令以及排位址之最小時間間隔Tint，藉由週期時間改變指令C y而改變爲3時脈週期時，該排作動指令A以及位址R3、讀取指令R以及位址C0、以及預充電指令P 與位址R3 (經由指令信號COM以及位址信號A0至A15 而輸入）係在3個時脈週期之後，而經由指令信號D-COM以及位址信號D-A0至D-A15而發送至DRAMs，以自DRAMs之排3 ( BANK3 )而讀取資料。圖13展示當對於DRAMs之排1經由位址信號（A0至 A1 5)以及指令信號COM而執行資料存取之操作，而對於 DRAMs之排2之資料傳送係根據載入指令而進行。此時，最小時間間隔Tint-cycle被設定爲2個時間週期。首先，排作動指令A藉由指令信號以及位址4而經由位址信號A至A15而輸入。接著，寫入指令W藉由指令信號COM而被輸入；且載入指令Ld、傳送開始位址Sa 、以及傳送資料大小Da藉由輸入輸出信號IOO至103 1 而被輸入。該控制暫存器REG經由位址信號A至A1 5以及載入指令而被選擇，該傳送開始位址Sa以及傳送資料大小被寫入至暫存器REG。之後，根據載入指令，資料自 FLASH讀出並被寫入至DRAMs之排.當根據載入指令而寫入資料至DRAMs時，排作動指令BA以及位址R2自位址產生器AGEN而個別被送入至DRAMs以及指令產生器CGEN。當排作動指令藉由指令信號COM而被輸入被輸入且位址R1藉由藉由位址信號（A0至A1 5)而被輸入以在此時讀取DRAMs之 -37- (34) 1287795 排1之資料時，該指令產生器CGEN以及位址產生器 AGEN以2個時脈週期而對於DRAMs發出排作動指令A 。在2時脈週期之時期，該指令產生器CGEN以及位址產生器AGEN暫時停止根據載入指令而寫入至DRAMs資料之指令發出。接著，當讀取指令R經由指令信號COM且位址C0 經由位址信號（A0至 A15)而被輸入時，該指令產生器 CGEN以2個時脈週期之延遲而對DRAMs發出讀取指令 R以及位址C 0。當叢訊長度爲4時，位址C0由計數器CT而增加+1，且位址C1，C2與C3以及讀取指令R個別自位址產生器 AGEN以及指令產生器CGEN而發送至DRAMs。因此，對應於位址C0，C1，C2以及C3之資料經由輸入/輸出信號 D1-DQ0至DQ15，D2-DQ0至DQ15而讀取。該資料最終經由IOO至1031而讀取。接著，當預充電指令P經由指令信號COM而輸入，且位址B1經由位址信號（A0至A15)而輸入，則DRAMs 之排1進入閒置狀態。當完成自DRAMs之排1之資料讀取時，指令產生器 CGEN以及位址產生器AGEN對於DRAMs發出一寫入指令BW以及位址C0，C1，C2以及C3以根據載入指令而寫入資料至DRAMs，並將輸出自10資料控制電路10 CON之資料（I0，I1，I2，I3)寫入至 DRAMs。當此寫入完成時，該指令產生器CGEN以及位址產生 -38- (35) 1287795 器AGEN對於DRAMs發出一預充電指令P以及位址B2, 而使DRAMs之排2進入閒置狀態。資料傳送信號 TE在資料根據載入指令而傳送至 DRAMs進行之時間段時被保持在高電位，並在當未執行資料傳送時而保持在低電位。如上述，儘管當根據載入指令而寫入至DRAMs正在進行，讀取存取可在任何時候經由位址信號（A0至A 1 5)以及指令信號COM而被接受，而資料可在與DRAMs相同時間而被輸出。當正在進行根據載入指令而對於DRAMs 之排2之資料傳送時，DRAMs之排1之資料寫入存取經由位址信號（A0至A1 5)以及指令信號COM，係具有相同之操作。儘管當正在進行根據載入指令而寫入至DRAMs ，寫入存取經由位址信號（A0至A15)以及指令信號COM 而被接受，且資料可在與DRAMs相同時間下而被寫入至 DRAMs。圖14展示當正在進行根據儲存指令而自DRAMs之排 2 ( B ANK2 )之資料傳送時，經由位址信號（A0至A1 5)以及指令信號COM而執行對於DRAMs排1之資料讀取存取之操作。此情形下，該最小時間間隔Tint-cycle係設定爲2個時脈週期。首先，排作動指令A經由指令信號C Ο Μ而輸入，而位址R4經由位址信號Α0至Α15而輸入。接著，寫入指令W經由指令信號COM而輸入；位址 C 4經由位址信號（A 0至A 1 5 )而輸入；且儲存指令S t、傳 -39- 1287795 (36) 送開始位址Sa、以及傳送資料大小Da被寫入至暫存器 REG。之後，根據儲存指令，資料自DRAMs之排2讀取，並寫入至FLASH。在根據儲存指令而自DRAMs讀取資料時，排作動指令BA以及位址R2首先個別自指令產生器 CGEN以及位址產生器AGEN而發送至DRAMs。當排作動指令A經由指令信號COM而輸入，且位址R1經由（A0 至A1 5)而輸入，以讀取DRAMs之排1之資料時，該指令產生器CGEN以及位址產生器AGEN以2個時脈週期之延遲而對於DRAMs發出排主動指令A以及位址R1.在此2 時脈週期之時間段中，該指令產生器CGEN以及位址產生器AGEN暫時停止根據儲存指令而對於DRAMs讀取資料之指令之發出。接著，當讀取指令R經由指令信號COM而輸入，且位址C 0經由位址信號（A 0至A 1 5 )而輸入時，該指令產生器CGEN以及位址產生器AGEN以2個時脈週期延遲而對於DRAM發出讀取指令R以及位址C0。當叢訊長度爲4時，位址C0由計數器CT而增加+1，且位址C 1，C 2與C 3以及讀取指令R個別自位址產生器 AGEN以及指令產生器CGEN而發送至DRAMs。因此，對應於位址C0，C1，C2以及C3之資料經由輸入/輸出信號 D1-DQ0至DQ15，D2-DQ0至DQ15而讀取。該資料最終經由IOO至1031而輸出。接著，當預充電指令P經由指令信號COM而輸入， -40 - 1287795 (37) 且位址B1經由位址信號（AO至A15)而輸入，則DRAMs 之排1進入閒置狀態。當完成自DRAMs之排1之資料讀取時，指令產生器 CGEN以及位址產生器AGEN對於DRAMs發出一讀取指令BR以及位址C0，C1，C2以及C3以根據讀取指令而自 DRAMs讀取資料。如此，對應於位址C0，C1，C2以及C3 之資料（S0，S1，S2，S3)經由輸入/輸出信號 D1-DQ0至 DQ15，D2-DQ0至DQ15而讀取。當此讀取完成時，該指令產生器CGEN以及位址產生器AGEN對於DRAMs發出一預充電指令P以及位址B2,而使DRAMs之排2進入閒置狀態。資料傳送信號TE在資料根據載入指令而自DRAMs 傳送資料進行之時間段時被保持在高電位，並在當未執行資料傳送時而保持在低電位。如上述，儘管當根據儲存指令而自DRAMs讀取資料正在進行，讀取存取可在任何時候經由位址信號（A0至 A15)以及指令信號COM而被接受’而資料可在與DRAMs 相同時間而被輸出。當正在進行根據儲存指令而對於DRAMs之排2之資料讀取時，DRAMs之排1之資料寫入存取經由位址信號 (A0至A1 5)以及指令信號COM，係具有相同之操作。儘管當正在進行根據儲存指令而自 D RAM s讀取資料’寫入存取經由位址信號（A0至A1 5)以及指令信號COM而被接受，且資料可在與DRAMs相同時間下而被寫入至DRAMs -41 - (38) 1287795 圖15展示當根據載入指令而自DRAMs之排2資料傳送發生之前，而經由位址信號（A0至A1 5)以及指令信號 COM而對於DRAMs之排1讀取資料之操作。此情形下’ 該最小時間間隔Tint-cycle係設定爲2個時脈週期。首先，排作動指令A經由指令信號COM而輸入’而位址R4經由位址信號A0至A 1 5而輸入。接著，寫入指令W經由指令信號COM而輸入；位址 C4經由位址信號（A0至A15)而輸入；且載入指令Ld、傳送開始位址Sa、以及傳送資料大小Da經由輸入/輸出信號10 0至1031而被輸入。該控制暫存器REG藉由位址信號（A0至A15)以及載入指令Ld、傳送開始位址Sa、以及傳送資料大小Da而被寫入至暫存器REG。之後，根據載入指令，資料自FLASH處讀取並寫入至DRAMs之排2。假如在實際執行根據載入指令而寫入 DRAMs之排2之前對於DRAMs之排1之讀取資料之存取係藉由指令信號COM而執行，根據載入指令而寫入至 DRAMs之排2之操作係在自DRAMs之排1讀取資料完成之後而執行。當排作動指令A經由指令信號COM而輸入，且位址R1經由（A0至A15)而輸入，以讀取DRAMs之排1之資料時，該指令產生器CGEN以及位址產生器 AGEN以2個時脈週期之延遲而對於DRAMs發出排主動指令A以及位址R1 .在此2時脈週期之時間段中，該指令產生器CGEN以及位址產生器AGEN暫時停止根據儲存指令而對於DRAMs讀取資料之指令之發出。 -42- 1287795 (39) 接著，當讀取指令R經由指令信號COM而輸入，且位址C0經由位址信號（A0至A1 5)而輸入時，該指令產生器CGEN以及位址產生器AGEN以2個時脈週期延遲而對於DRAMs發出讀取指令R以及位址C0。當叢訊長度爲4時，位址C0由計數器CT而增加+1，且位址C1，C2與C3以及讀取指令R個別自位址產生器 AGEN以及指令產生器CGEN而發送至DRAMs。因此，對應於位址C0，C1，C2以及C3之資料經由輸入/輸出信號 D1-DQ0至DQ15，D2-DQ0至DQ15而讀取。該資料最終經由IOO至1031而輸出。接著，當預充電指令P經由指令信號COM而輸入，且位址B1經由位址信號（A0至A15)而輸入，貝[J DRAMs 之排1進入閒置狀態。當完成自DRAMs之排1之資料讀取時，指令產生器 CGEN以及位址產生器AGEN對於DRAMs發出一排作動指令BA以及位址R2以將資料寫入至DRAMs。接著，寫入指令BW以及輸出自10資料控制電路IOC ON之資料（ 10,11,12,13)被寫入至 DRAMs 之排 2。當此寫入完成時，該指令產生器CGEN以及位址產生器AGEN對於DRAMs發出一預充電指令P以及位址B2, 而使DRAMs之排2進入閒置狀態。圖1 6展示當正在進行根據載入指令而傳送資料至 DRAMs之排2時，經由位址信號（A0至A1 5)以及指令信號COM而執行對於DRAMs之排1之讀取資料之存取之 -43- 1287795 (40) 步驟。此情形下，該最小時間間隔Tint-cycle係設定爲3 個時脈週期。首先，排作動指令A經由指令信號COM而輸入，而位址R4經由位址信號A0至A 1 5而輸入。接著，寫入指令W經由指令信號COM而輸入；位址 C4經由位址信號（A0至A15)而輸入；且載入指令Ld、傳送開始位址Sa、以及傳送資料大小Da經由輸入/輸出信號IOO至1031而被輸入。該控制暫存器REG藉由位址信號（A0至A15)以及載入指令Ld、傳送開始位址Sa、以及傳送資料大小Da而被寫入至暫存器REG。之後，根據載入指令，資料自FLASH處讀取並寫入至 DRAMs之排 2。在根據載入指令而將資料寫入至 DRAMs之排2時，排作動指令BA以及位址R2首先個別自指令產生器 CGEN以及位址產生器 AGEN而對於 DRAMs發出。當排作動指令A經由指令信號COM而輸入，且位址R1經由（A0至A15)而輸入，以讀取DRAMs之排1之資料時，該指令產生器CGEN以及位址產生器 AGEN以3個時脈週期之延遲而對於DRAMs發出排主動指令A以及位址R1 .在此3時脈週期之時間段中，該指令產生器CGEN以及位址產生器AGEN暫時停止根據儲存指令而對於DRAMs讀取資料之指令之發出。接著，當讀取指令R經由指令信號COM而輸入，且位址C0經由位址信號（A0至A1 5)而輸入時，該指令產生器CGEN以及位址產生器AGEN以3個時脈週期延遲而對 -44 - 1287795 (41) 於DRAMs發出讀取指令R以及位址CO。當叢訊長度爲4時，位址C0由計數器CT而增加+1，且位址C1，C2與C3以及讀取指令R個別自位址產生器 AGEN以及指令產生器CGEN而連續發送至DRAMs。因此，對應於位址C0，C1,C2以及C3之資料經由輸入/輸出信號D1_DQ0至DQ15，D2-DQ0至DQ15而讀取。該資料最終經由I 〇〇至103 1而輸出。接著，當預充電指令P經由指令信號COM而輸入，且位址B1經由位址信號（A0至A15)而輸入，貝[]DRAMs 之排1進入閒置狀態。當完成自DRAMs之排1之資料讀取時，指令產生器 CGEN以及位址產生器AGEN對於DRAMs發出一排作動指令BA以及位址R2以根據該載入指令而將資料寫入至 DRAMs。接著，而輸出自10資料控制電路IOC ON之資料 (I0，I1，I2，I3)被寫入至 DRAMs 中。當此寫入完成時，該指令產生器CGEN以及位址產生器AGEN對於DRAMs發出一預充電指令P以及位址B2, 且DRAMs之排2進入閒置狀態。資料傳送信號TE在資料根據載入指令而傳送至DRAMs進行之時間段時被保持在高電位，並在當未執行資料傳送時而保持在低電位。如上述，儘管當根據載入指令而寫入至DRAMs正在進行，讀取存取可在任何時候經由位址信號（A 0至A 1 5 )以及指令信號COM而被接受，而資料可在與DRAMs相同時間而被輸出。當正在進行根據載入指令而對於DRAMs -45- 1287795 (42) 之排2之資料傳送時，DRAMs之排1之資料寫入存取經由位址信號（A0至A1 5)以及指令信號COM ’係具有相同之操作。儘管當正在進行根據載入指令而寫入至DRAMs ，寫入存取經由位址信號（A0至A1 5)以及指令信號COM 而被接受，且資料可在與DRAMs相同時間下而被寫入至 DRAMs 〇圖1 7展示經由位址信號（A 0至A 1 5 )以及指令信號 COM而根據模式暫存器設定指令MRS而改變記憶體模組之叢訊長度之操作。該記憶體模組係在閒置狀態（步驟1 )。當模式暫存器設定模式（MRSET)經由指令信號COM而輸入’且叢訊長度BL之値係經由位址信號（A0至A1 5)而輸入時（步驟2)，該叢訊長度B L之値係設定在計數器電路C T。而自1至256之値可對於叢訊長度BL而設定。圖1 8係展示由模式暫存器設定指令MRS而將記憶體模組之叢訊長度B L設定在8而自記憶體模組外側執行讀取操作之時序圖。當排作動指令A經由指令信號COM而輸入，且位址 R0經由位址信號（A0至A 1 5)而輸入以讀取DRAMs之排0 之資料時，指令產生器CGEN以及位址產生器AGEN以2 個時脈週期而發出排作動指令A以及位址R0至DRAMs。接著，當讀取指令R經由指令信號C0M而輸入，且位址C0經由位址信號（A0至A1 5)而輸入時，該指令產生器CGEN以及位址產生器AGEN以2個時脈週期延遲而對 -46 - 1287795 (43) 於DRAMs發出讀取指令R以及位址CO。因爲叢訊長度爲8，位址C0由計數器CT而增加+1，且位址C1，C2，C3，C4，C5，C6與C7以及讀取指令R個別自位址產生器AGEN以及指令產生器CGEN而連續發送至 DRAMs。因此，對應於位址C0至C7之資料經由輸入/輸出信號D1-DQ0至DQ15，D2-DQ0至DQ15而讀取。該資料最終經由1〇〇至1031而輸出。最後，當預充電指令P經由指令信號COM而輸入，且位址B0經由位址信號（A0至 A1 5)而輸入，則DRAMs之排0進入閒置狀態。因爲記憶體模組可以自1至256之叢訊長度而操作，如上述，可選擇使用在本記憶體模組之系統規格中適合之叢訊長度。圖19A係爲自記憶體模組外側而輸入SDRAM之電源供應中斷指令。首先，排作動指令A係經由指令信號COM而輸入，而位址R4係經由位址信號A0至A1 5而輸入。接著，寫入指令W經由指令信號COM而輸入；位址C5經由位址信號（A0至A1 5)而輸入；電源供應中斷指令Of經由輸入/ 輸出信號1031至IOO而輸入。該控制暫存器REG由位址信號（A0至A15)而選擇，且電源啓動指令On被寫入至暫存器REG。之後，根據電源啓動指令，電源控制電路 PCON啓動電源供應D-VCC以及D-VSSQ至SDRAMs。之後，而執行圖4所示之初始化。因爲電源供應可由所維護之SDRAM介面之相同性而 -47- (44) 1287795 控制，如上述，對於DRAMs之電源供應在當資料非維持在DRAMs時而被中斷，而可減少記憶體模組之功率消耗。進一步，電源可藉由 DRAMs之電源啓動指令而送至 DRAMs，如此可使DRAMs快速再被使用。圖20係爲展示圖1所示CHIP 1 ( FLASH )所使用包含記憶體模組之NAND式快閃記憶體之例的方塊圖。該CHIP係由以下構成：運算邏輯控制器L-CONT、控制電路CTL、輸入/輸出控制電路I/0-C0NT、狀態暫存器STREG、位址暫存器ADREG、控制暫存器COMREG、備妥/忙碌電路R/B、高電壓產生電路VL-GEN、列位址緩衝器 ROW-BUF、列位址解碼器 ROW-DEC、行緩衝器 COL-BUF、行解碼器 COL-DEC、資料暫存器DATA-REG 、感應放大器S-AMP以及記憶體陣列MA。該CHIP1自以與習知使用之NAND式快閃控制信號產生電路FGEN記憶體相同之方式而操作。圖21展示自構成CHIP 1之NAND式快閃記憶體讀取資料之操作。當晶片致能信號F-/CE爲低電位·，指令閂鎖致能信號F-CLE爲高電位；而寫入致能信號F-/WE升起，作爲讀取指令之指令碼Rcode經由輸入/輸出信號F-IOO 至F-I07而輸入。之後，位址閂鎖致能信號F_ALE爲高電位，而第二、第三、第四寫入致能信號F-/WE升起，頁位址經由輸入/輸出信號F-IOO至F-I07而輸入。

對應於所輸入頁位址之5 27位元組自記憶體陣列MA 而輸入至資料暫存器DAT A-REG。當資料自記憶體陣列A -48- 1287795 (45) 而輸入至資料暫存器DATA-REG時，快閃記億體爲忙碌，且備妥/忙碌電路RB使得備妥忙碌信號FRB爲低電位。當資料傳送完成時，在資料暫存器DATA-REGs與讀取致能信號F-/RE之下降端緣同步而被依序以位元讀取，並經由輸入/輸出信號F-IOO至F-I07而輸出。圖22係展示構成使用在記憶體模組之 CHIP 1 ( flash)中所使用之具有AND式快閃記憶體記憶體模組之構成的例子的圖。如圖1之比較所示，在圖 22之 CHIP1 (FLASH)以及 CHIP (CTL —LOGIC)之間的某些信號係與圖1所示者不同係是，在圖22中，指令閂鎖致能信號F-CLE、位址閂鎖致能信號-ALE、讀取致肯g信號 F-/RE、以及寫入保護信號FWP (在圖1中所示）係被刪除，而提供輸出致能信號-0E、串列時脈信號-SC、重設信號-/RES、以及指令資料致能信號F-CDE。圖23係展示使用在記憶體模組中之AND式快閃記憶體之構成例的方塊圖。

AND式快閃記憶體之CHIP 1 ( FLASH)係以各種區塊構成，包括：控制信號緩衝器C-BUF、指令控制器-CTL 、多工器MUX、資料輸入緩衝器DIBUF、輸入資料控制器DC、區段位址緩衝器S ABUF、解碼器X-DEC、記億體陣列MA ( FLASH ) 、Y位址計數器 YCTF、解碼器-DEC 、感應放大器電路SAMP、資料暫存器DATA-REG、以及資料輸出緩衝器DO-BUF。該CHIP1係以與習知使用之 AND式快閃記憶體相同之方式而操作。 -49 - 1287795 (46) 圖24展示自構成CHIP 1之AND式快閃記憶體讀取資料之操作。當晶片致能信號F-/CE變成低電位，且寫入致能信號-/WE升起，作爲讀取指令之指令碼Rcode係經由輸入/ 輸出信號F-10 0至F-IO 7而輸入。第二以及第三寫入致能信號F-/WE升起，區段位址經由輸入/輸出信號F-IOO至 F-I07而輸入。對應於所輸入頁位址之2-K位元組自記憶體陣列MA 而輸入至資料暫存器DAT A-REG。當資料自記憶體陣列A 而輸入至資料暫存器DATA-REG時，FLASH爲忙碌，且 F-RDY/BUSY爲低電位。當資料傳送完成時，在資料暫存器DATA-REGs與讀取致能信號F-SC之下降端緣同步而被依序以位元讀取，並經由輸入/輸出信號F-IOO至F-I07 而輸出。圖25係展示構成此實施例DRAMs之構成之例的方塊圖。該DRAMs係如下構成：X位址緩衝器-ADB、快閃計數器REF_CT、X解碼器-DEC、記憶體陣列ΜΑ、Y位址緩衝器YADB、Y位址計數器-CT、解碼器-DEC、感應放大器電路S-AMP、輸入資料緩衝器電路IN-BUF、輸出資料緩衝器電路 0UT-BUF、控制電路 CTLL0GIC、模式暫存器MREG、以即時序產生電路TG。該DRAMs係習知使用之一般目的SDRAMs.特別試，該 DRAMs包括四個記憶體排（BANK-A0、BANK-1、 BANKB、以及BANK-1 (每個相互獨立操作），且位址輸 -50- (47) 1287795 入端以及資料輸入/輸出端係相互合用並以排對排（bank-bybank) 之分時（ time-shared) 方式而使用。本實施例之記憶體模組可使用此些DRAMs而構成。圖26係展示構成本實施例之DRAMs之例子的方塊圖。該DRAMs係由以下構成：X位址緩衝器-ADB、更新計數器REF-CT、. X解碼器-DEC、記憶體陣列ΜΑ、Y位址緩衝器Y-ADB、Y位址計數器-CT、解碼器-DEC、感應放大器電路S-AMP、輸入資料緩衝器電路IN-BUF、輸出資料緩衝器電路OUT-BUF、控制電路CTLLOGIC、模式暫存器MREG、延伸模式暫存器EMREG、以及時序產生電路TG。該DRAMs係藉由將延伸模式暫存器EMREG加入至習知使用之一般目的SDRAMs而得到，使得可改變在自行更新時之資料保持區以及保證溫度範圍，以及改變輸出緩衝器之驅動效能。因此，較佳賀定係對於服務環境，且在此實施例之記憶體模組可使用此些DRAMs而構成。如上述，在本發明中之記憶體模組，可根據SDRAM 介面方法而拷貝之FLASH中之部分或所有之資料的區域可確保在DRAMs中，而使資料事先自 FLASH而傳送至 DRAMs。結果，在FLASH中之資料可以與DR AMs相同之速度而被讀取。關於寫入至FLASH，該資料可被寫入至DRAMs —次，且可一需求而回寫回FLASH。關於在記憶體模組中讀取FLASH，係執行錯誤偵測以及校正。關於寫入，係對於寫入未正確執行之任何瑕疵 -51 - 1287795 (48) 位址而執行取代處理。結果，處理速度可增進，且可得到高可靠度。因爲係使用大容量之 DRAMs，除了可將拷貝在 FLASH中資料之區域之後，另需要大容量之工作區域，且此使其可應付行動電話效能增進之需求。儘管當根據載入指令或是儲存指令而於FLASH與 DRAMs之間傳送之資料係在記憶體模組中進行，DRAMs 可自記憶體模組外側而存取，而無須注意該資料傳送，而此使其可應付行動電話效能增進之需求。因爲根據載入指令或是儲存指令而在 FLASH與 DRAMs之間的資料傳送可以背景而作動，如上述，其可在適當時間之前，自FLASH至DRAMs以及自DRAMs至 FLASH而傳送所需要之資料。而此使其可應付行動電話效能增進之需求。因爲可將記憶體模組之叢訊長度設定在至25 6之値，使用在本記憶體模組之可攜式裝置之規格的叢訊長度可被彈性選擇。由於在當電源啓動時，所需程式可自動自F L A S Η而傳送至DRAMs，記憶體模組可在當可攜式裝置被啓動時而被存取。而此使其可應付行動電話效能增進之需求。進一步，因爲初始程式區規格資料可被從寫入以改變在電源啓動時之資料傳送大小，可攜式裝置之需求可爲彈性以增進其效能。在完成電源啓動之後，自FLASH而致DRAMs之初始 -52- 1287795 (49) 程式傳送之後，DRAMs進入自行更新狀態。結果，資料可以低功率而保持於D R A M s直到取消自行更新狀態之指令經由位址信號（Α0至Α15)以及指令信號COM輸入。進一步，更新控制可被快速而正確的切換。因爲電源供應可與上述SDRAMs介面相容的控制’ 供應至 DRAMs之電源供應可在當資料不需要維持在 DRAMs中時而被中斷，且因此可減低記憶體模組之功率消耗。進一步，電源可藉由DRAMs之電源啓動指令而送入至DRAMs，且因此DRAMs可再次被快速使用。實施例圖27A以及27B係展示本發明所採用之記憶體模組之第二實施例。圖27A係爲記憶體模組之上視圖，而圖 2 7B係爲沿著上視圖之A-A’之橫切面圖。在此實施例中之記憶體模組，CHIP 1 ( FLASH )、 CHIP2 ( CTL_LOGIC ) 、CHIP ( DRAM1 )以及 CHIP4 ( DRAM2 )係接合在面板PCB (例如，以玻璃環氧樹酯基底所構成之印刷電路板）之上，該面板係經由球柵陣列（ ball-grid array ) ( BGA)而接合在一裝置上。將信號以及電源供應墊片在所謂的晶片中央對齊的一般目的dram 之裸片，係使用在CHIP3以及CHIP4,而不限定於此。將信號以及電源供應墊片在所謂的墊片之一端部對齊建·構之 FLASH的一般目的裸片，係使用在CHIP1中，而不限定於此。 -53- (50) 1287795 在CHIP1之接合墊片以及在面板PCB上之接合墊片係經由接合線（PATH2 )而相互連接，且在CHIP2上之接合墊片以及在PCB上之接合墊片係經由接合線（PATH3 )而相互連接。CHIP3以及CHIP4係經由接合線（PATH1 )而與CHIP2連接。 CHIP1以及CHIP2係皆由接合線（CHIP4 )而相互連接。與該些晶片接合與面板PCB之上表面係爲樹酯成模，以保護該些晶片以及連接線。金屬、陶器、或樹酯之上可額外增加一覆蓋（COVER)。在此實施例中，裸片係直接接合在印刷電路板PCB 之上，以得到具有較小接合區之記憶體模組。進一步，當晶片可相互相鄰設置時，可減少介於晶片之間的接線長度。藉由使用作爲連線晶片之間以及作爲連線於每個晶片以及面板之間的接合線方法，可以較小數目之製程步驟而製造記億體模組。進一步，藉由使用接合線而直接連接該些晶片，可減少在面板上之接合墊片以及接合線之數目，而以較少之製程數而製造記憶體模組。因爲可使用大量製造之一般目的 DRAMs之裸片，可穩定使用廉價之記憶體模組。假如使用樹酯覆蓋，可增進記憶體模組之堅固性。假如使用陶器或金屬之覆蓋，可得到在優異特性之熱輻射以及遮蔽效應以及強度之記憶體模組。圖2 8 A以及2 8 B係展示圖2 7 A以及2 7 B所示記憶體膜組構成之修改。圖2 8 A係爲該修改之上述圖’而圖2 8 -54- 1287795 (51) 係爲沿著在該上述圖之線A-A’之橫切面圖。在此實施例中，CHIP1 ( CTL_LOGIC )係設置在 CHIP3以及 CHIP4上。接合線係使用在CHIP2以及 CHIP3之間以及在CHIP2以及CHIP4之間之接線（ PATH5)。在CHIP1之接合墊片以及在面板PCB上之接合墊片係經由接合線（PATH2)而相互連接，且在CHIP2 上之接合墊片以及在面板PCB之接合墊片係經由接合線 (PATH3 )而相互連接。CHIP1以及CHIP2係皆由接合線 (PATH4)而相互連接。此接合方法可使印刷電路板PCB之區域減少。進一步’在堆疊晶片之間之接線PATH5可使其縮短接線長度 ’此可增進接線之可靠度以及減少至外側之雜訊。 <實施例> Η 29展示使用本發明所採用之記憶體模組之行動電話之實施例。該行動電話係由天線ΑΝΤ、射頻區塊RF、基頻區塊BB、語音寫解碼區塊SP、揚聲器SK、麥克風 MK、處理器cpu、液晶顯示器LCD、鍵盤KEY、以及實施例1或2中所述之記憶體模組mem所構成。以下將描述電話通打之操作。由天線ANT所接收之語音經由射頻區塊RF而放大，並輸入至基頻區塊BB。在基頻區塊BB中，語音之類比信號被轉換爲數位信號，而執行錯誤校正以及解碼，而該信號被輸入至語音寫解碼區塊SP。該語音寫解碼區塊將 -55- 1287795 (52) 數位信號轉換爲類比信號並輸出該信號至該揚聲器SK。因此’在另外一側之話音經由揚聲器而聽到。當使用執行一系列之操作（包括自行動電話存取網址、下載音樂資料、再生以及收聽音樂、最後並儲存該所下載之因爲資料）而執行該操作。操作系統以及應用程式（例如，電子郵件軟體、網頁瀏覽器 '因爲再生軟體、遊戲軟體）被儲存在記憶體模組 MEM 中。當指示開始網頁瀏覽器之指令經由鍵盤而送入時，儲存在記憶體模組MEM之FLASH中之網頁瀏覽器程式被傳送至相同模組之DRAMs中。當傳送至DRAMs完成，在 DRAMs之網頁瀏覽器之程式藉由處理器CPU而執行，而網頁瀏覽器被顯示在液晶顯示器LCD上。當使用者存取所要之網址時，並經由鍵盤KEY而給定下載所喜愛因爲資料之指令時，該音樂資料經由天線ANT而接收，經由射頻區塊RF而放大、以及輸入至基頻區塊BB。在該基頻區塊BB，爲類比信號之音樂資料被轉換爲數位信號，而執行錯誤校正以及解碼。最後，經數位化之音樂資料被儲存在記憶體模組之DRAMs中，而被傳送至FLASH。當開始因爲再生程式之指令經由鍵盤KEY而給定時，儲存在記憶體模組MEM之FLASH中之音樂再生程式被傳送至相同記憶體模組之DRAMs中。當傳送至DRAMs 完成，該處理器CPU執行在DRAMs中之因爲再生程式，而音樂再生程式被顯示在液晶顯示器LCD上。當使用者 -56- 1287795 (53) 經由鍵盤KEY給定收聽下載至DRAMs之音樂資料所需之指令時’處理器CPU執行音樂再生程式並處理儲存在 DRAMs中之音樂資料。結果，經由揚聲器SK而聽到音樂〇因爲本發明之記憶體模組使用大容量之DRAMs，網頁瀏覽器以及音樂再生程式被保持在DRAMs中，且該二成是係同步由CPU執行。進一步，其可同步啓動該電子郵件程式並發送以及接收郵件。儘管當網頁瀏覽器退出，該瀏覽器可立即再啓動，因爲該瀏覽器係保持在記憶體模組之DRAMs中。當指令經由鍵盤而中斷電源供應被輸入時，記憶體模組只允許SRAMs操作以保持最小所需之資料，且因此電源消耗最小。如上述，採用本發明之記憶體系統之記憶體模組可儲存大量郵件、音樂再生與應用程式、音樂資料、靜態影像資料、行動影像資料等，而同步執行多數個程式。其他實施例本發明係包括（但非限定）以下其他之實施例。一種半導體記憶體裝置，包含一形成在第一半導體晶片上之動態隨機存取記憶體，其中該動態隨機存取記憶體包括多數個記憶體排，其中該動態隨機存取記憶體係經組構以接收時脈信號以及位址信號，其中該時脈信號以及位址信號係自該第一半導體晶片外側發出，其中該時脈信號 -57- 1287795 (54) 具有一時脈週期，其存取多數個記憶體排之另一記憶體排之後，存取多數個記憶體排中之一記憶體排之最小時間間隔係爲2個時脈週期或是更多。或者，半導體記憶體裝置進一步包含一控制電路，經組構以改變最小時間間隔，其中該改變係經組構以由控制電路外部之端點而控制。或，該控制電路係形成在第二半導體晶片上，其中該第二半導體晶片包括同步動態隨機存取記憶體之介面。或，該動態隨機存取記憶體係進一步經組構而執行以非揮發性記憶體之資料傳送，其中該動態隨機存取記憶體係進一步經組構而在當資料傳送時自動態隨機存取記憶體之外側而存取，而不管資料傳送。或，該動態隨機存取記憶體可自該動態隨機存取記憶體之外側而存取（因爲使用最小時間間隔）。或，該半導體裝置經組構而使用在可攜式通訊裝置。或，該資料傳送係根據至少一載入指令以及儲存指令而執行。或，資料傳送係在一般資料傳送之給定時間（不使用最小時間間隔）而執行資料傳送。本發明之功效如上述，本發明之功效如下（但不限定於）z 首先，在本發明所採用之記憶體系統之記憶體模組中 ’可拷貝FLASH之部分或所有資料於FLASH之區可於 -58- 1287795 (55) DRAMs中確保，且資料事先自FLASH而傳送至DRAMs ，且藉此，在FLASH之資料可以與DRAMs相同之速度而讀取或寫入。第二，在讀取記憶體模組中之FLASH時，執行錯誤偵測以及校正。在寫入時，係對於寫入未正確執行之瑕疵位址而執行取代處理。此增進處理速度以及處理可靠度。第三，因爲記憶體模組使用大容量DRAMs，除了可拷貝資料於 FLASH中之區之外，可確保有大容量工作區，此使其可應付行動電話效能增進之需求。第四，儘管當根據載入指令或儲存指令而在FLASH 與 DRAMs之間的資料傳送係在記憶體模組中進行， DRAMs可自記憶、體模組之外側存取而不需注意資料傳送。此使其可應付行動電話效能增進之需求。第五，因爲可對於記憶體模組之叢訊長度設定在1至 256之値，適合於本發明記憶體模組所使用之可攜式裝置之規格之叢訊長度可被彈性選擇。第六，因爲所需要之程式在電源啓動時自FLASH而自動傳送至DRAMs中，該記憶體模組在可攜式裝置啓動時而成爲可存取。此使其可應付行動電話效能增進之需求〇進一步，因爲可重寫入該初始程式區規格資料，以改變電源啓動時所傳送之資料大小，可攜式裝置之需求可爲彈性，此亦使其可應付行動電話效能增進之需求。第七，在完成電源啓動後自FLASH至DRAMs之初始 -59- 1287795 (56) 程式之傳送之後，DRAMs進入自行更新狀態。結果，資料可以低功率而在DRAMs中保持直到取消自行更新狀態之指令經由位址信號（A0至A1 5)以及指令信號COM而輸入。進一步更新控制可被快速而正確的切換。第八，因爲電源供應可與所維持之SDRAM介面相容而被控制，可使該至DRAMs之電源供應在資料無須保持在DRAMs中時被中斷，而因此，可減少記憶體模組之功率消耗。進一步，藉由DRAMs之電源啓動指令而將電源送入至DRAMs，而使DRAMs可再次被快速使用。第九，多數個半導體晶片以單一密合體而被封裝，且得到具有較少接合區之記憶體模組。雖然本發明係以實施例以而說明，對於熟知此技藝者可在不離開本發明之基本觀念以及範圍下而有許多之修改【圖式簡單說明】本發明藉由以下圖式而可更加瞭解。圖1係爲本發明之記憶體模組之結構圖；圖2係爲圖1之CHIP2之例子之方塊圖；圖3係爲展示本發明之記憶體模組之位址圖之例子之解釋圖；圖4係爲展示本發明中當電源開啓時，記憶體模組操作之例圖；圖5係展示本發明中當電源開啓時，在記憶體模組中 -60- (57) 1287795 DRAMs初始化之例圖；圖6係展示本發明中當電源開啓時，在記憶體模組中之DRAMs之初始化之例圖；圖7係展示本發明中當電源開啓時，自記憶體模組之快閃記憶體至DRAMs之資料傳送之操作流程圖；圖8係展示本發明之記憶體模組中之DRAMs之更新操作之圖；圖9係展示本發明自記憶體模組中之快閃記憶體至 DRAMs之資料傳送之操作流程圖；圖1 〇係展示本發明之記憶體模組中自DRAMs至快閃記憶體之資料傳送之操作流程圖；圖1 1係展示本發明之記憶體模組寫入以及讀取之操作例圖；圖1 2 A係展示本發明改變記憶體模組之時脈週期之操作例圖；圖1 2B係展示本發明中改變記憶體模組之時脈週期之操作例圖；圖13係一時序圖，展示當DRAMs經根據載入指令之指示執行讀取操作而DRAMs已經在執行寫入操作之記憶體系統操作之例子；圖14係一時序圖，展示當DRAMs經根據一儲存指令之指示執行一讀取操作，而D R A M s已經在執行一讀取操作之記憶體系統操作圖；圖15係爲一時序圖，展示在DRAMs正在執行一寫入 -61 - 1287795 (58) 操作之前，而當DRAMs經根據一載入指令之指示執行一讀取操作之記憶體系統時序圖；圖16爲一時序圖，展示當DRAMs經根據載入指令之指示執行一讀取操作，而DRAMs已經執行一寫入操作之記憶體系統之時序圖例；圖1 7係展示根據本發明之記憶體模組中之模式暫存器組指令’而改變叢訊（B U R S T )長度之操作之例圖；圖1 8係展示本發明自記憶體模組讀取之操作例圖；圖19A係展示中斷本發明記憶體模組中DRAMS之電源供應之指令的圖例；圖19B係展示接通本發明之記憶體模組之DRAMs之電源之指令之圖例；圖20係展示圖1所示快閃記憶體構造之例子之方塊圖；圖2 1係展示讀取自圖20快閃記憶體之資料之時序之例的時序流程圖；圖22係展示本發明之記憶體模組之構成之例圖；圖23係展示圖22所示快閃記憶體之構成之例圖；圖24係展示讀取自圖23所示之快閃記憶體之資料之時序圖；圖25係展示DRAMs之構成之例的方塊圖；圖26係展示DRAMs構成之另一例子之方塊圖；圖2 7 A係展示本發明之記憶體模組之實施例之圖；圖27B係展示圖27A所示之實施例之橫切面圖； -62- 1287795 (59) 圖28A係展示本發明記憶體模組之實施例之修改圖 9 圖2 8 B係展示圖2 8 A所示之修改之橫切面圖；以及圖2 9係展示使用本發明記憶體模組之行動殿號之構成例之方塊圖。 -63-

Claims

拾、申請專利範圍第92 1 1 3 76 1號專利申請案中文申請專利範圍修正本民國95年5月19曰修正 1 . 一種記憶體系統，包含：一非揮發性記憶體；多個同步動態隨機存取記憶體；包括有控制電路之多個電路，該控制電路與非揮發性記憶體以及多個同步動態隨機存取記憶體耦合，並控制該非揮發性記憶體以及該些多個同步動態隨機存取記憶體之存取；以及多數個輸入/輸出端點，與該多個電路耦合，其中關於自非揮發性記憶傳送資料至同步動態隨機存取記憶體中，係傳送有經錯誤校正後之資料，其中經由輸入/輸出端點而自外部輸入之排作動指令以2個時脈週期或更多之出入時間而輸出至多個同步動態隨機存取記憶體，其中該出入時間週期係爲可程式化。 2.如申請專利範圍第1項之記憶體系統，其中關於該出入時間，作爲介於非揮發性記憶體以及同步動態隨機存取記憶體之間資料傳送之讀取以及寫入至同步動態隨機存取記憶體之指令發出係被暫時停止，而經由輸入/輸出端點而外部輸入之排作動指令被致能。 1287795 (2) 3 ·如申請專利範圍第1項之記憶體系統，其中對於出入時間週期之程式化可經由輸入/輸出端點而外部執行〇 4.如申請專利範圍第1項之記憶體系統，其中讀取以及寫入操作係以與同步動態隨機存取記憶體所設定之脈衝長度之整數倍數之脈衝長度而執行。 5 · —種記憶體系統，包含：一非揮發性記憶體；多個同步動態隨機存取記憶體；包括有控制電路之多個電路，該控制電路與非揮發性記憶體以及多個同步動態隨機存取記憶體耦合，並控制該非揮發性記憶體以及多個同步動態隨機存取記憶體之存取 ;以及多數個輸入/輸出端點，與該多個電路耦合，其中指令介於非揮發性記憶體以及同步動態隨機存取記億體之間資料傳送之指令、指示對於同步動態隨機存取記億體之操作電源關閉之指令、以及指示關閉操作電源之指令，係經由同步動態隨機存取記憶體介面而個別發出。 6· —種記憶體系統，包含：一非揮發性記憶體；多個同步動態隨機存取記憶體；包括有控制電路之多個電路，該控制電路與非揮發性記憶體以及多個同步動態隨機存取記憶體耦合，並控制該非揮發性記憶體以及多個同步動態隨機存取記憶體之存取 -2- 1287795 (3) ;以及多數個輸入/輸出端點，與該多個電路耦合，其中表示當操作電源啓動時自非揮發性記憶體至同步動態隨機存取s己憶體初始傳送之資料範圍之傳送範圍，係被保持在非揮發性記憶體中。 Ί ·如申請專利範圍第6項之記憶體系統，其中該保持在非揮發性記憶體中之傳送範圍資料自給非揮發性記憶體中讀取，且在由表示當操作電源啓動時傳送範圍資料讀取範圍之非揮發性記憶體中之資料係被初始傳送至同步動 .態隨機存取記憶體並保持於其中。 8 ·如申請專利範圍第6項之記憶體系統，其中該傳送範圍資料可在非揮發性記憶體中程式化。 9.如申請專利範圍第1項之記憶體系統，其中該非揮發性記憶體係爲NAND式快閃記憶體。 1 〇·如申請專利範圍第i項之記憶體系統，其中該非揮發性記憶體係形成在第一半導體晶片上，其中該電路係形成在第二半導體晶片上，其中同步動態隨機存取記憶體之一部份係形成在第三半導體晶片上，其中該同步動態隨機存取記憶體之另一部份係形成在第四半導體晶片上，其中該記憶體系統係爲多晶片記憶體模組，其中該第一、第二、第三以及第四半導體晶片係被接合並閉合於該電路板上。 11.如申請專利範圍第1項之記憶體系統，其中位在同步動態隨機存取記憶體之作爲設定模式暫存器以及延伸 1287795 (4) 模式暫存器之資料，係被保持。 1 2 ·如申請專利範圍第1 1項之記憶體系統，其中當操作電源被啓動時，模式暫存器以及延伸模式暫存器設定操作經初始化執行以設定位在同步動態隨機存取記憶體中之模式暫存器以及延伸模式暫存器。 13.如申請專利範圍第7項之記憶體系統，其中當自非揮發性記憶體而傳送至同步動態隨機存取記憶體在電源啓動時正在被初始化執行時，自動更新操作在同步動態隨機存取記憶體中執行。 1 4 ·如申請專利範圍第7項之記憶體系統，其中在資料於電源啓動時初始化執行自非揮發性記憶體至同步動態隨機存取記憶體之資料傳送完成之後，該同步動態隨機存取記憶體係被立即保持在自行更新狀態。 1 5 .如申請專利範圍第1 4項之記憶體系統，其中在完成資料傳送之後，該同步動態隨機存取記憶體從自行更新狀態而移除，而資料自同步動態隨機存取記億體中讀取〇 16. 如申請專利範圍第1項之記憶體系統，其中該非揮發性記憶體係爲AND式快閃記憶體。 17. 如申請專利範圍第1項之記憶體系統，其中該非揮發性記憶體具有一錯誤校正電路。 1 8 .如申請專利範圍第1 7項之記憶體系統，其中該非揮發性記憶體具有位址取代電路。