TWI285309B - System, method and apparatus for reducing power consumption in a microprocessor - Google Patents

Description

1285309 16214twf.doc/006 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種處理器’特別是有關於一種一具 有減少運作電力的處理器解碼器電路。 【先前技術】 處理器（例如微處理器，中央處理器(cpus)等等）已 爲人們所熟知並廣泛地應用於各式各樣的産品中，從桌上 到可携帶的電子.裝置，比如行動電話、筆記型電腦， 二”種個人數位助理（__ digital assist她， “二所知道的，某些處理器的能力是非常强大的 ⑷如抓電腦工作站中的處理器），而其它具有較簡單 的設計之處理器乃是朗於低_、花陳低的產品中。 正如所知道的，在效能和電力之間通常存在一普遍的 二t來說，具有較快運算速度及/或者更複雜設計 J電力，而較高的電力消耗常常會導致較高的運= 显度以 及較短的電池壽命（對於㈣池供電的裝置而 某於 可携式電子裝置不斷成長的需求，未來 ^ 〇 力物器，且又嘛_持著令^ = 月&水平為主。 欲減少裝置電力消耗的其中一種方法， (或其中某些部分）在不使用狀態時，即令其處^減少電 力的運作方式（有些時候稱作“睡眠狀態”）。然而，即 使在裝置的活躍運作期間，也希望能夠減少其電力的消 twf.doc/006 1285309 162T41 亦即爲此裝置的 耗。這常常需要藉由以下方式才能達到 操作組件提供更有效的設計。 哭乃ίίΓΓΓ裝置中有許多的耗電組件，而處理 二二:即是解碼電路。一處理器的解碼電路把-已 ί理韻料㈣子訊號控制並執行在此 =為内所提供的執行電路巾的指令魏。® 示為一 匕括解碼級電路的處理器設計方塊圖。 · 目胁然而，如圖1所示的處理器電路具有-定的缺點。更 具體地說，-處理騎執行的許錢作料f :。然而，當此處理器執行這些操作時，一般之解碼 路操作得就好像需要—暫存H-樣。細，當沒有暫存器 可存取時，在解碼器中的邏輯閘則傾向從—個狀態切換^ 另一，態，如此將增加此處理器中電力的浪費，並縮短電 池的壽命。 因此，到目 足和缺點。 前爲止還沒有一種方法能夠克服上述的不 【發明内容】 本發明揭示一種在一微處理器中減少電力消耗的系統 及方法，其中所揭示之系統的一實施例包括一子集合指令 解碼器模組，用以判斷一當前指令是否可能涉及二‘; ，。此所揭示之系統的實施例更包括一完整的指令解碼器 杈組，用以判斷這當前指令所需要的至少一暫存器。此所 揭不之系統中還包括一暫存器訊號、記憶元件，以及選擇 1285309 16214twf.doc/006 二模 而這選擇技在該當前指令不f要暫工^制訊號。 訊號，而在此當前指令需要一暫 二:，=此控制 存器訊號。 仔…孔遽¥ ’則輪出此暫 本發明所揭示的另一實施例传 減少電力消耗的方法。首先，理器中提供 斷此當前指枝否涉及-暫存^接ft，後’判 =指出是否?及一暫存器;:後，産生㈡;擇 2 ’此暫存H選擇職有—當前 ^ ，涉及的暫存器。當不需要該暫存器時 存器選擇崎u㈣錄態。 推持此暫 爲，本發明之上述和其他目的、特徵和優 易’下域舉較佳實闕，並配合所關式，作 金Ϊ*外’另外的系統、方法、特徵和優點皆包括在 二中所:;本發_咖之内，並爲後附之申 【實施方式】 ^本發明乃是揭露一種處理器，其具有已改進的解碼器 模組。根據本發明一實施例，此處理器包括一第一指令^ 碼器模組，它可以解碼許多編碼的指令，而這些編碼二指 ^係組成了一指令集。此處理器還包括完整的指令解碼 模組，其具有一輸入端，以接收來自提取邏輯電路（fet: 1〇gi〇所輸出的一編碼指令。此處理器還包括子集合指令 1285309 162l4twf.doc/006 „模:組，它能夠判斷當前指令是否需要-個暫存器。 操作過程中，此解竭控制電路的運作方式如 下：當此第二指令解碼器模組檢測到此當前指令可 存=’則此第一指令解碼器模組將把此需要的暫

同樣地，當此第二指令解碼器镇 指令不需要暫存科，記憶元件藉由把先前 、暫2裔位轉送到執行級電路，以穩定此處理器的 ^力藉由傳送先前的暫存齡址，此電路就可、;肖耗較少的 “爲讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。所有這些相關的系統、方法、特徵，和優點將包 括在本說明書中，也在本發明的保護範圍之内，並爲後 之申請專利範圍所保護。 、 然而，並沒有將本發明限制在此所揭示的一個或多個 實施例中。相反地，在不脫離本發明之精神和範圍内，這 些實施例當可作些許之更動與潤飾，因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。 一中央處理器（central processing unit，CPU)中的管 線組態包括一連串的動作，這些動作是當執行一程式中的 每個機器碼指令時而執行的。在每個周期的開始，中央處 理器給出在位址匯流排上之程式計數器的值（沒有繪示）。 然後，此甲央處理器經由資料匯流排而從主記憶體中提取 (fetch)此指令（可能經由一南速緩衝記憶體和/或一 1285309 16214twf.doc/〇〇6 l線(pipeline))並放入一指令暫存器巾，一管線組態藉由 某Γ特別的任務給—邏輯電路的不同部分，從而提高 行的速度。—旦此任務完成之後，不管這當前指令 白大恶如何:此邏輯電路將執行下-指令的任務。 圖1為—微處理^中之可能的管線組態之功能方 :1」00。圖1所示為一非限制本發明實施例，此中央處 2仃四個步驟。在第—步驟中，此中央處理器從電腦 、 科提取(fetch)一指令，正如方塊110所說明和如 上所描述的。 妒£在二成才日令提取110之後，此中央處理器對當前指令 人兩疋如何執行它。解碼當前指令將可揭示此當前指 要(calls ㈣一算術邏輯單元（Arithmetie L〇gic 否計υ_ί功能（tb如加、減#);還揭示此處理器是 -類型二，ί能(addressing functi()n)或者是要執行另 及哪增二:判斷欲執行當前指令需涉 -旦確認這也暫案105存取這些暫存器。 哭「七ρ她^ 解碼級電路115還將從適當的暫存 == 存取記憶體（RAM)、高速緩衝記 專4)中取得資料，以用於執行級電路12〇。 路⑽並存取這些暫存器後，執行級電 算此當前指令的意味著執行級電路120將計 址，還有由算㈣輯^^m載场儲存的位 當前指令需心ΪΓ 所传的數值。例如，如果此 要加法’執行級電路120就將上述的兩個數值 1285309 16214twf.doc/006 相加起來。 一旦執行此當前指令之後，此處理器接著實施 電路125，把新的資料寫回到位於暫存器檔案ι〇5 •中去 :對於-加法功能，-般有兩個數值給定於^ 術邏軏早兀，其中此兩個數值乃是位於兩個不同的靳= 中。然後，此算術邏輯單元將執行此一加法功能。接 ^回級電路125將此執行加法魏後之絲朗此指令 j的—暫存器中。然後，此中央處理器增加程式計數号 ==下-指令並重複此周期。當此處理器被指示中斷此 周期％，則將停止此一操作。 〜圖2 !會示為—管線組態的另—實施例的方塊圖細， 匕疋圖1所示之方塊目1〇〇的一種變化。和方塊圖⑽類 ^ ’此中央處理H從記㈣、高速緩衝記憶料提取一當 =令。-旦提取此當前指令之後，此處理器就解碼此當 ’如解碼級電路115所示。然而，如圖2所示，此 =理器的下—步驟是提取—運算元(operand)，如運算元提 =級電路2〇5所示。此處理器從暫抑（快速内部儲存位 或從記憶體中讀取被此提取操作所調用的數值。在解 |此當前指令（解碼級電路115)後以及提取此運算元（運 =取級電路205)後，此處理器就將執行此當前指令 行、錢路12〇)並將運异結果寫闕此暫存㈣案（寫 2電路丨25)。其中指令提取級電路m、齡解碼級電 5、執行級電路120、寫回級電路125、運算元提取級 电路205亦可隱含為多個邏輯階段、步驟。 12853狀一6 知悉本發明的-般技藝者皆可明顯地瞭解，在圖i和 圖2所分別說明的方塊圖〗〇 〇和2 〇 〇只不過代表 =在?：中所執行的不同步驟。這些圖示將不會限制： ，月之乾圍，因爲-電腦中的各種不同的程序或步驟可從 書的圖示中增加或删減。此外，正如從圖i到圖2 的雙化所不的，類似的步驟可以許多的方式來表示，作 -非限制本發明之實施例，知悉本發明的—般技藝者皆; 明顯地瞭解，在圖i和圖2中所討論的程序，可;任何 同的方塊或電路來表示。本發明並不限制於圖i所表示的 行2所示的6個方塊，因此，本㈣都可以執 仃任何數1的步驟和程序。 圖3緣示為指令解碼級電路u 二圖中其::r解碼級電路-可置於 理„„中。如圖3所示，16個輸 敬電路m，而這指令解碼級電路 出端傳達出欲指定存取暫二的 來ί指令解料，-點而言’此 :可用於這處理器中之一執它； ===力二制訊號端。此‘單元;成由 施例的目的乃是:：=作。此非限制本發明之實 輸入端和輸出端，而且級電路115可包括許多的 個的輸入_^_=不限制於本發明中其它圖示之單 1285309 16214twf.d〇c/〇〇6 ®巾所執行的賴步驟之_ 戶？ 執行一指令之間的邏輯步驟。如上 馬、、及電路115將（在其它事情中） 用於此操作’正如方請所示的那:=，器 ==執行級電路12。，如方塊41。=。:= 示，執行級電路120將執行此當前指令。如上 =理施方式將會消耗額外的電力，如此將減少 池壽命。因此’本發明將說明設計來用以減 乂冤力消耗之一個實施方式。 牛㈣圖一5=為圖2所示之處理―—實施例之邏輯 =古祕4ίΓ私圖。正如以上圖4所描述，此中央處理器將 在方塊405提取這當前指令。然後，如決策方塊 505所緣

不=^解碼級電路115將判斷這當前指令是否需使用 子為檔案。如果有需要使用到—暫存器槽案時，則此 :央處理H將決定使用哪些暫存H (方塊515)，並把當 前的暫存n訊息傳遞到執行級電路（方塊隱），如方二 520所示。接著’如方塊42〇所示，此中央處理器將執行 此當前指令。 一如果此中央處理器決定不需要暫存器時，如方塊51〇 所不那樣’巾央處理H將把先前的暫存魏息傳遞到執行 方塊420 ’這將使得此+域理n執行這先前指令。在這 過程中，此指令解碼器級電路115乃是維持在其當前狀 態’而且由於不需要額夕卜的邏輯閘之開關操作，故不會損 12 1285309 16214twf.doc/006 失額外的電力。 立圖6繪不為本發明之一種電力減少邏輯電路6〇〇的示 意圖’其中此電力減少邏輯電路_乃是位於圖i或圖2 所示的指令解碼級電路115 +。此邏輯電路㈣藉由 在執行-當前指令時是否可能需要一暫存器，而達到節省 電力之目的。如果不需要暫存器時，此賴電路_就維 持在/又有使用訊號之狀態。在—非限制性之實施例中 令提取級電路110可用w^ ^ ^ 605a a以及傳遞到子集合指令解碼器模組 細_ 05a將其輸出訊號傳遞到指令解碼器模 =如4=^ 時所欲存取的暫存決定在執行此當前指令 時，此處理n電路可錢=祐令不需要暫存器 換，如此，將消耗額外的；= 周，之不同狀態間作轉 而這只是作爲—非__例^提早耗4電池之電量， 在圖6中，子集合指今 器模組630的一個子集人。解】裔模組615只是指令解碼 決定是否可能需要一哭=集合指令解碼器模組615可 合指令解碼器模組615執行一當前指令。如果子集 指令時，則子集合指令一暫存器來執行一給定的 正反器模組60¾，之拉組615將把一訊號傳遞到 (multiplex〇r)620的選擇< i號將被傳遞到多工器 的訊號乃是表示—當前^。其中，傳遞到多工器62〇 ^ Η需要—暫存器以及來自於指令 1285309 16214twf.doc/〇〇6 = :3。:;料:有二在一 ^ 合指八I石要至少—暫存器時’則子集 “Γ，傳—「/、、且615將糟由正反器模叙6咖而把一邏輯 將620的選擇輸入端。然後，多工器62〇 將f絲自於齡解竊 訊號奶而傳送到執行級電路叫從圖 并人f ί面如果子集合指令解碼11模組615判斷當前 ^由不而要暫存益時’此子集合指令解碼器模組615將 =由正反器模組6〇51))把—訊號傳遞到多工器㈣的選 擇輸入端，並指示不需要暫存器。然後，多工器620將允 =-控制訊號從正反賴組6G5e而傳遞到執行級電路 在由日$脈610所決疋之下一時脈周期中，指令解碼器 核組㈣將接著爲下—指令來更新(update)正反器㈣ 605c 〇 在此實施财’正反ϋ餘嶋包含來自—先前指令 的暫存器資料，並保持著當不需要暫存器時之不需要用到 之電路的穩定。藉由傳遞來自於一先前指令的暫存哭資 料’此處㈣電_的元件將不纽鮮地在各狀態:間 切換，這意味著此中央處理器將消耗較少的電力，進而延 長了電池的壽命。 用另一方式來說，如果子集合指令解碼器模組615判 斷當前指令不需要暫存器時，模組615將藉由正反器模組 605b而把一邏輯“0”訊號傳遞到多工器62〇的選^輸^ 端。然後，多工器620將允許來自此先前指令的暫存器資 14 ；"n 1285309 16214twf.doc/〇〇6 料傳送到執行級電路120 (如圖丨和圖2所示）。 2知悉本發明的—般技藝者皆可瞭解，如果兩 都不涉及-暫存器時，此處理器電路將會執行= 同的，作。*論實際上是否會存取—暫存器，—正反器（如 3，Μ 6，’ & 6〇5e^在—時脈周期中二預

:切:2點來提取此資料。因此，相較於在不同的狀態之間 =換叙此電路（如邏輯電路_)將在這時點上傳遞此 2之數值。在-非本發明限制性的實施 電路_的正反器模組⑽a，6㈣和咖）是，，上= ^ Γ職Ig edge”）正反器，它們將在此時脈周期的上升= 、古而從才曰令解碼器模組63〇提取此訊號，並維持那些數值 ^到下-個上升邊緣為止。此動作將會因爲這訊號保持不 文、i進而穩定了邏輯電路600中沒有運用的邏輯電路。由 ，訊號乃是保持不變，故會減少_動作，因而節省了 處理器的電力。 圖7繪示為本發明之一種電路的一實施例，其類似於 圖6的邏輯電路_，除了及閘（AND gates) 705a，705b 和705c代替了圖6中相對應的正反器之外。在圖7中，子 ^合指模組615是指令解碼n _的-個子集 合:子集合指令解碼器模組615判斷執行一當前指令是否 可犯而要一暫存器。如果子集合指令解碼器模組615判斷 定的指令需要一暫存器時，那麼此子集合指令解碼 為权組615就把—訊號傳遞到及閘705b，然後這及閘705b 再將此訊號傳遞到多U2G的選擇輸人端。傳遞到多工 15 I2853〇9_c/006 I二，&乃是表示#前指令需要—暫存器並且來自於 才曰々解碼裔630的資料是有效的。 在一非限制性的實施例中，於圖7中，如 暫而 1器時，則子集合指令解碼器模組 广，Τ傳遞到多工器620的選擇輸 的次料二$ 62°將允許來自指令解碼器模組630 Ρ貝/暫存器選擇訊號625而傳送到執行級電路120 (從圖1和圖2)。 指人二子集合指令解碼器模組615判斷當前 由U〇5b)广時’此令子集合解碼器模組615將（藉 =閘705b)把一訊號傳遞到多工器62〇的選擇輸入端， 、’曰不不需要—暫存器。然後’多工H 62G將料-於制 訊號從及閘705c而傳遞到執行級電路12〇。 °工 -指ilf=周期中’指令解碼器模組⑽將接著爲下 著先奸在此實_中’及閘7G5c保持 暫存i時資料訊號，並保持著當不需要 〜二 * J之電路的穩定。藉㈣遞來自於-弁 月丨J才日令的暫存器資料，此虛 、先 繁地在各狀H之m_L 個電路將不會很頻 少的^ 迫思味著此中央處理器將消耗較 少的電力’由此就延長了電池的壽命。 暫存G子組615騎㈣令不需要 而把-邏輯僂^碼器模組615將藉由及閘斯b 後，多工器620將允=,到多工器620的選擇輸入端。然 、斗來自此先前指令的暫存器資料傳送 1285309 twf.doc/006 162141 到執行級電路120 (如圖1和圖2所示）。 知悉本發明的一般技藝者皆可明顯地瞭 件都可以執行此想要的功能而得到這期&任何的疋 些電路元件的描寫旨在說明本發明所揭示之於這 本發明之範圍將不被任何此一描述的内容所限制。.，，、而 知悉本發明的-般技藝者皆可明顯地瞭解，在圖 ，7所不之電路_和僅僅分別是具有上述所 能之代表電路。根據纽的參數，在f知的巾央處理哭^ 的兀件可包含有許多的訊號線與多個組件而實施上述所^ 及的功能。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限^本發明，任何熟習此技藝者，在不脫離本發明之精神 ^範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 ^ 圖示中的組件之間並不一定相互地按比例緣示。在這 些圖示中，相同的標號始終指定著其相對應的部分。 圖1緣示為一管線之微處理器組態（pipeline microprocessor configuration)之一實施例的功能方塊圖。 圖2繪示為圖1所示之微處理器組態的另一實施例的 功能方塊圖。 圖3緣示為指令解碼級電路的一實施例的功能方塊 圖’其中此指令解碼級電路可配置於圖1或圖2所示之微 處理器内。 17 1285309 16214twf.doc/006 圖4繪示為用於圖1或圖2所示之微處理器的邏輯步 驟之一實施例的流程圖。 圖5繪示為用於圖1或圖2所示之微處理器組態的邏 輯步驟之一實施例的流程圖。 圖6繪示為本發明之一種電力減少邏輯電路的示意 圖，其位於圖1或圖2所示之指令解碼級電路中。 圖7繪示為本發明之一種電力減少電路的示意圖，其 位於圖1或圖2所示之指令解碼級電路中。 【主要元件符號說明】 100、200 :方塊圖 105 :暫存器檔案 110 :指令提取級電路 115 :指令解碼級電路 120、420 :執行級電路 125 :寫回級電路 205 :運算元提取級電路 305 :輸入端 310 :輸出端 600 :電力減少邏輯電路 605a、605b、605c :正反器模組 610 時脈 615 子集合指令解碼器模組 620 多工器 625 暫存器選擇訊號 18 1285309 16214twf.doc/006 630 :指令解碼器模組 700 :電力減少邏輯電路 705a、705b、705c :及閘

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Claims (1)

1285309 16214twf.doc/006 十、申請專利範圍： 匕齡-微處㈣中減少電力雜 而輸出-預定訊號； 情、於d需要—暫存器檔案

多工器二二該第-，令解碼器模組，而該 第-指令解碼器模組之“==情於該 =巧:預定的邏輯值時，二;允;::= 先則指令的暫存器資料；以及 謂仃木自於 欲存1別與該當前指令相關聯而 輪出端，且當％ j知—齡解碼則脸具有一 存取-暫存^ = ~碼器模組判斷該當前指令需要 2.Γ申it . ^該輸出端用以存取該暫存器樓案。 電力消耗的;t=i項所，在-微處理器中減少 碼器模組，而^ΓΤ ^ 正反^，耦接於該第二指令解 如果該當前^ ^儲存來自於該當前指令的資料，且 令的資料。日7 ""要暫存11時，則輸出來自於該先前指 電力消耗!利^圍第1項所述之在—微處理器中減少 石馬器模級，—正反11 ’祕_第一指令解 -暫存器的」反⑨、可儲存對應於此當職令是否涉及 j 號。 月專利範圍苐1項所述之在一微處理器中減少 20 12853總 twf.doc/006 :ί 正;於該第二指令解 來自該當前指令的資料輪出到該第並將 電力== 器模組，而該及閘儲存來㈣ ^於挪一指令解碼 該Τ二的資該第二二=組並將來自 •= 種一在當：處令理器中減少電力消耗的方法，包括: 判斷該當前指令是否涉及一暫存器； : 產生—訊號，以指岐否涉及到二暫存哭. :狀離產號，該暫存器選擇;號有-當前 ‘乂 令所涉及到的多數個暫存器： 前狀;不而要暫存㈣，則維持該暫存器選擇訊號的該當 7·如中請專利範圍第6項所述之 • 1力消耗的方法，更包括解碼該當前指令處"中減少 電力消耗之在—微處理器中減少 =方法’更包括部分地解碼該當前指令。 ;集===二包括: —暫存器； 研 §刖指令是否需要 至二:Ϊ指令解碼器模組’決定該當前指令所需要的 21 12853傲 4twf.doc/006 定的至少該暫二ί; #日出由該完整的指令解竭器模組所決 :=件’輪出至少-控制訊號;以及 該控制而指令不需要暫存器時，則輸出 該暫存器訊號。^㈣令需要—暫存輯，則輸出 ίο·如申請專利範图 少電力消耗的系m 項所述之在—微處理器中減 令的一暫存n訊號/、_制訊號包括來自於一先前指 少電力9項所述之在—微處理器中減 力她的线’更包括錄個記賴元件。 少電1 力範圍第9項所述之在—微處理器中減 尾力她的糸統，其中該選擇器是-多工哭。 少電1 力利範圍第9項所述之在—微處理器中减 力扁耗的糸統’更包括至少一及閘。 1一4.|有_計算機程式的—計算機可讀取媒體，包括： 一-:!巧程式碼，用以提取一當前指令； 暫存哭弟—部分程式瑪，用以判斷該當前指令是否涉及〜 及到is分程式竭，用以産生—訊號，以指出是否渉 該暫存程式竭，用以提供—暫存器選擇訊號，而 要的多數ί暫:ί有，狀態’並指出該當前指令所駑 22 I28H 一第五部分程式碼，用以當不涉及暫存器時，則維持 該暫存器選擇訊號的該當前狀態。 15. 如申請專利範圍第14項所述之具有一計算機程式 的一計算機可讀取媒體，更包括一第六部分程式碼，用於 解碼該當前指令。 16. 如申請專利範圍第14項所述之具有一計算機程式 的一計算機可讀取媒體，更包括一第七部分程式碼，用於 部分地解碼該當前指令。

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