TWI285375B - Voltage level converting circuit for use in flash memory - Google Patents

Description

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【發明所屬之技術領域】 本發明係有關一種應用於快閃記憶體之電壓 電路，特別是關於—種具有寬工作電源電壓範 2 = 於快閃記憶體之電壓準位轉換電路。 j應用 【先前技術】 第1圖為目前快閃記憶體之内部電路方塊示意 閃記憶體1包括一位址解碼/編碼器丨0，一連接位^址’ 2 編碼器Η之電壓準位轉換電路12、一充電幫浦14及=/ 儀^己憶兀件16分別連接至電壓準位轉換電路12，在快、二 體10内部需要電壓準位轉換電路12把高壓Vpp傳遞到<快閃_ 記憶元件16的閘極（Gate)或汲極（Source)上以便完成資料 寫入（Program)或資料抹除（Erase)等功能。 貝’ 然因一般標準邏輯元件半導體製程中沒有耐高壓的金 屬氧化半導體（Metal-Oxide Semi Conductor ;M0S)元件 裝置，對於使用這樣製程的快閃記憶體丨〇而言會產生高壓 電路設計上的困擾。 第2圖為先前技術中之電壓準位轉換電路12之一詳細 電路示意圖，並請參考第3圖之操作時序圖，當輸入端In %Logic Hi(Vcc電壓準位）時，N通道金屬氧化半導體（N -channel Metal-Oxide Semi Conductor ;NM0S)M4 處於關閉 狀態，而P通道金屬氧化半導體（P-channel Metal-Oxide Semi Conductor ; PM0S)M2處於導通狀態，輸出端Out電壓 準位為Vpp，另一輸出端Out2因NMOS M3處於導通狀態而為 d：

第5頁 1285375 五、發明說明（2) 接地準位，其中Vpp >Vcc，此時PM0S %的閘極承受的準位 為Vpp，Vpp愈高，對PMOS M2的可靠性傷害愈大，高準位的 輸出端Out可能造成NMOS Μ*的汲極端接面崩潰（juncti〇rl break down) 〇 " 當輸入端111為[〇21(： Low(接地準位）時，NM〇s a處於 •導通狀態，輸出端Out的電壓準位為接地準位，另一輸出 ^Out：2因NMOS Ms處於關閉狀態，且pmos &處於導通狀態， 而為Vpp，此時PMOS Mi的閘極承受的準位為Vpp。Vpp愈“ 高，對PMOS 的可靠性傷害愈大’高準位輸出端能 孀卢成NMOS M3的汲極端接面崩潰（juncti〇n break d〇wn)。 第4圖為先前技術中之電壓準位轉換電路12之另一詳 細電路示意圖，並請參考第3圖之操作程序圖，當輸入端 h為Logic Hi(電壓準位為Vcc)時，NM〇s M?、心為關閉狀 態’由於PMOS Ms、M4為導通狀態，電源Vpp經由pM〇s 、 Μ4對輸出端Out充電，輸出端0ut為Vpp準位，n〇de ^亦為 VPP準位；另一輸出端〇^2因0的Ms、Me為導通狀態而為接 地準位，node W12的準位為Vcc +丨vtp卜vtp是pM〇s Μ〗或 M4 的起始電位（threshold voltage)。 當輸入端In為Logic Low(接地準位）時，為導 零心，輸出端Out經由NMOS MT、放電到接地準位；另一 輸出端Out2經*PM0S Mi、M2被充電到vpp準位，n〇de w 為VPP準位，node %4的準位為Vcc +丨ηρ丨，此一技^因、 亭PMOS M2及A的閘極偏壓在固定準位Vcc， 二 可靠性，因為每一元件的閘極所受的偏壓均小於Vpp—、

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Vcc。但它最大缺點是工作電壓範圍約在Vcc + 2Vtp與Vpp之 間’假务Vpp由内部充電幫浦（charge pUmp)供應，當它因 瞬時大電流負載出現一向下的突波時，可能使得本電路不 能正常工作（參考第3圖所示之虛線部分）。 … 有鑑於此，本發明係針對上述之困擾，提出一種應用 •於快閃圯憶體之電壓準位轉換電路，以改善上述之缺失。 【發明内容】 本發明之主要目的，係在提供一種應用於快閃記憶體 馨p電壓準位轉換電路，係利用一般邏輯半導體製程下的電 晶體元件裝置，以設計出可通過高壓準位並且有寬工作電 源電壓範圍的電壓準位轉換電路。 本發明之另一目的，係在提供一種應用於快閃記憶體 之電壓準位轉換電路，其係可決定部分pM〇s電晶體之閘極 偏壓，當參考電壓準位小於一預設值，pM〇s電晶體之閘 極偏壓為接地準位，而當參考電壓準位大於預設值時， PMOS電晶體的閘極偏壓為等於或大於第二電壓Re。 為達到上述之目的，本發明係提出一種應用於快閃記 囑^體之電壓準位轉換電路，包括有一電壓準位偵測器，其 =一參考電壓準位，並有二對相耦接之pM〇s電晶體分別 到電壓準位偵測器，且其中一對pM〇s電晶體與一第一 壓相連接，而另一對利用電壓準位偵測器決定閘極偏 ，一另有一對相耦接之隨0S電晶體之一端分別連接至一第 電壓及一輸入端’且其中一對題os電晶體連接至一對

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PMOS電晶體，且另一端連接至一 晶體係利用-反相放大器相連接，並；接：另：：祕電 ^ ^ <伐至一接地端。 氐下藉由具體貝施例配合所附的圖式 容易瞭解本發明的目的、技術内容、 』二=，虽， 效。 W點及其所達成的功 【實施方式】 本發明提出一種應用於快閃記憶體之電壓準位 ^=5圖為本發明所提出之快閃記憶體之内部電路方塊 ζ忍圖:快閃記憶體2包括-連接Vcc之位址解碼/編碼器 ，一連接位址解碼/編碼器20之電壓準位轉換電路22、 ^ =VPP/VCC切換電路24及一快閃記憶元件26分別連接至 ' =準位轉換電路22，且有一充電幫浦28連接至 cc 切換電路24。 本發明為利用電壓準位轉換電路22係為設計出可通過 高壓準位並且有寬工作電源電壓範圍，第β圖為本發明之 電壓準位轉換電路2 2之一實施例之詳細電路示意圖，電壓 準位轉換電路2 2包括一電壓準位偵測器3 〇，用以提供一參 j電壓準位，並有二對相耦接之PM〇s電晶體32、34，其^ 連接至電壓準位偵測器3〇，且其中一對PM〇s電晶體32與 第一電壓Vpp/Vcc相連接，而第一電壓Vpp/Vcc可經由 Vpp/Vcc切換電路24進行Vpp或Vcc之切換，而另一對pmos 電晶體34利用電壓準位偵測器30決定閘極偏壓Vbias，並 有二對相耦接之NM0S電晶體36、38，其一端分別連接至一

第8頁 ⑨ 1285375 五、發明說明（5) 第二電壓Vcc及一輸入端In，且其中一對NM0S電晶體36連 接至一對PMOS電晶體34，且另一端連接至一輸出端〇ut， 而另一對NM0S電晶體38、利用一反相放大器40相連接，並連 ‘至一接地端VSS。 … 其中，於一開始時，電壓準位預先設定於第二電壓 、vcc ’當完成輸入準位之設定後，將電壓準位切換至第一 電壓Vpp/Vcc ;電壓準位偵測器3〇依據第一電壓Vpp/Vcc準 位提供參考電壓Vbias準位，其可能為第二電壓Vcc及接地 準位，或者為一第三電壓及接地準位，且第三電壓會高於 馨声二電壓Vcc並低於第一電壓仏{)/^(：(：：準位；換言之，當第 電壓準位小於一預設值，即二至三倍的第二電壓Vcc 時，PM0S電晶體34之閘極偏壓為接地準位，而當第一電壓 準位大於預設值時，PM0S電晶體34的閘極偏壓為等於或大 於第二電壓Vcc。 電壓準位轉換電路22包括一電壓準位偵測器3〇，還包 括有一第一 p通道金屬氧化半導體M1，其源極（s〇urce)接 =第二電壓Vpp/Vcc，且有一第二p通道金屬氧化半導體 ，其閘極（Gate)、源極分別接到參考電壓”1&5準位及 2 —p通道金屬氧化半導體Μι之汲極（Drain)，且 t通道金屬氧化半導體Μι之沒極，並有一第一N通道金 m _，彡閘極及源極分別接到-輸入端1η及-:，VSS，及一第：Nii道金屬氧化半 ，其汲極、 :雷If分別,接到第二?通道金屬氧化半導體M3的沒極、 第-電MVcc及第-N通道金屬氧化半導體A之没極，還有 1285375 五、發明說明（6) " - 第一P通道金屬氧化半導體沟，其閘極及源極分別接到第 p通道金屬氧化半導體札之汲極及第一電壓，及 第四P通道金屬氧化半導體％，其閘極及源極分別接到參 電壓Vbias準位及第三p通道金屬氧化半導體黾之汲極， -且基板接到第三p通道金屬氧化半導體黾之汲極，還有一第 •三N通道金屬氧化半導體，其閘極及源極分別接到一反相 放，器40輸出端及接地端Vss，另外還包括一第四N通道金 屬氧，半導體Ms，其汲極、閘極、源極分別接到第四p通道 金屬氧化半導體Me之汲極、第二電壓Vcc及第三N通道金屬 &化半導體M7之汲極。 第7圖為本發明之電壓準位轉換電路之另一内部詳細 電路示意圖，電壓準位轉換電路22包括一電壓準位偵測器 30，其用以提供一參考電壓準位Vbias，並有一第一 p通道 金屬氧化半導體Mg，其源極接到第一電壓Vpp/Vcc，一第二 P通道金屬氧化半導體4 G，其閘極、源極分別接到參考電 壓Vbias準位及第一P通道金屬氧化半導體^之汲極，且基 板接到第一 P通道金屬氧化半導體屺之汲極，還有一第一 n 通道金屬氧化半導體Mu，其閘極及源極分別接到一輸入端 ^及一接地端Vss，及一第二N通道金屬氧化半導體I，其 鲁極、閘極、源極分別接到第二P通道金屬氧化半導2體^ 的沒極、第二電壓Vcc及第一 N通道金屬氧化半導體Mu之^及 極，尚有一第三P通道金屬氧化半導體Mu，其源極接1到第 一電壓Vpp/Vcc，及一第四P通道金屬氧化半導體I，其淡 極、閘極及源極分別接到第一 P通道金屬氧化半導4體仏之閘

1285375 參考電MVbias準位及第三p通道金屬氧化半導體Mi3 之 五、發明說明（7) 極

汲=A，且基板接到第三p通道金屬氧化半導體m13之汲極 及一第三N通道金屬氧化半導體I，其閘極及源極分別接 到一，相放大器4〇輪出端及接地端Vss，另有一第四N通道 金屬氧化半導體^，其汲極、閘極、源極分別接到第四P 通道金屬氧化半導體Mu之汲極、第二電壓Vcc及第三N通道 金屬氧化半導體M15之沒極。 第8圖為本發明之電壓準位轉換電路之另一内部詳細 電路示意圖，電壓準位轉換電路22包括一電壓準位偵測 ’其用以提供一參考電壓準位几。3，並有一第一p 金屬氧化半導體1，其源極接到第一電壓Vpp/Vcc ; 一 〜 一 P通道金屬氧化半導體，其閘極、源極分別接到參 電壓Vbias準位及第一 p通道金屬氧化半導體I之汲極， 基板接到第一P通道金屬氧化半導體Mn之汲極；一第—且 道金屬氧化半導體Mlg，其閘極及源極分別接到一輸入通 及一接地端Vss ; —第二N通道金屬氧化半導體I，其 n 極、閘極、源極分別接到第二P通道金屬氧化半2Q導體^〆 及極、第二電壓Vcc及第一N通道金屬氧化半導體i之、 g ; —第三P通道金屬氧化半導體‘，其閘極及源極分 到第二P通道金屬氧化半導體‘之汲極及第一電壓刮 Vpp/Vcc，· 一第四P通道金屬氧化半導體M22，其閘極及 分別接到參考電壓Vbias準位及第三p通道金屬氧化半 '極 M?1之汲極，且基板接到第三p通道金屬氧化半導體乂 趙 極；一第三N通道金屬氧化半導體I，其閘極及源=分^ 1285375 五、發明說明（8) 接到一反相放大器40輸出端及接地‘Vss ;以及一第四N通 道金屬氧化半導體I，其汲極、閘極、源極分別接到第四 P通道金屬氧化半導體I之汲極、第二電壓Vcc及第三N 道金屬氧化半導體M23之汲極。 Μ”源極（節點w 3 4 )的電壓準 M6、Mn、M12、M19、M2G 在關閉 M18源 PM0S Μ!、Μ9、Μ17 在導通狀態，pm〇s Μ2、M1Q 極（節點wl2)的電壓準位被推升到Vpp ; PM〇s Μι 其中，第6、7、8圖之第二P通道金屬氧化半導體坞、 M10、Mls及第四p通道金屬氧化半導體Μβ、I、屯之閘極2偏 壓由電壓準位偵測器30決定，當第一電壓準位小於一預設 值，即一至二倍的第二電壓VCC時，之閘極偏壓為接地準 位，而當第一電壓準位大於預設值時，閘極偏壓為等於或 馨卜於第二電壓Vcc，操作時序如第9圖所示，當輸入端In為 I L〇w(0v)時，NM0S m7、m8、Mi5、Μΐβ、m23、m24 在導通狀態二 輸出端Out和NMOS M?、M15、Mu汲極的電壓準位均被拉下到 〇V(接地準位），pm〇s M6、M14 位為Vbias+ 丨 Vtp I ; NMOS Μ 狀態 M17、Μ u电！平促裉推开到V pp ; PMOS %、M2、M9、 的閘極承受的準位為Vpp-Vbias-|Vtp|大幅度 改善元件裝置的可靠性，vtp是PM0S m2、、Miq、^ jM22的起始電位（threshold voltage);輸入端匕為。18 電壓準位），NMOS M5、M6、Mn、M12、M19、M2。在導通狀 態，節點Out2和NMOS Ms、Mn、Mlg汲極的電壓準位均被拉下 到0 V (接地準位），PMOS M2、M10、M18源極（節點w 1 2 )的電壓 準位為Vbias+lVtpl ;NM0S M7、M8、M15、M16、M23、M24 在關 閉狀態，PMOS 在導通狀態，輸出端〇ut和pM〇s 第12頁 五、發明說明（9) 虬Μί4 ^源極（節點w34)的電壓準位被推升到Vpp ,· pM〇s ίΛ 、Af 1/ \r — 的間極承受的準位為Vpp-Vbias

Ml7、M

[18 Μι、M2、M9、Mj

Ihpl大&幅度改善元件裝置的可靠性。 路n::ϋ一種應用於快閃記憶體之電壓準位轉換電 ..^ 一般邏輯半導體製程下的電晶體元件裝置，並 利用電壓準位偵、、f丨丨哭、也—如' 包日日版几1干表置，並 設計出可、s古、/、疋邛/刀電晶體元件之閘極偏壓，以 〇冲出了通過兩壓準位並且有 準位轉換電路。 有冤作電源電壓乾圍的電壓 =上所述係藉由實施例說明本發明之特點， 熟習該技術者能瞭解本發明 "' ，發明之專利範圍，故凡其他未脫離；以揭= :而完成之等效修飾或修改，仍應包含在精 專利範圍中。 r所述之申請 1285375 圖式簡單說明 w【圖式簡單說明】 第1圖為習知之快閃記憶體之内部電路方塊示意圖。 第2圖為習知之電壓準位轉換電路之一詳細電路示意圖。 第3圖為習知之電壓準位轉換電路之操作程序圖。 .第4圖為為習知之電壓準位轉換電路之另一詳細電路示意 圖。 •第5圖為本發明之快閃記憶體之内部電路方塊示意圖。 第6圖為本發明之電壓準位轉換電路之一詳細電路示意 圖。 Φ 7圖為本發明之電壓準位轉換電路之另一詳細電路示意 圖。 第8圖為本發明之電壓準位轉換電路之再一詳細電路示意 圖。 第9圖為本發明之電壓準位轉換電路之操作程序圖。 【主要元件符號說明】 1快閃記憶體 10位址解碼/編碼器 1 2電壓準位轉換電路 •充電幫浦 1 6快閃記憶元件 2-快閃記憶體 20位址解碼/編碼器 22電壓準位轉換電路

m 第14頁 ⑧ 1285375 圖式簡單說明 ’24 Vpp/Vcc切換電路 2 6快閃記憶元件 28充電幫浦 30電壓準位偵測器 _ 32 、 34 PMOS 電晶體 36 、 38 NMOS電晶體 < 40反相放大器

1HHI 第15頁

Claims (1)

1285375 六、申請專利範圍 1 · 一種應用於快閃記憶體之電壓準位轉換電路，其係包 括： ’…、 電壓準位偵測器，用以提供一參考電壓準位·， 二對相耦接之PMOS電晶體，其係分別連接該電壓準位偵 •測器，且其中一對該PM〇s電晶體與一第—電壓相連接，而 另一對該PMOS電晶體係利用該電壓準位偵測器決定閘極偏 '壓；以及 二對相耦接之NMOS電晶體，其一端分別連接至一第二電 壓及一輸入端，且其中一對該NMOS電晶體連接至一對該 •MOS電晶體，且另一端連接至一輸出端，而另一對該麗〇s 電晶體係利用一反相放大器相連接，並連接至一接地端。 2 ·如申請專利範圍第1項所述之應用於快閃記憶體之電壓 準位轉換電路，其中，該電壓準位偵測器依據該第一電壓 準位提供該參考電壓準位。 3 ·如申請專利範圍第1項所述之應用於快閃記憶體之電壓 準位轉換電路，其中，該參考電壓準位係為該第二電壓或 接地準位。 4 ·如申請專利範圍第1項所述之應用於快閃記憶體之電壓 準位轉換電路，其中，該參考電壓準位係為一第三電壓或 %地準位，且該第三電壓高於該第二電壓並低於該第一電 壓準位。 5··如申請專利範圍第1項所述之應用於快閃記憶體之電壓 準位轉換電路，其中，該參考電壓準位小於一預設值時， 該PMOS電晶體之閘極偏壓係為接地準位，而當該參考電壓

第16頁 ⑧ 1285375 六、申請專利範圍 *準位大於該預設值時，該PMOS電晶體之閘極偏壓係為等於 大於該第二電壓。 6. 如申請專利範圍第5項所述之應用於快閃記憶體之電壓 準位轉換電路，其中，該預設值係為該第二電壓之二至三 .倍。 7. 如申請專利範圍第1項所述之應用於快閃記憶體之電壓 •準位轉換電路，其電壓準位預先設定於該第二電壓，當完 成輸入準位之設定後，將該電壓準位切換至該第一電壓。

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