TWI281671B - An option fuse circuit using standard CMOS manufacturing process - Google Patents

Description

1281671 五、發明說明（1) 發明所屬之技術領域 本發明提供一種選擇熔絲電路，尤指一種使用標準互 補型金屬氧化層半導體製程之選擇熔絲電路。 先前技術

於目前市面上常見之各種電子產品中，記憶體（例如 ROM，DRAM，以及SRAM等）向來都是非常重要的元件之 一，其於電子產品中擔任儲存揮發性以及非揮發性資料的 功能。一記憶體中包含有複數個記憶體單元（Memory Cel 1)，每一記憶體單元係用來儲存一個位元（Bit)的 數位資料，而該複數個記憶體單元則通常以一陣列 (Array)之方式排列，並且是以積體電路之形式利用半 導體製程製作而成。

在一般之半導體製程當中，由於良率（Yield)通常 無法達到百分之百，故在積體電路的製造過程中，可以預 期會有一定比例的不良品產生，也因此於積體電路從製造 到出貨的流程當中，產品測試的步驟是非常重要而不可或 缺的，惟有經由產品測試的流程才能將半導體製程中因良 率不足而導致功能不全或無法使用的產品篩選出來並予以 淘汰，如此也才能確保於出貨時客戶所得到的為可正常運 作的產品。由此可知，產品測試係於半導體製程中十分重

第6頁 1281671 五、發明說明（2) 要的流程之一。

由於記憶體中包含有非常大量之記憶體單元（目前之 記憶體的容量大多為數十至數百個百萬位元組（Mbyte )，例如64M，1 28M等），因此在如此為數眾多的記憶體 單元中，至少一個記憶體單元發生故障的機率將非常之 高，且若一記憶體當中只要有一個記憶體單元發生故障， 則該記憶體即會被視為不良品而導致其不堪使用，如此一 來，將造成記憶體製造廠商很大的困擾。故於一般記憶體 之設計中，通常會於原本的記憶體單元陣列之外，另外加 入一組備用之記憶體單元（Redundancy Cell)，並且利 用一特殊之電路組態設計來控制及選擇該組備用之記憶體 單元與該記憶體體單元陣列之間的連結。有了此種設計， 於產品測試流程中發現在該記憶體單元陣列内某些特定位 置之記憶體單元發生故障時，便可以利用該特殊之電路組 態來控制該組備用之記憶體單元以取代發生故障之記憶體 單元原本的功能，如此則使該記憶體不致因少數部分發生 故障而報廢，因而節省了大量成本。而該特殊之電路組態 一般稱為選擇溶絲電路（Option Fuse Circuit)。

請參閱圖一，圖一中顯示習知一選擇熔絲電路1 0之示 意圖。選擇熔絲電路1 0包含有一 P型金屬氧化層半導體電 晶體1 2、一 P型金屬氧化層半導體電晶體1 4、一 N型金屬氧 化層半導體電晶體1 6以及一選擇熔絲1 8。電晶體1 4及電晶

第7頁 1281671 五、發明說明（3) 體1 6係相互電連接而構成一反向器，其中二閘極相連接以 為該反向器之輸入端，二汲極相連接以為該反向器之輸出 端。電晶體1 2之汲極及選擇熔絲1 8之一端係電連接至該反 向器之輸入端，電晶體1 2之閘極則電連接至該反向器之輸 出端，而該輸出端即作為選擇熔絲電路1 0之一輸出端 Vout。最後，電晶體12、14之源極電連接至一系統電壓 Vdd，而電晶體1 6之源極及選擇熔絲1 8之另一端則電連接 至接地電壓V s s。 請參閱圖二A及圖二B，圖二A中顯示圖一中選擇熔絲 18之佈局（Layout)的示意圖。通常選擇熔絲18係使用金 屬（Metal)線段或多晶矽（Poly)線段佈局而成，而選 擇熔絲1 8可以於產品測試階段時，依照需要利用雷射進行 點燒斷，如圖二B所示，由於選擇熔絲電路1 0於選擇熔絲 1 8尚未被燒斷時與被燒斷時，其輸出端vout所輸出之訊號 值不同（以圖一顯示之選擇熔絲電路1 〇為例，於選擇熔絲 1 8尚未被燒斷時，Vou嫩出訊號π 1 ”，即高電位，而於選 擇熔絲1 8被燒斷時，v〇u t輸出訊號"0 π，即低電位），則 一記憶體之電路設計中即可利用複數個選擇溶絲電路1 0之 輸出訊號值來編碼決定該組備用之記憶體單元依何種組合 取代該記憶體單元陣列中故障之記憶體單元。 然而’由於選擇溶絲18於佈局日守’通常必須在其週圍 之一定面積中預留足夠空間（如圖二級圖二Β所示，預留

1281671 五、發明說明（4)

一 5// mx 5// m之空間）以防止進行雷射燒斷時破壞週遭元 件且為了進行雷射燒斷，於選擇熔絲1 8之處需挖空表面之 氧化層以預留一開口 ，然而此一開品將導致水氣可能滲透 腐蝕，進而破壞其他元件，降低週遭元件之可靠度，此一 現象於一記憶體中之選擇熔絲電路1 0的數目隨著記憶體記 憶容量之增加而大幅增多時最為明顯，因為愈多之選擇熔 絲電路1 0代表著愈多的預留開口數，因而使得記憶體中各 個元件受到污染的機會亦大增。另一方面，由於雷射燒斷 相對來說係一較為耗時之過程，於測試流程中因為必須逐 一對為數眾多之選擇熔絲1 8進行燒斷的動作，亦造成測試 工作之時間冗長。 為避免於選擇熔絲電路技術中因使用電射燒斷技術而 導致之上述問題，習知技術亦利用非揮發性之快閃記憶體 (Flash Memory)配合適合之電路設計來達到相同之目 的，然而由於快閃記憶體無法使用與標準互補型金屬氧化 層半導體製程相容之方法製造，而必須於製程中多使用一 層多晶石夕層（Poly Silicon)，因此增加了製造成本。 發明内容

因此本發明之主要目的在於提供一種使用標準互補型 金屬氧化層半導體製程、僅於製程中使用一層多晶矽層且 無需使用雷射燒斷技術之選擇熔絲電路，以解決上述可靠

第9頁 1281671 五、發明說明（5) 度降低、測試時間冗長以及增加製造成本的問題。 根據本發明之申請專利範圍，係揭露一種一種選擇熔 絲電路，係利用標準互補型金屬氧化層半導體製程技術製 造，該選擇熔絲電路包含有一閂鎖器，其包含有一第一端 點及一第二端點，用來閂鎖該第一及第二端點之訊號；一 比較器，包含有二輸入端及一輸出端，該二輸入端分別電 連接至該第一及第二端點，該比較器係用來於該二輸入端 分別輸入該第一及第二端點之訊號，並比較該二訊號以於 該輸出端輸出一比較訊號；一第一邏輯單元，用來儲存一 非揮發性資料，該第一邏輯單元包含有一第一字元線端及 一第一位元線端，該第一字元線端係電連接至該比較器之 輸出端以輸入該比較訊號，而該第一位元線端則電連接至 該第一端點；以及一第二邏輯單元，用來儲存一非揮發性 資料，該第二邏輯單元包含有一第二字元線端及一第二位 元線端，該第二字元線端係電連接至該比較器之輸出端以 輸入該比較訊號，而該第二位元線端則電連接至該第二端 本發明之選擇熔絲電路係利用標準互補型金屬氧化層 半導體製程技術製造，故十分適合一般記憶體之製程，只 需要於製程中使用一層多晶矽層，故可避免習知技術因使 用快閃記憶體而增加製造成本的問題，同時本發明之選擇 熔絲電路係使用二邏輯單元來儲存非揮發性資料以取代習

第10頁 1281671 五、發明說明（6) 知技術中依照一選擇熔絲之狀態來決定輸出訊號值的作 法，因此不會發生前述為了使用雷射燒斷技術而產生之可 靠度降低及測試時間過長的問題。 實施方式 請參閱圖三，圖三中顯示本發明之選擇熔絲電路2 0的 示意圖。選擇熔絲電路20包含有一閂鎖器（Latch) 22， 其包含有一第一端點N及一第二端點ZN，用來閂鎖住該第 一及第二端點N、ZN的訊號；一比較器（Comparator)

24，其包含有二輸入端及一輸出端，該二輸入端分別電連 接至第一及第二端點N、ZN，比較器24係用來於該二輸入 端分別輸入第一及第二端點N、Z N之訊號，並比較該二訊 號以於該輸出端輸出一比較訊號WL; —第一邏輯單元 (Logic Cel 1) 26，用來儲存一非揮發性資料，第一邏輯

單元26包含有一第一字元線（Word Line)端WL1及一第一 位元線（B i t L i n e)端BL 1，第一字元線端WL 1係電連接至 比較器24之輸出端以輸入比較訊號WL，而第一位元線端 BL1則電連接至第一端點N ;以及一第二邏輯單元28，用來 儲存一非揮發性資料，第二邏輯單元2 8包含有一第二字元 線端WL2及一第二位元線端BL2，第二字元線端WL2係電連 接至比較器24之輸出端以輸入比較訊號WL，而第二位元線 端BL2則電連接至第二端點ZN。請注意，閂鎖器22通常係 利用二反向器相互反相連接而成，如圖三所示。接下來將

第11頁 1281671 五、發明說明（7) 利用本發明之一較佳實施例詳細說明選擇熔絲電路2 0之操 作原理。 請參閱圖四及圖五，圖四中顯示作為本發明之一實施 例的選擇熔絲電路3 0之示意圖，其中各個元件之間之連結 與選擇熔絲電路2 0相同，故無須重覆說明。如圖四中所 示，選擇熔絲電路3 0包含有一閂鎖器3 2，其中一 P型金屬 氧化層半導體電晶體4 2及一 N型金屬氧化層半導體電晶體 4 6組成一反向器，而一 P型金屬氧化層半導體電晶體4 4及 一 N型金屬氧化層半導體電晶體4 8組成另一反向器，該二 反向器相互反相連接並以其二輸出端作為第一及第二端點 N、Z N。選擇溶絲電路3 0亦包含有一比較器3 4，如圖四所 示，比較器3 4係利用複數個邏輯閘比較從第一及第二端點 N、Z N輸入之訊號以於其輸出端產生一比較訊號Z W L。比較 器3 4亦包含有一模式選擇輸入端ZPGM，用來決定選擇熔絲 電路3 0係處於寫入模式（Program Mode)或是處於讀取模 式（Read Mode); —資料寫入輸入端DB，用來輸入選擇 熔絲電路3 0處於寫入模式時欲寫入之資料。 選擇熔絲電路3 0另包含有一第一邏輯單元3 6及一第二 邏輯單元3 8，與圖三所示之選擇熔絲電路2 0相同，邏輯單 元3 6、3 8係用來儲存非揮發性資料，其字元線端電連接至 比較器3 4之該輸出端以輸入比較訊號Z W L，而其位元線端 則分別電連接至第一及第二端點N、ZN。於本實施例中，

第12頁 1281671 五、發明說明（8) 第一邏輯單元3 6及第二邏輯單元3 8係使用如圖五所示之一 單次可程式化邏輯單元40( One-Time Programmable Cell )’早次可程式化邏輯皁元40包含有一第一電晶體5 2及一 第二電晶體5 4，其中第一及第二電晶體5 2、5 4係為P型金 屬氧化層半導體電晶體，第一電晶體52之源極電連接至一 電源供應電壓V c c，第一電晶體5 2之閘極作為邏輯單元 3 6、38之該字元線端（圖五中連接至比較訊號ZWL之處 )，第一電晶體5 2之汲極則電連接至第二電晶體5 4之源 極’第一電晶體5 4之閘極係浮接（f 1 〇 a t i n g)，而第二電 曰曰，2 4之沒極則作為邏輯單元3 6、3 8之該位元線端（圖五 =標示之處）。單次可程式化邏輯單元4〇係利用改變其 予元線端及位元線端之輸入訊號值以改變第二電晶體5 4之 f接閘極内所儲存之電子電荷數目，進而達到改變儲存於 單次可程式化邏輯單元4〇中之資料的目的。 —選擇溶絲電路3 〇另包含有一初始模組，電連接至第一 j第f邏輯36、38，用來於寫入模式時將資料寫入第 一及，一邏輯單元36、38。如圖四所示，該初始模組包含 有y第一初始電晶體56及一第二初始電晶體58，第一及第 一初始電晶體5 6、5 8係為N型金屬氧化層半導體電晶體， ^没極分別電連接至第一及第二邏輯單元36、38之位元線 端’其源極則均電連接至一接地電壓V s s ( 〇 v)，而比較 器34則另包^有二相位相反之初始輸出端81^〇、2610，分 別電連接至第一及第二初始電晶體56、58之閘極，用來控

第13頁 1281671 五、發明說明（9) 制第一及第二初始電晶體5 6、5 8之導通以將該資料寫入第 一及第二邏輯單元3 6、3 8之中。接下來將利用本實施例之 選擇熔絲電路3 0詳細說明其於寫入模式及讀取模式時之動 作。 於產品測試之流程中，若測試人員發現於一記憶體之 記憶體單元陣列中有某些特定之記憶體單元發生故障，則 測試人員會對於該記憶體中之複數個選擇熔絲電路進行寫 入之動作以選擇該記憶體中預先放置之複數個備用記憶體 單元來取代發生故障之記憶體單元，在此將以該複數個選 擇熔絲電路當中之一為例，並利用圖四中之選擇熔絲電路 3 0進行其寫入模式之操作原理說明。 當選擇熔絲電路3 0欲進行資料寫入時，模式選擇輸入 端ZPGM會輸入一低電壓（0V)(即代表選擇熔絲電路30處 於寫入模式），並於資料寫入輸入端DB輸入欲寫入第一及 第二邏輯單元3 6、3 8之資料，在此假設該資料為π 0 "，則 初始輸出端BL0會輸出低電壓，而初始輸出端ZBL0會輸出 高電壓，因此導致第一初始電晶體5 6及第二初始電晶體5 8 分別處於通路狀態及斷路狀態，進一步使得第一及第二端 點Ν、ΖΝ分別為低電壓及高電壓，同時由於模式選擇輸入 端ZPGM為低電壓，使得比較訊號ZWL為一低電壓，則第一 及第二邏輯單元會因為其字元線端輸入低電壓而導致其第 一電晶體5 2導通，因此其第二電晶體之閘極内所儲存之電

第14頁 1281671 五、發明說明（ίο) 子電荷數目會依據其位元 步使第一及第二邏輯置-知兩入之電壓值而改變， 進 36 及消除狀態（Erase stat電曰曰，之閘極載有電子電荷） 電子電荷）而將資料儲n t第二》電晶體之閘極未栽有 中。經由相同的道理，V 及第一邏輯單元36、38 二邏輯單元36、38會分；二’則第-及第 料儲存於第—及第二邏輯單it 36 38ΐ 狀悲而將資

Program State，其第一Ί 3 8分別處於寫入狀態 、隹宜ί ί ί品测試之流程後，其複數個選擇熔絲電路已石 ^冩動，之—記憶體被視為合格商品，其會被安裝於某 電^，απ中。當使用該記憶體之該電子產品啟動電源〃 時私^，f體會對該複數個選擇熔絲電路進行讀取之動0 =& =二#個備用之記憶體單元進行正確之選取，進而信 ^ ^愔雜I地取代該發生故障之記憶體單元的功能，使詞 Ϊ ^ ^中此正確無誤地動作。在此將以該複數個選擇熔钱 二括二如之一為例，並利用圖四中之選擇熔絲電路3 0進充 兵項取模式之接 餘作原理說明。 P 擇炫絲電路30欲進行資料讀取時’模式選擇輸入 ☆认“运輪入—高電壓（Vcc)(即代表選擇溶絲電路30 两 、# 、式），則初始輸出端BL0及ZBL0均會輸出低電 杜參。弟一及第二初始電晶體5 6、5 8均處於斷路狀態。 °月4閱圖六’圖六中顯示圖四之訊號值隨時間變化之示意

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1281671 五、發明說明（11) 圖，此時當電源啟動時，如圖六所示，電源供應電壓V c c 會隨時間而遞增直到到達一預設值，而依據選擇熔絲電路 3 0之動作可分為資料感應及資料閂鎖二階段。請注意，由 上述選擇熔絲電路3 0之寫入動作可知，第一及第二邏輯單 元3 6、3 8中所儲存之資料必為反相，亦即若第一邏輯單元 3 6處於寫入狀態則第二邏輯單元3 8必處於消除狀態，而若 第一邏輯單元3 6處於消除狀態則第二邏輯單元3 8必處於寫 入狀態。 當選擇熔絲電路3 0處於資料感應階段時，第一及第二 端點N、ZN之電壓值會隨著電源供應電壓Vcc而增加，由於 電源供應電壓Vcc之值尚未達到使第一及第二端點N、ZN之 電壓值因第一及第二邏輯單元36、3 8所處之狀態不同而有 所差異的程度，故第一及第二端點N、ZN之電壓值會同為 高電壓，加上模式選擇輸入端ZPGM係為一高電壓，則經過 如圖三所示之比較器3 4内的複數個邏輯閘之作用，會使比 較訊號ZWL為低電壓而使第一及第二邏輯單元36、3 8之第 一電晶體5 2維持通路狀態，因而第一及第二端點N、ZN將 會感應出第一及第二邏輯單元36、38中所儲存的資料。 當選擇熔絲電路3 0進入資料閂鎖階段時，由於電源供 應電壓Vcc之值已達到使第一及第二端點N、ZN之電壓值因 第一及第二邏輯單元36、3 8所處之狀態不同而有所差異的 程度，故第一及第二端點N、ZN之電壓值會出現差異，如

第16頁 1281671 五、發明說明（12) 圖六所示（於圖六中所示者為當第一邏輯單元3 6處於寫入 狀態，而第二邏輯單元3 8處於消除狀態的情形），此時經 由比較器34中複數個邏輯閘的作用，比較訊號ZWL會如圖 六所示轉變為一高電壓而使第一及第二邏輯單元36、3 8之 第一電晶體變為斷路狀態，因而第一及第二端點N、ZN將 停止感應資料的動作而依據其所感應出的結果將該資料閂 鎖於閂鎖器3 2中（如圖六所示，第一端點N為高電壓，第 二端點Z N為低電壓），如此則完成了讀取的動作。此外， 選擇熔絲電路3 0之比較器3 4另亦包含有一訊號輸出端 Vout，用來輸出閂鎖器32閂鎖之訊號，於本實施例中，由 於第一端點N係為高電壓，經由比較器3 4中複數個邏輯閘 之作用，訊號輸出端V 〇 u t會輸出一低電壓，即邏輯值 請參閱圖七及圖八，圖七中顯示作為本發明之另一實 施例的選擇熔絲電路6 0之示意圖，選擇熔絲電路6 0包含有 一閂鎖器6 2、一比較器6 4、一第一邏輯單元6 6以及一第二 邏輯單元68，而圖八中則顯示圖七之第一及第二邏輯單元 6 6、6 8所使用之單次可程式化邏輯單元7 0之示意圖，單次 可程式化邏輯單元7 0則包含有一第一電晶體8 2及一第二電 晶體84，而電晶體82、84係為N型金屬氧化層半導體電晶 體，其中各個元件之間之連結與選擇熔絲電路3 0及單次可 程式化邏輯單元4 0十分相似，故無需重覆詳述。然而，比 較器6 4中之複數個邏輯閘的相互連結係依據需要而與比較

第17頁 1281671 五、發明說明（13) 器34有同’且比較器64係輸出一比較訊號社至第一及 第一邏輯單元66、68，又單次可程式化邏輯單元7 0中之第 一電晶體82的源極係電連接至一接地電壓Vss ( 〇v)。而 選擇溶絲電路60於寫入模式及讀取模式時之動作亦與選擇 熔絲電路30十分相似，故依照上述對選擇熔絲電路30之動 ΐ t m:得到相同的結果。1^外，圖七中之選擇熔絲 電路60亦包含有一第一初始電晶體86及一第二初始 88丄其連接及操作方式與圖四中之選擇熔絲電路30的^ ^ 及第一初始電晶體5 6、5 8十分相似，然而第一及篦一、 電晶體86、88均為p型金屬氧化層半導體電晶體弟―初始 極係均電連接至—高電壓（此處為Vcc)。 且八源 相較於習知之選擇熔絲電路技術，本發明 電路係利用一閂鎖器、一比較器以及二邏輯單元=熔絲 於寫入模式時將初始值設定於該二邏輯單元中，構成， 模式當電源啟動時，利用該閂鎖器感應儲存於兮、j於讀取 元中之資料並輸出，如此則避免了習知技術為^ 一邏輯單 燒斷技術而產生之可靠度降低及測試時間過使用雷射 由於本發明之選擇熔絲電路係利用標準互補型含，亦 半導體製程技術製造，而於製程中僅需使用一屑^氧化層 層，故亦可避免習知技術因使用快閃記憶體而二^晶矽 本的問題。 9加製造成 以上所述僅為本發明之較佳實施例，凡 本發明申請

1281671 五、發明說明（14) 專利範圍所做之均等變化與修飾，皆屬於本發明專利之涵 蓋範圍。

第19頁 1281671 圖式簡單說明 圖示之簡單說明 圖一為習知之選擇熔絲電路的示意圖。 圖二A為圖一之選擇熔絲尚未被燒斷時之佈局的示意 圖。 圖二B為圖一之選擇熔絲被燒斷時之佈局的示意圖。 圖三為本發明之選擇熔絲電路的示意圖。 圖四為圖三之選擇熔絲電路之一實施例的示意圖。 圖五為圖四之邏輯單元之示意圖。 圖六為圖四之訊號值隨時間變化之示意圖。 圖七為圖三之選擇熔絲電路之另一實施例的示意圖。 圖八為圖七之邏輯單元之示意圖。 圖示之符號說明 10' 20^ 30' 60 選擇熔絲電路 12^ 14、 42> 44 P型金屬氧化層半導體電 晶 體 16^ 46> 48 N型金屬氧化層半導體電 晶 體 18 選擇熔絲 11、 32^ 62 閂鎖器 2[ 34^ 64 比較器 26^ 36^ 66 第一邏輯單元 28^ 38^ 68 第二邏輯單元 40> 70 單次可程式化邏輯單元

第20頁 1281671 圖式簡單說明 52^ 82 54^ 84 56^ 86 58^ 88 第一電晶體 第二電晶體 第一初始電晶體 第二初始電晶體

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Claims (1)

1281671 六、申請專利範圍 1. 一種選擇溶絲電路（Option Fuse Circuit)，其係 利用標準互補型金屬氧化層半導體製程（Standard CMOS M a n u f a c t u r i ng P r o c e s s)技術製造，該選擇、溶絲電路包 含有： 一閂鎖器（Latch)，其包含有一第一端點及一第二 端點，用來閂鎖該第一及第二端點之訊號； 一比較器（Comparator)，其包含有二輸入端及一輸 出端，該二輸入端分別電連接至該第一及第二端點，該比 較器係用來於該二輸入端分別輸入該第一及第二端點之訊 號，並比較該二訊號以於該輸出端輸出一比較訊號； 一第一邏輯單元（Logic Cell)，用來儲存一非揮發 性資料，該第一邏輯單元包含有一第一字元線（Word L i ne)端及一第一位元線（B i t L i ne)端，該第一字元線 端係電連接至該比較器之輸出端以輸入該比較訊號，而該 第一位元線端則電連接至該第一端點；以及 一第二邏輯單元，用來儲存一非揮發性資料，該第二 邏輯單元包含有一第二字元線端及一第二位元線端，該第 二字元線端係電連接至該比較器之輸出端以輸入該比較訊 號，而該第二位元線端則電連接至該第二端點； 其中該第一邏輯單元中儲存之資料係與該第二邏輯單 元中儲存之資料係為互補。 2. 如申請專利範圍第1項所述之選擇熔絲電路，其處於 讀取模式（Read Mode)且當電源啟動時，一電源供應電

第22頁 1281671 六、申請專利範圍 壓會隨時間而遞增直到到達一預設值，該第一及第二位元 線端之電壓值則會隨著該電源供應電壓而遞增。 3. 如申請專利範圍第2項所述之選擇熔絲電路，若該第 一及第二位元線端之電壓於遞增過程中彼此相等，則由該 比較器所輸出之該比較訊號會使該第一及第二邏輯單元處 於通路（Turn-On)狀態，而該第一端點會感應出該第一 邏輯單元所儲存之資料，該第二端點會感應出該第二邏輯 單元所儲存之資料。 4. 如申請專利範圍第2項所述之選擇熔絲電路，若該第 一及第二位元線端之電壓於遞增過程中彼此有差異，則由 該比較器所輸出之該比較訊號會使該第一及第二邏輯單元 處於斷路（Turn-Off)狀態，而該閃鎖器會閃鎖該第一及 第二端點之訊號。 5. 如申請專利範圍第1項所述之選擇熔絲電路，其中該 閂鎖器係由二反向器反相連接而成。 6. 如申請專利範圍第5項所述之選擇熔絲電路，其中該 反向器係由一 P型金屬氧化層半導體電晶體（PM0S Transistor)及一 N型金屬氧化層半導體電晶體（NM0S T r a n s i s t 〇 r)所組成，該二電晶體之閘極相互電連接以為 該反向器之一輸入端，該二電晶體之汲極相互電連接以為

第23頁 1281671 六、申請專利範圍 該反向器之一輸出端。 7. 如申請專利範圍第1項所述之選擇熔絲電路，其中該 比較器包含有複數個邏輯閘（L 〇g i c G a t e)，用來比較該 第一及第二端點之訊號以於該輸出端輸出該比較訊號。 8. 如申請專利範圍第1項所述之選擇熔絲電路，其中該 比較器另包含有一模式選擇輸入端，用來決定該選擇熔絲 電路係處於寫入模式（Program Mode)或是處於讀取模 式。 9. 如申請專利範圍第1項所述之選擇熔絲電路，其中該 比較器另包含有一資料寫入輸入端，用來輸入該選擇熔絲 電路處於寫入模式時欲寫入該第一及第二邏輯單元之資 料。 1 0.如申請專利範圍第1項所述之選擇熔絲電路，其中該 第一及第二邏輯單元係為單次可程式化邏輯單元 (One-Time Programmable Cell) 〇 1 1.如申請專利範圍第1 0項所述之選擇熔絲電路，其中該 單次可程式化邏輯單元包含有一第一電晶體及一第二電晶 體，該第一電晶體之源極電連接至一電源供應電壓，該第 一電晶體之閘極作為該邏輯單元之字元線端，該第一電晶

第24頁 1281671 六、申請專利範圍 體之汲極則電連接至該第二電晶體之源極，該第二電晶體 之閘極係浮接（F 1 〇 a t i n g)，而該第二電晶體之沒極則作 為該邏輯單元之位元線端。 1 2.如申請專利範圍第1 1項所述之選擇熔絲電路，其中該 第一及第二電晶體係為P型金屬氧化層半導體電晶體，而 該第一電晶體之源極係電連接至一高電壓。 1 3.如申請專利範圍第11項所述之選擇熔絲電路，其中該 第一及第二電晶體係為N型金屬氧化層半導體電晶體，而 該第一電晶體之源極係電連接至一接地電壓（0 V)。 1 4.如申請專利範圍第1項所述之選擇熔絲電路，其另包 含有一初始模組，電連接至該第一及第二邏輯單元，用來 於寫入模式時將資料寫入該第一及第二邏輯單元。 1 5 .如申請專利範圍第1 4項所述之選擇熔絲電路，其中該 初始模組包含有一第一初始電晶體及一第二初始電晶體， 該第一及第二初始電晶體係為N型金屬氧化層半導體電晶 體，其汲極分別電連接至該第一及第二位元線端，其源極 則均電連接至一接地電壓，而該比較器則另包含有二相位 相反之初始輸出端，分別電連接至該第一及第二初始電晶 體之閘極，用來控制該第一及第二初始電晶體之導通以將 該資料寫入該第一及第二邏輯單元。

第25頁 1281671 六、申請專利範圍 1 6 .如申請專利範圍第1 4項所述之選擇熔絲電路，其中該 初始模組包含有一第一初始電晶體及一第二初始電晶體， 該第一及第二初始電晶體係為P型金屬氧化層半導體電晶 體，其汲極分別電連接至該第一及第二位元線端，其源極 則均電連接至一高電壓，而該比較器則另包含有二相位相 反之初始輸出端，分別電連接至該第一及第二初始電晶體 之閘極，用來控制該第一及第二初始電晶體之導通以將該 資料寫入該第一及第二邏輯單元。 1 7.如申請專利範圍第1項所述之選擇熔絲電路，其中該 比較器另包含有一訊號輸出端，用來輸出該閂鎖器閂鎖之 訊號。

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