TWI279882B - Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign - Google Patents

Description

1279882 五、發明說明（1) 【發明背景】 1. 發明領域 本發明係關於一種半導體積體電路裝置，—甘M # 凡具關於一^ 種半定製半導體積體電路裝置，及此種半定制坐1舰扯 '氣平導體積體 電路裝置之半定製方法與重設計方法。 2. 相關技術的描述 特殊應用積體電路（Application Specifie

Integrated Circuit ;ASIC)係定義為特殊使用者所定 之積體電路。ASICs可分成二個種類。第一種稱為「單\ 基礎積體電路」’而另一種稱為「問陣列」。#單'''元基+礎7" 體電路需要一組從電路元件製造至金屬化之完整製程的= 製光罩。另一方面，閘陣列則在不同使用者所通用之母^ (master slice)上製作。諸如邏輯閘之電路元件係製 在母片上，且經由金屬化而可程式化。換句話說，母片备 透過金屬化製程而個別化處理。因此，閘陣列僅需要金^ 化之定製光罩。「半定製積體電路」一詞係指部分為不同 使用者所通用，而部分為特定使用者所定製之各種不同 類的積體電路裝置。 種 關於ASICs已有各種設計/製造技術被提出。關於大 =_ 電路（Large-Scale-Integration ; LSI )之設計/ 製 二/H，^揭露於美國專利第5,85 8,8 1 7號及PCT公開第W0 , 〜。此設計/製造技術允許使用者自多個候選功 :二選擇一邏輯功能，而ASIC則根據遮罩—可程式化功 月b品塊來製作。詳言之，通用功能區塊係排列於一半導體

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晶圓上，而每一功能區塊之電路元件則透過一下層金屬化 層加以連接。進一步則將一組分割化之導電圖案陣列形成 於一上層金屬上。因此，此多層結構包含功能區塊之電路 70件^電路元件之配線及分割化導電圖案，並且為不同的 使通用。因此’習知技術之設計/製造技術係以類 ::閘：列之母片之一母晶圓為基礎。當所需求之功能決 疋守衣^者會β又计上層金屬化層，而這些功能區塊則透 過此上層金屬化層選擇性地連接。為連接功能區塊，製造 者會根據分割化導電圖案設計配線路徑，將這些功能區塊 連接至分割化導電圖案中所選擇的導電圖f。此步驟僅需 一個光罩。因此’主晶圓僅透過一遮罩步驟來定製。 PCT公開第W0 99/25023號揭露了配置於上層金屬化層 底下之介層洞曾被使用在主晶圓之定製過程中。 曰 曰本專利公開公報第7-1 06949號（對應於美國專利第 5, 0 55, 7 1 8號）揭露一種通用邏輯模組之電路配置。此通 用邏輯模組包含多工器，且使用者可利用此多工器決定^其 組合式的邏輯功能。此日本專利公開公報揭露包含二個4、 端輸入多工器的通用邏輯模組，且利用3個2端輸入多工器 組合成此一 4端輸入多工器。四個輸入信號係供$給至^一對1 端輸入多工器，而二個輸出信號則自該對2端輪入多工器 供給至第三個2端輸入多工器。此日本專利公開公報並未 揭露這些2端輸入多工器的電路配置。一標準2端輸入多工 器係由三層級構成，亦即，第一反轉層級、第二:送=層 級及第三反轉層級。若此4端輸入多工器由標準之2端輸二

Ϊ279882 、發明說明（3) 多工器來施行，則輸入信號在到達 節點之前，必須通過6層級（亦即，剧入夕工器之輸出 輪入多工器由具有反轉輪出之2端輪^級X 2)。若此4端 不需要第三反轉層級。在此例中，輪入入夕工器來施行’即 輪入多工器之輸出節點前，將會通過4層。級到達此4端 此4端輸入多工器亦可由反相器及^送閘之組合來實 也。在此例中，輸入信號在到達4端& > 、 過4層級。 牡連4柒輸入多工器之前將通 另一種通用邏輯模址Ρ,Ι揭雷Μ ¥ 泸^ ^ ^ Γ 1則揭路於美國專利第5, 684, 4 1 2 稱為一種定製陣列之單元形成部」 用邏輯模組包含一NAND閑、二個2端輸入多工器α/α及一個 級Λ ·工器LARGE。此2端輸入多工器Α包含第-反轉層 ^第二傳迗閘層級，而此2端輸入多工器large則包含第 傳送閘層！及第二反轉層、級。因此，當一輸入信號供給 通用邏輯杈組時，此輸入信號會以最大值通過邏輯層 〇 其他種通用邏輯模組則揭露於美國專利第4，9 1 0，4 1 7 唬及第6, 014, 038號。在這些通用邏輯模組中，有多種組 合之邏輯功能可供選擇。

At 如上所述’習知之通用邏輯模組可以達成多種邏輯功 2 °習知之通用邏輯模組係由2端輸入多工器之一系列組 σ所構成，並且相當於一多端輸入、多層級之多工器。藉 由選擇性地將可由電源電壓代表之邏輯「1」，以及可由 接地電屋代表之邏輯「〇」供給至此多端輸入、多層級之

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多工器，此多端輸入多層級多工器可達成一預定邏輯功 能0 五、發明說明（4) 以下，將就習知之半定製積體電路裝置中金屬部位的 選擇作一說明。圖1顯示一習知半定製積體電路裝置内之 信號傳遞路徑al-a2、bl-b2、C；1_C2及dl〜d2。雖^此習知 半定製積體電路裝置具有5層金屬化結構，但圖丨；；'係顯示 第四層金屬化層及^第五層金屬化層。此第四金屬化層包含 三行導電部位4。每一行則由四個導電部位形成，因曰此圖i 中顯示十二個導電部位4。第四金屬化層與第五金屬化層 之間的層間絕緣層中，形成有十二對介層洞〇，而每一介 層洞4 V則各自與此十二個導電部位4相關。這二十四個介 層洞4V係排列成八列。每一導電部位4之兩端係曝露至所 對應之該組介層洞。這些導電部位4及介層洞4V則形成於 用以構成此習知半定製積體電路裝置之主晶圓中。 第五金屬化層包含由剖面線所示之導電帶5。一導電 層係沉積於層間絕緣層之上，且透過光刻及蝕刻技術圖案 Μ導電帶h雖㈣i中顯示十六條橫線，<旦是這些橫線 乃顯不可供用以形成導電帶5之執跡。每二條執跡之雙側 配置兩列介層洞4 V。

#號路徑al-a2包含形成於第二及第十一執跡中之 5 ’、且位於第二軌跡中之導電帶5係連接至導電部位& =右邊那行。最右邊那行的導電部位4會使黑色方塊 之6個介層洞〇彼此連接。信號路徑51外2包含第三 五執跡之導電帶5，而位於第三執跡中之導電帶5係連

1279882 五、發明說明（5) 2至V電σ卩位4中最左邊那行。最左邊那行的導電部位會 ，黑色方塊所代表之7個介層洞4V彼此連接。另一方面， ^號路位cl〜c2包含第六及第十執跡，且位於第六軌跡之 =電係連接至導電部位4之中間那行。中間那行的導電 :位會使3個介層mv彼此連接。冑然此3行導電帶係分別 ^配予3個信號路徑al-a2、bl-b2及cl-c2，但此3行導電 帶al-a2、bl-b2及cl-c2並不需要使用到所有的導電帶。 ίΐ此一理由，第四信號路徑"1^2係形成於第四及第五 :-化層中。詳言之，位於第十四轨跡之導電帶5係透過 :間那行未使用之導電部位4連接至導電帶5。第五金屬化 層之導電帶5與第四金屬化層之導電部位4 將需要二個介層洞4V。 主且逯接 圖2顯示習知半定製積體電路裝置之另一種金屬選 Ϊ。在第四金屬化層巾’導電部位4係由三導電層4取代。 換句話說，第四金屬化層中之導電層4並未分割成片段， 且介層洞4係形成於每一導電層4之兩端及其中間部位上。 根據此一理由，在第四及第$厶扈几麻士 Μ /、 作示汉弟五金屬化層中僅形成3個信號 路徑al-a2、bl-b2 及dl-d2。 詳言之，最右邊的導電層4、最左邊的導電層4及中 ，導電層4各自分配予信號路徑al_a2、M_b2&di_d2。俨 號路徑al -a2包含連接至最右邊導電層4之第二及第十一 I 跡中之導電帶5 ’而這些導電帶5則僅透過黑色方塊所代表 之2個介層洞4V ’連接至最右邊的導電層4。信號路徑 M-b2包含第三及第十五軌跡中之導電帶5，且這些導電帶

第10頁 1279882 五、發明說明（6) 僅透過2個介層洞4V連接至最左邊的導電層4，而信號路徑 則包含第十四及第十六軌跡中之導電帶5，且這些導 電帶係透過黑色方塊所代表之2個介層洞4V連接至一 導電層4。 以下’將詳細說明習知技術的缺點。圖1所示之習知 技^ 另-習知技術以下分別稱為「第一習知技術」及 苐一，白知技術」。在第一及第二習知技術中，未使用之

黑i圓圈標示。標示白色圓圈之軌跡則配置第五 至屬化層之導電帶5。配置介層洞之列則以記號「X =二，以作為垂直連接之介層洞4V係標示成黑色，而二使 用之；I層洞4V則標示成白色。 μ在a2第：技術中，三行導電部位4係供四個信號路 =用妙 cl_c2及dl_d2所使用。只有一個執跡未 =用^而’此垂直連接需要使用到八列介層洞4v。配 ΐ因多’以致於無法提供信號路徑八個軌 半可以t使用η層之大量面積，並且此面積只有-之主要^題在於資源使用的浪f。 了之金屬選擇 信號：徑二，戈严二,技術中’三層導電層4係供3個 al-a2、b \ 卜2及.d2所使用。4個信號路徑 轨跡传盘U 及dl-d2將再需要一導電層4。十個 積，將：U列:層洞〇相連。其介層洞〇所佔據的面 、 曰比弟一 $知技術之介層洞4V所佔據的面積為小。 1279882

而分配予執跡之面 會比第一習知技術 一寬廣的面積。因 題亦是資源使用的 積與分配予介層洞4 V 的比值為大。然而， 此，第二習知技術之 浪費。 之面積的比值’將 介層洞4V仍會佔$ 金屬選擇的主要問 =號路徑係' 用以在主晶圓上戶斤製作之電路間傳遞信 號。就k號傳遞特性的觀點而言，第一及第二習知技術之 =選擇並不理想。雖然第一及第二習知技術之信號路徑 dl-d2 ^需要2個介層洞4V，且第一習知技術之其他每〆個 信，路徑al-a2、M-b2&cl—c2需要二個以上的介層洞， 但第一習知技術中每一個信號路徑al—a2及…—b2僅需通過 一個’I層洞4V。這疋因為事實上第一習知技術的導電層被 ^割成片段4。介層洞4V愈多，總接觸電阻越大。由於沿 著#號路徑al-a2、bl-b2及cl-c2上大量時間常數的關 係，因此信號將會出現不欲見到的延遲。因此，第一習知 技術之金屬選擇所固有之次要問題乃是信號傳遞特性差。 雖然信號路徑al—a2之導電帶以及信號路徑以―b2之 電帶係以9個間距之長度及相當於丨丨個間距之長度而分 隔，但此導電層4係等於1 5個間距。亦即，此導電層4亦具 有未用於信號傳遞之部位。此未使用部位會造成大量的& 生電容。由於沿著信號路徑al—a2及匕丨―b2上大量時間常數 的關係，因此信號將會受到延遲。因此，第二習知技術 金屬選擇本身存在的次要問題，亦是信號傳遞特性差: 第一及第二習知技術之金屬選擇中，信號傳遞路經 a卜a2、bl_b2、C；l-C2及(Π-d2的長度係彼此相異。若=此

1279882 五、發明說明（8) 信號傳遞路彼被分 則由於h號路經間 重。因此，第一及 三個問題係不均句 【發明概要】 因此本發明一 裝置，其提 及寄生電容 本發明 置之定製方 本發明 置之重設計 依本發 裝置，包含 多層金屬化 層’其具有 複數種半定 於該至少一 地被連接至 的導電帶之 直於該等特 供給定 減小之 一重要 法。 一重要 方法。 明一實施樣態 一功能層，在 在該功 連接至 電路裝 上且包 该專功能區塊 圖案； 之方向 配到特定同步脈衝電路之脈衝信號時， ，巨大差異，資料偏斜的情況將會很嚴 第二習知技術之金屬選擇本身存在的第 的信號傳遞路徑。 重要目的在於提供一種半定製積體電路 製的设計者一高自由度，以及接觸阻抗 信號路徑。 目的亦在於提供一種半定製積體電路裝 目的亦在於提供一種半定製積體電路裝 結構， 至少一 製積體 通用層 一第 其提供了 一種半定製積 區塊； 含至少 區塊之導電圖案 定製層 其具有 定方向 ，其具 一基板上形成功能 能層上形成，且包 該等功能 置所通用；以及一 含一下金 及在互相 定方向 以及一層間絕緣層，被插 具有該第一圖 之間被選擇性 層之間，且 該等導電帶 一上金屬 上指向的 入至該下 案之該等 連接的導 屬化層， 平行之特 化層（2 1) 導電帶之 金屬化層 導電帶及 電插塞之 一第二 及該上 該第二 一第三 體電路 以及一 一通用 ，且為 ’形成 選擇性 上指向 有在垂 圖案； 金屬化 圖案之 圖案。

第13頁 1279882 五、發明說明（9) 依本發明另 實施態樣 體電路裝置之 具有至 該等下 導電帶 緣層’ 該方法 等下導 相等而 案；一 案；一 下導電 資料， 成之合 料俾能 中間結構的方 化層，係被分 在相互平行之 該等特定方向 入該等下導電 包含下列步驟：a)製備 少二金屬 導電帶係 係在垂直 係被安插 其提供一種 法’該半定 配至下導電 特定方向上 之方向上延 帶及該等上 定製一半定製積 電路裝置 導電帶’ 而該等上 製積體 帶及上 延伸， 伸；及 導電帶 第一設計資料， 電帶之一第一圖 -層間紀 之間；而 其表示該 以固定間 第二設計 第三設計 帶中形成 其表示即將在該 適接觸孔之一第 產生一放大資料 案；一 配置之 其表示 距二維 資料， 資料， 之接觸孔之 其表不 閉區域之 刪除與該 適導電帶 圖案；d) 接觸孔之 屬化層之 依本 裝置之重 層，係形 伸展之 等下導 ，俾能 根據該 一第二 一第三 發明又 設計方 成有複 一尺寸 電帶及 決定一 第三設 組合圖 組合圖 一實施 法，該 數功能 層間絕 二虛設 ’其表 再現圖 該等伸 該等至 計資料 案；以 案。 樣態， 半定製 區塊； 第一虛設資 合適導電帶 該等上導電 即將在該層 第三圖案； 緣層及該等 圖案；b)放 示佔據該等 案；c )從該 展完全及部 少一金屬化 及讀苐二虛 及e)決定另 料，其表示長度 之一第 層之一 虛設圖 第二圖 間絕緣層及該等 以及一第二虚否又 合適導電帶中形 大該第一設計資 下導電帶周園封 第一虛設圖案中 分重疊之該等合 層的一第一組合 設資料決定該專 一該等至少二金 其提供一種半定製積體電路 積體電路裝置包含一功能 通用層，係形成在該功能

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五、發明說明（10) 層上，且具有至少一導電圖案與該等功能區塊連 數種半定製積體電路裝置所通用；及一定製層，盆且 電帶之一第一圖案，與該第一圖案之該等導電帶垂直之= 電帶之一第二圖案，及一層間絕緣層，係被插入至該第一 圖案及該第二圖案之間且形成有導電插塞之一第三圖 該導電插塞選擇性地連接在該等第一導電帶及該等第二 電帶之間；而該方法包含下列步驟：a)複檢該第一圖案’ 看哪一導電帶將被連接至該第二圖案之該等導電帶而益須 變化該第一圖案；b)檢視該第二及第三圖案之光罩而看多 少光罩將被重設計；以及C)為〜新的半定製積體 設計至少一該等光罩。 1 【較佳實施例之說明】 半定製積體電路之結構 參見圖式中之圖3，將本發明體現之ASIC係標示為來 考符號10、。此ASIC10係製作於一半導體基板“之上。此 AS IC10分為一功能區塊層BL及一金屬化多層結構MT。此 能區塊層BL包含複數個功能區塊，以及與每一功能區塊 結合而形成之通用邏輯單元。雖然功能區塊中包含大量 通用邏輯單元，但圖3中只顯示2個通用邏輯單元。每一功 能區塊可包含與本發明背景所述相關之一種電路配置。 此金屬化多層結構MT包含5層金屬化層n、15、17、 19及21，以及層間絕緣層I2a、12b、12c、12d、12e。詳 :之，功旎區塊層BL之上係覆蓋第一層間絕緣層丨2a，而 第一金屬化層11係圖案化地形成於第一層間絕緣層丨2a之

1279882 五、發明說明（11) 上。介層洞係形成於第一層間絕緣層1 2 a之中，並且填充 ，電插塞13。功能區塊則選擇性地透過導電插塞13連接至 第一金屬化層11。第一金屬化層丨丨上覆蓋了第二層間絕緣 層1 2b，而第二金屬化層】5則圖案化地形成於第二層間絕 緣層1 2b之上。介層洞係形成於第二層間絕緣層i礼曰之3中， 亚且填充導電插塞14。第一金屬化層u則透過 電性連接至第二金屬化層1 5。 土 同樣地，第二金屬化層15上係覆蓋第三層間絕緣層 2y，而第二金屬化層17則圖案化地形成於第三層間絕緣 曰c之上。介層洞係形成於第三層間絕緣層〗之中， 2充導電插塞16。第二金屬化層則透過導電 性 ^至第三金屬化層17。第三金屬化層17上係覆蓋第=生 ，J緣層12d，而第四金屬化層19則圖案化地 曰 之上。介層洞係形成於第四層間絕緣侧 =並且填充導電插塞18。第三金屬化川則透過導電 = 連接至第四金屬化層19。第四金屬化層19上係 層Γ邑緣層12e ’而第五金屬化層21則圖案化地 ==I絕緣層126之上。介層洞係形成於第五層 間絕緣層12e之中，並且填充導電插塞2〇。第 19則透過導電插塞2。電性連接至第五金屬化第層21。胃 =5,金屬化層π、15、17、19及21，以及介層洞 門的#、,96、18及2〇係分為3個族群。最高的族群22、中 」 失」杈群A」之圖案可依不同使用者訂做 第16頁 1279882 五、發明說明（12) 之ASICs加以任意設計。換句話說，ASIC 10係以金屬化層 19/21及導電插塞20之陣列來加以定製。另一方面，金屬曰 化層11/15/17及導電插塞陣列13/14/16/18則固定為某種 圖案，且族群「B」及「C」之圖案對不同使用者所訂做之 ASICs而言，皆為相同。當重設計以此ASIC為基礎之積體 電路裝置時，製造者可以改變第五導電插塞2〇之陣列，及 第五金屬化層21，以及再次使用第四金屬化層19。或者， 製造者亦可再次使用第四金屬化層19及導電插塞2〇之陣 列，而僅重設計第五金屬化層2 1。 敎群「A」22包含第四金屬化層19、導電插塞2〇及第 五金屬化層21。第四金屬化層19之圖案、導電插塞2〇之圖 案及第五金屬化層21之圖案是可改變的。換句話說，第四 金屬化層19、導電插塞20之陣列及第五金屬化層具有專屬 於ASIC 10之個別圖案，並且通常與其他ASICs所包含之圖 案不同。因此，此ASIC 10係以族群「A」之圖案加以定 製。 “族群「B」23包含導電插塞14、第二金屬化層15、導 電插塞16、第三金屬化層17及導電插塞18。第二15及第三 金屬化層17中的導電帶及導電插塞14/16/18係作為電源分 酉己，、地線、一測試電路用信號線以及脈衝信號線，並且 。自具有ASICs之通用圖案。此測試電路包含一記憶體用 2建自我測試電路系、统’並被分配至功能區塊祕之一 二。舉例而§ ，此測試電路用之信號線係為内建自我測 …路之信號線、掃描用之一連續線路、於輸入及輸出電

1279882 五、發明說明（13) 路中進行邊界掃描用之另一連續線路，以及用於測試多種 模組之一匯流排系統。 ^群「c」包含導電插塞13及第一金屬化層丨〗，且導 電插基1 3及第一金屬化層1丨佔有分配至功能區塊之區域上 的面積。第一金屬化層n中的導電帶及導電插塞13係 通用邏輯單元以及功能區塊層BL所包含之導電帶之内連”、、 接’並且各自具有ASICs之通用圖案。 「A 卜心、M-b2、C卜C2及d卜d2係建構於族群 」 ，α圖4所不。橫線代表著層間絕緣層1 2 e上之 = 跡係選擇性地用於第五金屬化二導電 ΐ、商仆層19中之導電帶19則配置於為導電Ϊ21 最適化之圖案±。接觸孔係形 ▼ 中’並配置於導電帶19之兩端。因f ，之 …中产無任何未使用之接觸孔。0此在第五層間絕緣層 信號路徑al-a2具有第二及第十一 21。導電帶19在第二及第十一勤/軌跡中之導電帶 2〇將第二軌跡與第十一軌跡中之導：且導電插塞 之兩端。信號路徑心,2僅需要：1連接至導電帶19 並未包含其它未參與信號傳遞之額直連接’且導電帶 信號路徑M -b2具有第三及第 21。導電帶19在第三軌跡與第十軌跡中之導電帶 插塞20係將第三及第十 亦之間延伸，且導電 19之兩端。信號路徑bl，僅需要 γ連接至導電帶 帶19並未包含任何其它未參與信 直連接，且導電 虎傳遞之額外部位。 1279882 五、發明說明（14) 、 仏號路徑cl—c2包含第六及第十軌跡中之導電帶21。 =電π 1 9在第，、及第十軌跡之間延伸，且導電插塞2 〇係將 弟六及第十軌跡中之導電帶21連接至導電帶19之兩端。信 唬路徑cl-c2僅需要二個垂直連接，且導電帶“並未包含 任何其它未參與信號傳遞之額外部位。 信號路徑dl-d2包含第十四及第十六軌跡中之導電帶 2二ί::19在第十四及第十六軌跡之間延伸，且導電插 土 20將弟十四及第十六轨跡中之導電帶連接至導電帶“之 兩端。信號路徑dl-d2僅需要二個垂直連接，且導電帶19 亚未包含任何其它未參與信號傳遞之額外部位。 「根據上述說明可以瞭解，金屬化MT多層結構的族群 A」係包含一層以上之金屬化層19/21，以及導電插塞？ 2列，並且每一訊號路徑心2、Μ，、…⑽ fCl-C2所產生之所有接觸電阻，會小於第一習知技2 相對應信號路徑之所有接觸電阻，並且每一信號路秤之 al-a2、M-b2或dl-d2所產生之寄生電容，亦會小於^ 習知技術之相對應信號路徑所產生之寄生電容。、示― 以黑色圓圈標示之軌跡並未使用。用以

=替代。因此，本發明之金屬化訂多層金屬 J

群「A」，可提高設計作業之彈性。 L 敦計方法

1279882 五、發明說明（15) 此ASIC 10具有位於功能區塊層上之金屬化奵多層結 構，且此金屬化多層結構被分割為定製層（亦即，族"群。 「A」）以及預製層（亦即，族群r b」及「c」）。對 ASICs來說，幾乎所有通用邏輯單元用之信號線、電源分 配線、地線、脈衝信號線及測試電路用之信號線為通用 的’並且设计於預製層中。另一方面，其餘之信號線對 AS I C 1 0來說是獨特的，並且分配於定製層中。在此例 中，定製層包含三種圖案，因此製造者須要使用三道光罩 以製作三種圖案。 一

々在光罩之設計工作中，二個下層光罩，亦即用以製作 第四金屬化層19之光罩與用以製作填充導電插塞2〇之接觸 孔陣列之光罩’係以下列方法加以設計。針對代表符合光 罩條件之設計資料及代表可用於基板別整體表面之信號路 徑之合適導電帶陣列的虛設資料，執行一預定資料處理。 此一個光罩係由第一定製之AS I C來決定。電路特性的改良 以及電源消耗率的降低乃是透過圖案所欲得到的目標。另 一用以製作第五金屬化層之光罩，則是根據第四金屬化層 19之圖案以及導電插塞20陣列之圖案而為第一asic設計。

备第一疋製ASIC為其它AS 1C而重設計時，最好善加利 =先刚設計的結果，因為如此一來重設計的工作將可在短 日寸間之内元成。換句話說，為第一 As丨c設計之光罩，將儘 可能多重新提供予另一ASIC使用。然而，在重設計之工作 中，製造者避免不了須製作用以形成第五金屬化層21之光 罩。從此觀點來看，最好透過此最上層金屬化層之光罩的

第20頁 1279882 五、發明說明（16) 設計工作來決定通用邏輯單元終端之電位以及終端之連 接。 在資料處理過程中’最好儘可能地減少彼此相鄰之導 電帶所產生之寄生電容，因為此寄生電容將會造成沿著此 導電帶之信號的延遲。由此觀點來看，舉例而言，若導電 帶的寬度增加2個間距，就必須修正遮罩之設計資料’以 及執行修正後之遮罩設計資料與虛設資料之減算處理’亦 即NOT運算。最後，經由此減算處理所獲得之差異會加入 至此遮罩之原有設計資料中或與此遮罩之原有設計資料進 行加算處理，亦即OR運算。 因此，雖然在每一個定製工作中，第四及第五金屬化 層19/21及導電插塞20陣列係任意地設計，但製造者在考 量其它AS I Cs的重設計工作時，可以就第一組光罩加以設 計以減少須重設計之光罩的數目。 圖5、6、7、8及9顯示不同ASICs的定製工作。假定此 製造者欲利用本發明之用以製作第四及第五金屬化層 19/21之光罩，以及用以製作欲填充導電插塞2〇之接觸孔 陣列之光罩的第一設計工作，來定製“1(：。積體電路裝置 的功能區塊層BL包含未使用的反相器26。地線GND係連接 至未使用之反相器26的輸入節點H01，如圖5中之箭頭AR1 所不’而導電插塞20a之接觸孔則分配予此未使用之反相 器的輸出節點N01，如箭頭AR2。此積體電路另需一信號路 徑 SP1 〇 使用者會向製造者訂製此積體電路裝置。製造者係以

第21頁 1279882 五、發明說明（17) 本發明之AS I C為主，設計此積體電路裝置。製造者會將 表圖5所示之配置方式的設計資料，以及代表合適作為導 電帶陣列的虛設資料重疊於一電腦辅助設計工具之榮'幕 上，並決定導電帶19a及虛設導電帶19b，如圖6所示。卢 设導電帶1 9 b並不傳遞信號，亦不傳遞電源電壓。然而， 此虛設導電帶1 9 b可使餘刻過程較均一性地進行。導電帶 19a/19b之圖案會轉移至第四金屬化層，而用以製作第= 金屬化層19之光罩將會設計成具有此一圖案。 接觸孔會形成於此導電帶丨9a之兩端位置，而用以形 成接觸孔的光罩將會設計成具有此圖案。製造者更需一 個用以形成第五金屬化層21之光罩。製造者會設計 : 7所示之導電帶21a圖案之光罩。因此，製造者係利 = 光罩，定製使用者所需之ASIC。 假定使用者要求製造者改變輸入節點H〇l之連接， 其從地線GND改連接至另一邏輯閘之輪出節點。製造】 重設計此，體電路襄置以及光罩。在新的積體電路裝置夺 中，反相益26係參與信號處理，且信號路徑sp2及信 控spi’得、連接至輸入節點H1及輪出節點謝 之^ AR3及AR4所示。 口0〈前碩 輸f節點N01及信號路徑spi間之連接需要-條卢 = ，但是導電帶/虛設導電帶19a/i9b =

化層19之光罩可用於新的積體電路 二體電路裝置會需要填充導電插塞20用之額;、卜 接觸孔及額外之導電帶21。製造者重設計填充導電插L

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用之接觸孔的光罩，以及用以製作第五金屬化層之光罩。 導電帶21a之圖案係顯示於圖9中。因此，製造者係以一組 新的光罩定製本發明之ASIC。 ,、 以下，將就光罩之設計工作做詳細之說明。圖1〇A至 圖10D顯示用以製作第四金屬化層19之光罩的設計工作。 ‘電π 1 9 a係形成於第四金屬化層丨9中，且設計資料係代 表圖1 Ο A所示導電帶的圖案。當一設計者呼叫此一代表第 四金屬化層中之導電帶丨9a之設計資料時，電腦輔助設計 工具會於螢幕上產生如圖10A所示之影像。反之，當此設 计者呼叫代表合適作為導電帶陣列的虛設資料時，此電腦 輔助設計工具就會在螢幕上產生如圖丨〇 B所示之影像。

設計者指示電腦輔助設計工具將代表導電帶丨9a之設 計資料’與代表合適作為導電帶1 9 b之虛設資料重疊在一 起’以重現此導電帶1 9 a尺寸。電腦輔助設計工具會產生 導電帶19a與合適導電帶i9b重疊在一起的資料，並且將圖 1 0A所示之影像與圖1 〇B所示之影像加以重疊。電腦輔助設 計工具會放大導電帶1 9 a。在此例中，電腦輔助設計工具 會將每一導電帶在橫向、縱向之方向上伸展二個間距 (pi tch )等距長度。電腦輔助設計工具會產生放大後之 導電帶1 9 c之影像，以及會將此放大後之導電帶1 9 c的影像 與導電帶19 a/合適導電帶i9b之影像重疊，如圖10C所示。 此放大後之導電帶19c係由重現尺寸之資料表示。 接著，電腦辅助設計工具會對重設計之資料進行NOT 運算，並且之後再於合成的設計資料與轉化後之重設計的

第23頁 1279882 五、發明說明（19) 1貝9a枓ΐ 3 Ϊ行0R運算。*大後之導電帶的影像會自導電帶 工且合電帶19b之影像中㈣。之後，電腦輔助設計 开代表第四金屬化層19 (參見圖6)之圖案的圖 =’、’且產生代表移除結果之影像，亦即，圖1 0 D所 代表之影像。因此，便可獲得第四金屬化層⑺之圖案。 導電插塞20之圖案，亦即，第五層間絕緣層中之接觸 ^下列方法加以設計。這些接觸孔係以參考符號2〇a 力口 不、，如同所導電插塞之標示一樣。接觸孔2〇a係形 ;母導電帶19&二端之上，且圖11A顯示位於導電帶 9a上之接觸孔2〇a的影像。接觸孔2〇&的設計資料代表圖 11A所顯不之影像。當一設計者呼叫代表合適接觸孔陣 列的虛設資料時，電腦輔助設計工具會產生合適接觸孔 20b之&影像與合適導電帶19b之影像，如圖11β所示。電腦 輔助設計工具會先產生代表圖1 1 A與圖11 B影像間之重疊影 像的合成資料。

設計者指示電腦辅助設計工具重現導電帶丨9a之尺 寸。電知輔助設計工具會產生代表放大後之導電帶丨9c之 重現尺寸的資料。圖11 C係顯示放大後之導電帶1 9c之影像 與導電帶19a之影像、接觸孔2〇a之影像、合適導電帶19b 之影像及合適接觸孔之影像2〇b之重疊情形。設計者指示 電腦輔助設計工具決定接觸孔2〇a及虛設接觸孔2〇b。電腦 輔助設計工具會針對重現尺寸之資料、代表導電帶丨9a之 設計資料及代表合適導電帶丨9b之設計資料進行not運算， 並產生轉化之尺寸重現資料以及轉化後之設計資料。電腦

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賴> =1工具會進一步地在合成的資料與轉化後之尺寸重 貝料/轉化後之設計資料之間執行0R運算。之後，導 ^ I /放大後之導電帶191) /合適導電帶/i9c之影像會 成影像中移除，並於螢幕上產生接觸孔20a/虛設接 ，20b之影像，如圖所示。圖11E顯示第四金屬化層 中，導電帶19a/虛設導電帶19b之影像。當設計者想要確 認第四金屬化層19與第五金屬化層2〇間之關係時，接觸孔 2〇a /虛設接觸孔2〇b之影像會與導電帶19&/虛設導電帶 19b之影像重疊，如圖11F所示。

根據所接收的重設計訂製，製造者會重設計積體電路 裝置。製造者會確認自反相器26之輸出節點Ν〇ι至目標之 信號路徑上，一虛設導電帶1 2ba係可取得的。製造者^定 不需重設計第四金屬化層1 9之光罩。然而，製造者認為使 用接觸孔20a之陣列的光罩及第五金屬化層21之光罩^系不 可能的。製造者改變了接觸孔20a的設計資料，而重設計 了相似於圖1 1 A至圖1 1 F所示圖案之接觸孔2 0 a /虛設接觸 孔20b的圖案。 當使用者要求製造者加入另一種邏輯閘而安插至作麥 路徑時，製造者便以類似的方式重設計積體電路裝置。° 假如對於信號延遲的要求係嚴格的，那麼設計者就會 將每相鄰二導電帶1 9a之間所連接的寄生電容降低，並T且9

將第四金屬化層1 9及第五層間絕緣層1 2e設計如下 ^10A

圖1 Z A 至1 2D及圖13A至13F描繪了第四金屬化層19上以及經由另 一電腦程式之執行所獲致之第五層間絕緣層1 2e中f形成

1279882 五、發明說明（21) 的接觸孔上的設計工作。 設計資料及虛設資料係被載入至電腦輔助設計工具 中。設計資料代表著第四金屬化層中的導電帶19a，而電 腦輔助設計工具產生了一個導電帶1 9a的影像，如圖丨2A所 示。另一方面，虛設資料代表著合適的導電帶19b之陣 列，而電腦輔助設計工具產生了一個合適的導電帶19b的 影像，如圖12B所示。

電腦輔助设計工具首先產生代表著與合適導電帶19b 重疊之導電帶1 9a的合成資料。接著，電腦輔助設計工具 將設計資料放大。為了避免導電帶19a有著大量的電容了 電腦輔助設計工具會將各個導電帶丨9a在橫向及軸向兩方 向上以四間距之等距的長度來伸展，而產生放大的資料。 當電腦輔助設計工具被要求產生一根據放大資料之影像 時，電腦輔助设计工具會產生一與放大的導電帶IQ。重疊 之導電帶1 9a/合適導電帶1 9b的影像，如圖1 2C所示。

接著’電細輔助没計工具在放大的資料上執行NOT運 算以及在反放大資料及合成資料之間執行〇R運算。電腦輔 助設計工具從導電帶19a/合適導電帶i9t)的影像中減去放 大導電帶19c之影像，而產生了第四金屬化層19之影像， 如圖1 2 D所示。 電細輔助设计工具根據圖1 2 A所示之第四金屬化層1 g 中的圖案執行下列接觸孔20a之資料處理。接觸孔2〇a即將 形成在各個導電帶19a之兩端上，而圖13A顯示接觸孔2〇a

第26頁 1279882 五、發明說明（22) 孔20b之陣列的虛設資料時，電腦輔助設計工且便產生 合適接觸孔20b之影像以及合適導電帶19b之影像，如圖 1 3B_所不。電腦輔助設計工具首先產生代表著圖1 3 a及丨 所不影像之間重豐影像的合成資料。 設計者指示電腦輔助設計工具將導電帶19之尺寸重 現。電腦輔助設計工具產生代表著放大導電帶l9c的尺寸 重現貧料。如前所述與第四金屬化層19上的設計工作相關 的疋，電腦輔助設計工具將各個導電帶丨9a在橫向及軸向 =方向上以四間距等距的長度來伸展。圖uc顯示與導電 之影像、接觸孔20a之影像、合適導電帶i9b之影像 ，合適接觸孔20b之影像相互重疊之一放大導電帶19c的影 像。 設計者指示電腦輔助設計工具決定接觸孔2〇a/虛設接 觸孔20b之佈局。電腦辅助設計工具在尺寸重現資料、代 表導電帶19a之設計資料及代表合適導電帶丨 ^0'運算，且產生反轉尺寸重現資料及反轉虛的 貝料。電恥辅助設計工具更在合成資料及反轉尺寸重現 =反=計資料之間執雜運算。然後，導電帶/放大導 3 W合適導電帶19b之影像從合成影像中減去，且接觸孔 2〇a/虛設接觸孔20b之影像如圖13])所示產生在螢幕上。 1 2E顯示第四金屬化層丨9中導電帶丨9a/虛設導電帶1 = $。當設計者想要確認第四金屬化層19及第五層間絕緣声 之間的關係時，接觸孔2〇a/虛設接觸孔2〇b之影 θ 導電帶19a/虛設導電帶19b之影像重疊，如圖13ρ所象示y因

第27頁 1279882 、發明說明（23) 此’依本發明之AS I C加強了設計度，且設計者可在電腦輔 · 助設計工具的幫助下將信號路徑最佳化。 在設計工作中，設計者會注意到圖丨3 E中所示之第四 金屬化層19之圖案不具有可取得供内連接用之一虛設導電 帶。在此情況下，設計者將決定自由度及信號傳遞特性之 間何者重要。 · 圖1 4至1 8描繪了在依於本發明之AS I C上重設計工作的 另一實施例。在如上所述之ASIC中，當製造者重設計積體 ·* 電路裝置時，製造者將接觸孔2〇a之圖案同導電帶21之圖 案給改變了。在此情況中，製造者僅改變了導電帶2 1之圖 一 案。 詳言之，製造者事先將特定的橫向軌跡分配至接觸孔 20a或導電帶19。換言之，製造者不容許任何導電帶21將 橫向轨跡佔據，而接觸孔20a及虛設接觸孔2Ob則只形成在 橫向軌跡上。製造者在一積體電路裝置上進行設計工作前 會先給定電腦輔助設計工具分配的指示。製造者會被設定 成對標示有黑色電路的橫向執跡進行分配（見圖1 4)。製造 者設計第四19金屬化層及第五金屬化層21及接觸孔20a， 以滿足信號路徑之條件。導電帶1 9a、虛設導電帶1 9b、接 觸孔2 0a及虛設接觸孔2Ob係配置在第四金屬化層19及第五 層間絕緣層20中，如圖1 5所示，而導電帶2 1係配置在第五 金屬化層1 9中，如圖1 7所示。儘管導電帶1 9 a橫跨標示有 黑色圓橫向軌跡，接觸孔20a及虛設接觸孔2Ob仍佔據了標 示有黑色圓之橫向軌跡，且任何導電帶2 1 a不延伸。導電

第28頁 1279882 五、發明說明（24) 帶2 1 a被允許沿著其他橫向軌跡延伸而無須使用第四金屬 化層1 9。一反相器2 6係處於閒置狀雜。

假定製造者重設計積體電路裝置。反相器2 6將被插入 至信號路徑（見圖16)。儘管第五金屬化層21被重設計成如 圖18所不，然製造者可再使用第四金屬化層19之光罩及接 觸孔20a/20b之光罩而無須任何的改變。第五金屬化層以 =圖案更因為接地線GND而變化。換言之，圖15所示之圖 於新的積體電路裝置。因此，儘管事先特定橫向 口古、刀配降低了設計的自由度，然將必須重設計的光罩 ;。個。因此，事先的分配讓部分的重設計工作得以卸 被 置 定 少 化 寄 面 中 衡 在 而 分成為 之間所 製層。 二金屬 信號路 生電容 邏輯 ，脈衝 。這些 /剛試 定位邏 ’當有 兩部分的 通用的下 定製層具 化層之間 徑之任何 之降低。 設計之信 信號及測 脈衝信號 電路形成 輯單元之 關的邏輯 述將了解 多層金屬 通用層及 有至少二 安排出無 部分的Is 而讓信號 號路徑通 試信號之 及測試信 部分之正 前將信號 單元之位 的是， 化結構 一積體 金屬化 未參與 號路徑 路徑以 常在定 信號路 號之信 反器的 路徑先 置決定 依本發明 ，亦即不 電路裝置 層，俾能 信號傳遞 。這會導 高速傳遞 製層中定 徑通常建 號路徑係 邏輯單元 安排好係 之後，製 之 ASIC 同積體 中特有 使設計 且經常 致接觸 信號。 製。另 立在通 由諸如 所決定 不容易 造者將 具有一 電路裝 的多層 者在至 性地變 阻抗及 一方 用層 相關脈 ，而且 的。然 可容易

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二：；⑽來看，内建的信號路徑係較 田路連績信號路徑通常在大型的巨大單元 ▼ 而測言:信，在沿著長信號路徑之傳遞中可能會失真。二， 而二，些k號路徑在通用層中被最佳化。製造者^二处 安排成短的，因為被定製的信號路徑係 將脈衝分布？路置於一最適當的位置，而不管十】輯= 大型的巨大單凡。這導致脈衝偏斜儘可能的減小了。因 五、發明說明（25) 二：排脈衝信號及測試信號之信號路· ί沾ίί!一積體電路裝置之前’已決定了脈衝偏斜，而 大的脈衝日守序邊緣已不被定製中設計的電子電路所需要。 使用者電路之信號路徑鮮少為脈衝信號所影響。先前技術 之ASICs具有一均勻的電源分配網路，因為製造者在接收 使用者之訂製之前會先設計電源分配網路。然而，諸如接 地線之電源分配線係被安排在依本發明AS丨Cs定製層中。 這表示製造者可一起設計電源分配線及·使用者電路θ之信號 路徑。製造者可集中大量的電源電壓在電路上而具有大量b 電流驅動能力。因此，依本發明之ASICs係導電至高性能 穩定電路。先前技術ASICs係在諸如〇· 25或〇· 35微米之最 小設計規格下來設計。設計的規格愈來愈嚴謹。目前的 A SIC s係在諸如0 · 1 8微米或〇 · 1 3微米的規格下設計。在此 情況下，電源分配傾向於較先前技術之AS丨Cs浪費更多的 配線資源。儘管如此，依本發明之AS ICs可提供使用者電 路所需的配線資料而不耗損。儘管定製層需要兩金屬層及 Ιϋΐ

第30頁 1279882 五、發明說明（26) 電插塞 儘管使 只重設 讓重設 一新設 少新設 圖案或 過程穩 f間的-導電插塞陣列，然只有一導 陣列可形成群組「B」。 金屬化層及 用者iu!層包含再使用圖案或可變化圖案。 十造者將電路配置之-部份改變，製造者 :十，交化圖案，且重新使用再使用圖案。再使用圖案 計工作得以卸下，且製造者在—短回復時間内完成 計模組之重設計工作。因此，再使用圖案係用來減 計模組之生產成本。 再使用圖案具有虛設子圖案或子圖案。虚設子 子圖案係在定製層之整個表面上伸展，而使得製造 定0 儘管本發明一特定實施例已被顯示及敘述，然熟習該 項技術者當了解在不脫離本發明精神及範圍之下可為各種 不同的變化及修正。 、 群組C可具有二金屬化層。另一種ASICs可具有五個以 上的金屬層。一種ASICs可具有一包含八金屬化層之金屬 化多層結構。在此情況中，群組「A」、「B」及「C」可 各別具有三金屬化層、四金屬化層及一單一金屬化層。若 ASICs為另一種可具有十二層金屬層時，群組「A」、 「B」及「C」便可分別具有四金屬層、六金屬層及二金屬 層0

I

第31頁 1279882 圖式簡單說明 圖1係一示意平面圖，顯示先前技術半定製積體電路 裝置之信號傳遞路徑； 圖2係一示意平面圖，顯示另一先前技術半定製積體 電路裝置之信號傳遞路徑； 圖3係一示意剖面圖，顯示本發明一 AS I C之結構； 圖4係一示意平面圖，顯示本發明之AS 1C中定製之導 電帶及接觸孔之佈局； 圖5係一示意平面圖，顯示為一 ASIC設計之一定製層 之導電帶配置； 圖6係一示意平面圖，顯示選自於AS 1C —虛設資料之 一第四金屬化層中的導電帶及虛設導電帶； 圖7係一示意平面圖，顯示AS 1C之一第五金屬化層f 的導電帶； 圖8係一示意平面圖，顯示經由一重設計工作而為另 一ASIC設計之定製層中的導電帶配置； 圖9係一示意平面圖，顯示經由一重設計工作之AS I C 之第五金屬化層中的導電帶配置； 圖10A至10D係示意平面圖，顯示第四金屬化層上的一 設計工作； 圖11 A至1 1 F係示意平面圖，顯示即將填充導電插塞之 接觸孔的一設計工作； 圖12A至1 2D係示意平面圖，顯示第四金屬化層上的另 一設計工作； 圖1 3A至1 3F係示意平面圖，顯示第五層間絕緣層中接

1279882 圖式簡單說明 觸孔之另一設計工作； 顯示本發明之一 AS 1C所併入之 顯示AS 1C中所併入之一導電帶 顯示一重設計工作中所決定的 顯示在重設計工作前，第五金 顯示重設計工作後第五金屬化 圖1 4係一示意平面圖 信號路徑； 圖1 5係一示意平面圖 圖案及一接觸孔圖案； 圖1 6係一示意平面圖 圖案； 圖1 7係一示意平面圖 屬化層之圖案；及 圖1 8係一示意平面圖 層之圖案。 【符號說明】 al-a2，bl-b2，cl-c2，dl-d2 傳遞路徑 4 導電部位 4V介層洞 5 導電帶 10 ASIC SB基板 MT金屬化多層結構 BL功能區塊層 11、1 5、1 7、1 9、2 1 金屬化層 1 2 a - e層間絕緣層 12ba虛設導電帶 13 介層洞

第33頁 1279882 圖式簡單說明 導電插塞 14 、 16 、 18 、 20 19a 導電帶 19b 虛設導電帶 19c 放大導電帶 20a 接觸孔 20b 合適接觸孔 21a 導電帶圖案 2 2 最高的族群 23 中間的族群 24 最低的族群 26 反相器 AR4箭頭 信號路徑 AR1、AR2、AR3、 SP1 、 SP2 、 SP1’ Η 0 1 輸入節點 Ν01 輸出節點 GND 接地

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Claims (1)

1279882 案號 91106804 六、申請專利範圍 1· 一種半定製積體電路裝置，包含 功能層（BL) ’在一基板（SB)上形成功能區塊；以及 多層金屬化結構（MT)，在該功能層（bl)上形成，且 iwi:-: F待件;二

包含 至少一通用層（11/15/17)，其具有至少一連接至該 等功能區塊之導電圖案，且為複數種半定製積體電路裝置 所通用；以及 一定製層，形成於該至少一通用層（Π/15/1 7)上； 其中 該定製層包含： 一下金屬化層（1 9 )，其具有選擇性地被連接至該 等功能區塊及在互相平行之特定方向上指向的導電帶 (19a/19b)之一第一圖案；及 一層間絕緣層（1 2 e)，被插入至該下金屬化層 (19)及δ玄上金屬化層（21)之間’且具有該第一圖案（19)之 該等導電帶（19a)及該第二圖案（21)之該等導電帶（21a)之 間被選擇性形成的導電插塞（2〇a/2 Ob)之一第三圖案。 2·如申請專利範圍第1項之半定製積體電路裝置，其 中該定製層更包含一上金屬化層（21)，其具有在垂直於該 等特定方向之方向上指向的導電帶（21a)之一第二圖案。 3 ·如申請專科範圍第1項之半定製積體電路裝置，其 中該第一圖案之該等導電帶（19a)之長度係被調整成各別 值，俾能使該第一圖案（19)之該等導電帶（19a)之兩端選 擇性地被連接至該等功能區塊及該第二圖案（2 1 )之該等導

第35頁 1279882 修正 曰 -- ---氬號 Q11__年 月 六、申請專利範圍 電帶（21a)。 4·如申請專利範圍第3項之半定製積體電路裝置，其 f ^該第一圖案（19)之該等導電帶所選擇之導電帶及自該 第二圖案（21)之該等導電帶所選擇之導電帶形成複數信號 路徑’而從該等功能區塊傳遞信號或傳遞信號至該等功能 區塊。 5·如申請專利範圍第4項之半定製積體電路裝置，其 ，至^ 一該第二圖案（21)之該等導電帶（GND)被連接至該 等功能區塊之一，俾能對其供應一電源電壓。 6 ·如申請專利範圍第1項之半定製積體電路裝置，其 2至少一該第二圖案之該等導電帶（GND)被連接至該等功 能區塊之一，俾能對其供應一電源電壓。 7·如申請專利範圍第i項之半定製積體電路裝置，其 中該至少一通用層（11/15/1 7)中該至少一導電圖案包含用 以傳遞一脈衝信號之一信號路徑。 8·如申請專利範圍第1項之半定製積體電路裝置，其 中該至少一通用層（11/15/17)中該至少一導電圖案包含— 測試信號之一信號路徑。 9·如申請專利範圍第1項之半定製積體電路裝置，其 中至少一該第二圖案（21)之該等導電帶（GND)、至少一該 第一及第二圖案（丨9/21)之該等導電帶之結合、該至少一 通用層（11/15/17)中至少一導電圖案及該至少一通用層 (11 / 1 5 /1 7)中另一導電圖案各別將一電源電壓、一信號、 一脈衝信號及一測試信號傳遞至該等功能區塊。

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10· —種定製一半定製積體電路裝置之一中間結構的 方法，該半定製積體電路裝置（10)具有至少二金屬化層 (19/21) ’係被分配至下導電帶（19a/19b)及上導電帶. (21a) ’該等下導電帶係在相互平行之特定方向上延伸， 而該等上導電帶係在垂直該等特定方向之方向上延伸；及 一層間絕緣層（1 2e)，係被安插入該等下導電帶q 9a/1 9b) 及該專上‘電τ ( 2 1 a )之間；其中該方法包含下列步驟： a)製備一第一設計資料，其表示該等下導電帶（19a) 之一第一圖案’一第一虛設資料，其表示長度相等而以固 定間距二維配置之合適導電帶（1 9 b )之一第一虛設圖案； 一第二設計資料，其表示該等上導電層（21a)之一第二圖 案；一第二設計資料，其表示即將在該層間絕緣層（丨2 e)

中選擇性形成之接觸孔（20a)之一第三圖案，俾能選擇性 地使該第一圖案與該第二圖案互相連接；以及一第二虛設 資料，其表示即將在該層間絕緣層（1 2e)及該等合適導電 帶（19b)中形成之合適接觸孔（2〇b)之一第二虛設圖案； b )放大該第一設計資料俾能產生一放大資料，其表示 佔據該等下導電帶（19b)周圍封閉區域之伸展（19c)之一尺 寸再現圖案； c)從該第一虛設圖案中刪除與該等下導電帶（19a)及 該等伸展（19c)完全及部分重疊之該等合適導電帶（19b) 俾能決定一該等至少二金屬化層的一第一組合圖案 (19a/19b)； d )根據該第三設計資料及該第二虛設資料決定該等接

第37頁 1279882 案號 911〇(jRnz| 六、申請專利範圍觸孔（19a/19b)之一第二組合圖案 以及 案 e)決定另一該等至少二金屬化層（2丨）之一第三 組合圖 11·如申请專利範圍第1〇項之定製一半定製積體電路 裝置之一中間結構的方法，其中該第一組合圖案包含該等 下導電帶（19a)及與該等上導電帶（21a)分離之虛設導電 (19b)。 12.如申請專利範圍第1〇項之定製一半定製積體電路 裝置之一中間結構的方法，其中該第二組合圖案包含該等 接觸孔’係充填有在該等下導電帶（19a)及該等下導電帶4 (21a)之間選擇性連接的導電插塞（2〇a);以及虛設接觸 孔’係充填有與該等上導電帶（2 1 a )分離之虛設導電插塞 (19b) 〇 1 3. —種半定製積體電路裝置之重設計方法，該半定 製積體電路裝置包含一功能層（BL)，係形成有複數功能區 塊；一通用層（11/1 5/17)，係形成在該功能層上，且具有 至少一導電圖案與該等功能區塊連接且為複數種半定製積 體電路裝置所通用；及一定製層（1 9/20/21)，其具有導電 帶（19a/19b)之一第一圖案（19)，及一層間絕緣層（12e)， 4 係被插入至該第一圖案（1 9 )及該第二圖案（2 1 )之間且形成 有導電插塞（20a/20b)之一第三圖案，該導電插塞選擇性 地形成在該等第一導電帶（19a)及該等第二導電帶（21a)之 間；其中該方法包含下列步驟： a)複檢該第一圖案（19)，看哪一導電帶（19a/19b)將

第38頁 1279882 J號 9]ιηκ_ 、申請專利fe圍 被連接至該第二圖案之該等導電帶（21a)而無須變化該第 一圖案； b)檢視該第二及第三圖案之.光罩’看多少光罩將被重 設計，以及 C)設計至少一位在該光罩之中的第三圖案。 如申請專利範圍第13項之半定製積體電路裝置之 ，重ΠΪ ’其中該定製層（19/2〇/21)具有與該第-圖荦 二;冗導電帶(19a)垂直的該等導電帶(叫之-第 重」;方t申：f利範圍第13項之半定製積體電路裝置之 該第：圖案(19)之該等導電帶係選擇性 及與該第二圖宰之哕笪道+ =系、；茨夺導電f(21a) u⑻的信號路八1a)分離之虛設導電帶 妩炙係噥摆^^刀’且該第三圖案“㈧之該等導電 ϊίΐίϊ;:來作為該等信號路徑以及與該第二圖宰 二設導電插塞的垂直連接⑽) 重設計方法，=中=n :15項之半定製積體電路裝置之 案之該等導電帶的方;： = 跡上垂直於該第1 第：圖案(2”之該等導電帶 重設計方法，ί中項ffΐ製積體電路裝置之 被決定在該步驟b)中重新分配及4第-圖案之该等光罩已 8· 士申明專利fe圍第15項之半定製積體電路裝置之

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案號 91106804 六、申請專利範圍 重設計方法，其中在該層間絕緣層（12e)上垂直於 圖案（19)之該等導電帶（19a/19b)的方向上界—二=弟一 跡，且自該等複數執跡所選擇之執跡係被分配執 (20a/20b)列，其選擇性地充填有該等導觸孔 =電插塞及部*該第一圖案(19)之該 c該等虛 俾能使該第二圖案(21)之該等c 所選擇之執跡上伸展。 I la)在自殘留軌跡

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