TWI279845B - Method for manufacturing semiconductor device with recess channels and asymmetrical junctions - Google Patents

Description

1279845 九、發明說明： 【發明所屬之技術領域】 本發明爲關於一種用以製造一半導體元件之方法，且更 特定地關於一種用於製造具有凹槽通道與非對稱接面之半 導體元件方法。 【先前技術】 當半導體元件之整合增加，由於短通道效應之半導體元 件特性劣化爲主要關心點，又，於用以形成一淺溝隔絕（STI) φ 膜之製程中，由於主動區邊緣之一反轉窄寬度效應（INWE) 被增加，因此，漏電流特性產生於電晶體中，藉此造成半導 體元件之特性劣化，例如，一動態隨機存取記憶體（DRAM) 之更新或資料保留時間之劣化，因此，一種具有增加長度之 凹槽通道之半導體元件而不需增加半導體基板上之掺雜密 度已被提出，於一種用以製造具有凹槽通道之半導體元件方 法中，半導體基板之通道區域被凹陷至一指定深度且一堆疊 被形成於所凹陷之通道區域上，藉此於垂直方向增加通道之 • 長度，即是，因爲有效的通道長度與半導體基板之通道區域 之凹陷長度成比例增加，它可確保短通道之邊際（margin)而 不需增加通道區域中掺雜密度，藉此防止DRAM之更新 (r e f r e s h)特性劣化。 半導體元件中，特別是DRAM中，儲存節點接面與一位 元線接面被分別電氣連接至電容器與位元線之儲存節點，儲 存節點接面中之漏電流被連接至電容器之儲存節點而劣化 DRAM之更新特性，近來，p-型雜質離子用於調整臨界電壓， 1279845 例如，B離子或BF2離子於儲存節點接面被切除情形下被植 入半導體基板，藉此於儲存節點或僅源極接面中增加空乏區 寬度，因此在儲存節點或僅源極接面減低電場且減低漏電流 量，因此，使用上述非對稱接面之半導體元件被提出。 第1A與1B圖爲切面圖’例不—'種傳統方法用以製造 具有非對稱接面之半導體元件。 首先，參考第1A圖，罩幕膜圖案12用以調整臨界電 壓與形成非對稱接面被形成於半導體基板1 0上，其一主動 φ 區以淺溝隔絕（STI)膜11被限制，罩幕膜圖案12含有一開 口 12’用以曝露除連接至儲存節點之半導體基板1〇之主動區 之部分以外之半導體基板10的部分，接著，如第1A圖中箭 頭所示，用以調整臨界電壓之一雜質區13藉使用罩幕膜圖 案12作爲離子植入罩之一離子植入製程被形成。 其後，如第1B圖所示，於罩幕膜圖案（第ία中12)除 去後，一閘疊（gate stack)14使用傳統方法被形成於半導體 基板1 〇上，閘疊1 4爲一堆疊的連續結構包含一閘絕緣膜圖 φ 案14a、一閘導通膜圖案14b、一金屬矽化膜圖案14c與一 絕緣覆蓋層圖案14d，接著，雖然未示於圖示中，一離子植 入製程與一雜質擴散製程用以形成源極與位元線接面被執 行，當源極與位元線接面經由離子植入製程與雜質擴散製程 被形成，用以調整臨界電壓之一雜質區13被部分形成於半 導體基板10上，藉此形成源極與具有非對稱接面之位元線 接面。 以上傳統方法中，用以調整臨界電壓之雜質區1 3位置 -6 - 1279845 因罩幕膜圖案之對位錯誤（第1A圖12)被改變，雜質區13 之位置變化爲不想要的’且造成電晶體之臨界電壓不均勻維 持，即是，由罩幕膜圖案（第1 Α圖12)之對位錯誤所產生之 一左偏壓雜質區13a造成右電晶體（B)之臨界電壓低於左電 晶體（A)之臨界電壓，另一方面，由罩幕膜圖案（第丨八圖12) 之對位錯誤所產生之一右偏雜質區13b造成左電晶體（A)之 臨界電壓低於右電晶體（B)之臨界電壓。 第2圖爲一切面圖，例示另一種傳統方法用以製造具有 φ 非對稱接面之半導體元件。 如第2圖所示之傳統方法與第1 A與1 B圖所示者相同， 然而，於第2圖之傳統方法中，用以調整臨界電壓之雜質離 子被植入於半導體基板10之整體表面而無使用一分離的罩 幕膜圖案，接著，於閘疊14形成於半導體基板10後，一罩 幕膜圖案15用以曝露以閘疊14所曝露之半導體基板1〇之 一部分被形成，在此，半導體基板1 〇之經曝露的部分未被 連接至一儲存節點，而是被連接至一位元線，一額外離子植 φ 入製程使用罩幕膜圖案15作爲一離子植入罩膜被執行’接 著，於罩幕膜圖案15被除去後，一雜質離子植入與形成源 極與位元線接面之擴散製程被執行。 於此情形中，當半導體元件之整合增加’半導體元件間 之間隙被窄化，藉此由於一罩膜如感光膜上之浮渣’造成對 離子植入明確界定一罩幕膜圖案之困難。 【發明內容】 因此，本發明鑒於以上問題而作成’且本發明之一目的 1279845 爲提供一種用以製造具有凹槽通道與非對稱接面之半導體 兀件方法’其避免由於罩幕膜圖案之對位錯誤之問題與界定 罩幕膜圖案之困難，同時未劣化相鄰電晶體間之臨界電壓的 均勻性。 依據本發明，本發明之以上與其他目的可藉一種製造具 有凹槽通道與非對稱接面之半導體元件方法被實現，其包 括；藉植入離子於一半導體基板之一位元線接面中，形成一 雜質區用以調整臨界電壓，其包含儲存節點接面、位元線接 φ 面’及源極與位元線接面間之通道區域，與相鄰位元線接面 半導體基板之通道區域之部分；藉蝕刻半導體基板之通道區 域至一指定深度形成凹通道槽；形成一閘疊於設有凹通道槽 之基板上；與經由離子植入形成儲存節點接面與位元線接面 於設有閘疊之半導體基板上。 較佳地，凹通道槽之形成可被執行使得凹通道槽之深度 較大於雜質區之深度。 雜質區可具有自半導體基板表面50埃（人）至2 500人之深 0 度’又，凹通道槽可具有自半導體基板表面50A至2500A 之深度。 較佳地，雜質區之形成可藉植入p-型雜質離子於半導體 基板中被實施，於此情形，p_型雜質離子可爲自B離子、BF2 離子與銦（Iridium)離子組成之群中所選出之一者。 用以形成該雜質區之罩幕膜圖案寬度可爲特色尺寸之 一至三倍範圍，用以形成該雜質區之罩幕膜圖案寬度可爲形 成閘之閘罩幕膜圖案寬度之一至三倍範圍。 1279845 該方法於雜質區形成後’可更包含植入n_型雜質離子’ 於此情形，η-型雜質離子可爲自Ρ離子與As離子組成之群 中所選出之一者，較佳地’η-型雜質離子可被植入使得η-型雜質離子沉積於雜質區之表面上。 【實施方式】 現在，本發明之較佳實施例可參考附圖被詳細描述，本 發明不限於此些實施例，而可被不同地修改，該圖示被放大 以清楚例示不同層與區域，經由此說明書，相同或近似元件 | 可以相同參考號碼標示，即使它們是描述於不同圖示中。 第3至9圖爲依據本發明之一實施例之切面圖，例示一 種用於製造具有凹槽通道與非對稱接面之半導體元件方法。 首先，如第3圖所示，一傳統STI製程被執行，藉此形 成槽隔絕膜3 1於一半導體基板30中，槽隔絕膜3 1作爲界 定半導體基板30中之主動區 32,接著，ρ-型雜質離子被植 入於半導體基板30之槽隔絕膜31間之主動區 32，藉此形 成一井區域（未顯示），於一些情形中，離子植入用以形成該 井區域可被省略。 其後，如第4圖所示，一罩膜，如一感光膜，被施加至 半導體基板30，且一光-蝕刻製程被執行，藉此形成界定一 雜質區40之罩幕膜圖案41用以調整臨界電壓，雜質區4〇 藉使用罩幕膜圖案41作爲一離子植入罩膜之離子植入製程 被形成，此處，所植入之離子爲ρ-型雜質離子，例如，Β離 子、BF2離子或ln離子，離子植入能量被適當地調整使得雜 質區40自半導體基板30之表面具有深度約5〇人至25 〇〇入。 1279845 罩幕膜圖案41，如第11圖所示，完全爲主動區32之第 一區 92’所覆蓋，其中儲存節點接面被形成，但完全曝露該 主動區32之第二區93’，其中一位元線接面被形成，又，該 記號膜圖案41僅曝露第一區92’與第二區93,間之第三區D1 與D2之部分，其中通道區域將形成，相鄰於第二區93’， 由罩幕膜圖案41界定之雜質區40形成於第二區93’與鄰接 第二區93’之第三區D1與D2之部分，使得雜質區40具有 一指定深度，罩幕膜圖案41之寬度（W)爲特徵尺寸（F)之一 φ 至三倍大，即是，罩幕膜圖案41之寬度（W)爲一至三倍大閘 寬度之範圍，其將形成於後續步驟中。 其後，如第5圖所示，於罩幕膜圖案41被除去後，一 罩幕膜圖案51，例如，使用一感光膜，用以曝露該區，其中 半導體基板30之凹通道槽52被形成，被形成半導體基板30 上，接著，半導體基板30之經曝露部分藉使用罩幕膜圖案 5 1作爲一蝕刻罩之飩刻製程被除去至一指定深度，由以上蝕 刻製程所得之凹通道槽52之深度（d)是大於雜質區40之深 鲁度，較佳地，凹通道槽52之深度（d)約爲50人至2500A， 由以上飩刻製程所得之凹通道槽52深度（d)係大於雜質區40 之深度之原因爲雜質區40之位置由於罩幕膜圖案（第4圖中 41)之對位錯誤而改變至左或右並不影響該元件之臨界電壓 的均勻性，現在，此將更詳細描述。 如第5圖中所示，甚至假如由於罩幕膜圖案（第4圖中 41)之對位錯誤，雜質區40被偏壓至左側，環繞相鄰電晶體 之凹通道槽52之通道部分間之雜質密度差異未被產生，於 -10- 1279845 凹通道槽52之深度（d)小於雜質區40且凹通道槽52之底部 被雜質區40環繞之情形，相鄰電晶體之通道區域間，特別 地，於凹通道槽52之底部間之臨界電壓差異，由於雜質區 40之位置移動而可被產生，然而，本發明中，因爲凹通道槽 52之底部與雜質區40無關，由於罩幕膜圖案之對位錯誤， 臨界電壓之上述差異將不會產生。 參考第6圖，一閘絕緣膜7 1被形成於半導體基板30之 整體表面上’其係凹通道槽52被形成處，閘絕緣膜71由氧 φ 化膜製成，接著，一閘導通膜72、一金屬矽化膜73與一絕 緣覆蓋膜74係連續堆疊於閘絕緣膜71上，閘導通膜72由 多晶矽膜製成，金屬矽化膜7 3由鎢矽化物膜製成，絕緣覆 蓋膜74由氮化膜製成，其後，一感光膜被施加至絕緣覆蓋 膜74，且一罩幕膜圖案75用以形成一閘疊藉曝光該感光膜 且顯影感光膜而得到。 如第7圖所示，絕緣覆蓋膜74之曝露部分、金屬矽化 膜73、閘導通膜72與閘絕緣膜71使用罩幕膜圖案 75被連 φ 續蝕刻，藉此，一閘疊8 5，其中一閘絕緣膜圖案81、一閘 導通膜圖案82、一金屬矽化膜圖案83與一絕緣覆蓋膜圖案 84被連續堆疊而得到，接著，罩幕膜圖案75被除去。 其後，如第8圖所示，金屬矽化膜圖案83與閘導通膜 圖案82之側壁被氧化，藉此產生氧化膜90，例如，閘多氧 化膜，氧化膜90作爲保護閘疊81免於稍後濕蝕刻被執行之 鈾刻溶液，且避免一稍後將形成之間矽壁絕緣膜自閘導通膜 圖案 82凸起，接著，供以閘疊 81，η-型雜質離子被植入 -11- 1279845 半導體基板30之下部分，因此，因爲p_型雜質離子被植入 於一位元線接面，且未植入於儲存節點接面，具有一非對稱 深度之源極/汲極接面9 1被形成。 其後’如第9圖所示，於氮化膜（未顯示）沉積於含有鬧 疊8 5之結構之整體表面上，一各向異性蝕刻製程額外被執 行，藉此形成一間矽壁絕緣膜1 00，凹槽藉間矽壁絕緣膜1 00 所曝露之半導體基板30之蝕刻部分被形成至一小深度，且 以一掺雜多晶矽膜被覆蓋，接著，凹槽之表面經由化學機械 φ 硏磨被磨平，藉此，一位元線接觸墊1 0 1與儲存節點接觸墊 1 0 2被形成。 第10圖爲依據本發明之另一實施例之一切面圖，例示 一種用於製造具有凹槽通道與非對稱接面之半導體元件方 法。 首先，經由與第3與4圖中所示之步驟相同，槽隔絕膜 31被形成於半導體基板30中，且一井區域（未顯示）被形成 於槽隔絕膜3 1間之半導體基板30中，接著，界定一雜質區 鲁 40之罩幕膜圖案41用以調整臨界電壓藉施加一感光膜與執 行一光-蝕刻製程，被形成於半導體基板30上，其後，用以 調整臨界電壓之雜質區 40藉使用罩幕膜圖案41作爲一離 子植入罩膜執行一離子植入製程被形成。 如第10圖所示，於雜質區40中雜質植入半導體基板30 之表面110用以調整臨界電壓被加入，於此，植入半導體基 板30之表面110的雜質爲η-型雜質離子，如P離子與As 或砷離子，η-型雜質離子植入半導體基板30之表面110防 -12- 1279845 止在雜質區40與半導體基板30之其他區域間一接面之阻抗 增加，其後，本實施例之其他步驟與第5至1 〇圖中所示者 相同。 從以上描述可明顯得知，本發明提供一種用於製造具有 凹槽通道與非對稱接面之半導體元件方法，其中用以調整臨 界電壓之離子除儲存節點接觸墊部分外，僅被植入於半導體 基板之一區域，且閘區被凹陷使得雜質仍僅位於位元線接觸 墊區域上，藉此維持該元件之臨界電壓之均勻性，甚至當一 φ 罩幕膜圖案之對位錯誤產生時。 雖然用以例示之本發明較佳實施例已被揭露，業界技藝 人士將可了解各種不同修改、增加與替換係可能的，而無需 逸離如所附申請專利範圍項之本發明範圍與精神。 【圖式簡單說明】 本發明將自以下詳細描述與連同附圖而更清楚瞭解，其 中： 第1A與1B圖爲切面圖，例示一種傳統方法用以製造 • 具有非對稱接面之半導體元件。 第2圖爲一切面圖，例示另一種傳統方法用以製造具有 非對稱接面之半導體元件。 第3至9圖爲依據本發明之一實施例之切面圖，例示一 種用以製造具有凹槽通道與非對稱接面之半導體元件之方 法。 第10圖爲依據本發明之另一實施例之一切面圖，例示 一種用以製造具有凹槽通道與非對稱接面之半導體元件之

-13- 1279845 方法。 第1 1圖爲一佈線圖，例示本發明方法中所使用之一罩 幕膜圖案。 【主要元件符號說明】 10,30 半導體基板 11 淺溝隔絕膜 12,15,41,51,75 罩幕膜圖案 12? 開口 13,40 雜質區 13a 左偏壓雜質區 13b 右偏雜質區 14,85 閘疊 14a,8 1 閘絕緣膜圖案 14b,82 閘導通膜圖案 14c,83 金屬矽化膜圖案 14d 絕緣覆蓋層圖案 3 1 槽隔絕膜 32 主動區 52 凹通道槽 7 1 閘絕緣膜 72 閘導通膜 73 金屬矽化膜 74 絕緣覆蓋膜 84 絕緣覆蓋膜圖案 -14- 1279845 90 氧 化 膜 9 1 源 極 /汲極接面 929 第 一 區 93 ’ 第 二 區 100 間 矽 壁 絕 緣 膜 101 位 元 線 接 觸 墊 102 儲 存 節 點 接 觸: 1 10 表 面

Claims (1)

1279845 十、申請專利範圍： I一種用以製造具有凹槽通道與非對稱接面之半導體元件 方法，該方法包括： (a) 提供一半導體基板其包括儲存節點接面、位元線接面及儲 存節點接面與位元線接面間之通道區域； (b) 將離子植入位元線接面與通道區域以形成一雜質區； (〇蝕刻該通道區域至一指定深度以在基板中形成凹槽通 道；與 φ (d)形成一閘疊於基板上。 2·如申請專利範圍第1項之方法，其中凹通道槽之深度係大 於雜質區之深度。 3·如申請專利範圍第i項之方法，其中雜質區具有自半導體 基板表面50埃（A)至2500人之深度。 4·如申請專利範圍第丨項之方法，其中凹通道槽具有自半導 體基板表面50A至2500A之深度。 5·如申請專利範圍第1項之方法，其中植入離子之步驟（b) φ 包括植入P-型雜質離子。 6·如申請專利範圍第5項之方法，其中p-型雜質離子爲由B 離子、BF2離子與In離子組成之群中選出。 7·如申請專利範圍第1項之方法，其中用以形成該雜質區之 罩幕膜圖案寬度爲特色尺寸之一至三倍範圍。 8·如申請專利範圍第1項之方法，其中用以形成該雜質區之 罩幕膜圖案寬度爲形成閘之閘罩幕膜圖案寬度之一至5 倍範圍。 -16- 1279845 9 ·如申請專利範圍第1項之方法，其中步驟（b)更包括於形成 雜質區後植入η-型雜質離子。 10·如申請專利範圍第9項之方法，其中η-型雜質離子爲由Ρ 離子與As離子組成之群中選出。 11·如申請專利範圍第9項之方法，其中π-型雜質離子被植入 ί吏得η-型雜質離子沉積於雜質區之表面上。

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