TWI279715B - Method, system and machine-readable medium of translating and executing binary of program code, and apparatus to process binaries - Google Patents

Description

1279715 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 發明範圍 本發明和電腦處理有關，更特別的是，本發明和橫跨不 同指令集架構之二進位碼轉換或對一相同指令集架構之不 同最佳化程度有關。 發明背景 儘管現行程式碼之編譯器係設計用於產生二進位碼，俾 能擷取最新發展之現行指令集架構（ISA)之優點，然基於早 期指令集架構所產生之二進位碼並無法利用此等最新之發 展，二進位碼轉換乃為一最常見之方法用於將基於一指令 集架構之指定程式碼/應用程式之二進位碼轉換為基於不 同指令集_構或相同指令集架構之不同子集之指定程式碼 /應用程式之二進位碼，不同指令集架構可為一不同架構 或該早期指令集架構之先進版本。 一般而言，吾人預期二進位碼轉換程式可準確地遞交由 基於早期指令集架構之原始轉換程式所提供之功能，易言 之，吾人冀望二進位碼轉換能完整地保存由早期指令集架 構所定義之程式語意，並因此具有完整之回溯相容性，因 此，早期指令集架構之需求包括了由此早期指令集架構所 定義之和正常指令流、資料準確性、例外行為及其他程式 執行邊際效應有關之項目。 此等語意需求通常限制了二進位碼轉換之效用-不論是 藉由對可轉換之二進位碼加諸某些限制或藉由限制二進位 碼轉換所能利用新指令集架構之優點皆然，舉例而言，若 1279715 (2) 發明說明續頁 兩個不同指令集架構並不支援同一浮點格式、範圍或精準 度，則介於此等指令集架構間之浮點運算二進位碼轉換將 會有困難且是不符效益的。 圖示概要描述 本發明之具體實施例可藉由參考以下描述及說明此等具 體實施例之所附圖示而獲致最佳之瞭解，在圖示中之編碼 原則如下：對於一圖示中指定元件之前導數字係和圖示號 碼有關，例如，系統100係位於圖1，然而，對於不同圖示 中之相同元件則以相同元件編號表示。 在圖示中： 圖1說明一系統100範例，其包含依據本發明具體實施例 控制指令集架構間二進位碼轉換相容性程度之處理器102 及 104。 圖2說明依據本發明具體實施例之一處理器及一相關記 憶體之較詳細圖示。 圖3為一指令轉換流程圖，說明依據本發明具體實施例， 將基於第一指令集架構之二進位碼，轉換為來自部份和第 一指令集架構相容之第二指令集架構之指令。 圖4說明依據本發明具體實施例之原始碼及產生之組合 語言碼，其中一暫存器係用於或未用於作為硬體堆疊之一 部份。 詳細描述 在以下描述中，為了說明之目的，本發明提供數項詳細 說明俾令讀者對本發明有充份之瞭解，而明確的是，對於 1279715 發明說明續頁 (3) 熟知本領域之人士而言，其#需此等詳細說明即可實踐本 發明。 本發明之具體實施例可用於一部份相容指令集架構，中 由第一指令集架構產生之程式二進位碼係轉換為引用第二 指令集架構之某些特徵之二進位碼，而同時仍和第一指令 集架構維持部份相容。在一具體施例中，該相容性之程度 係由程式環境所控制，該環境包括（但不限於）使用者、編 譯器及作業系統，在此一具體實施例中，一相容性型式集 或變換集係定義於第二指令架構之頂層，因此，該程式環 境可明確地設定所欲之相容性型式。在一硬體轉換之具體 實施例中，相容性型式可透過伴隨二進位碼啟始執行之複 數個指令行旗標加以設定。 因此，如將於以下進行更詳細描述者，本發明之具體實 施例可用於改進執行效率（和第二指令集架構有關），其付 出之代價為稍為偏離精準程式語意（和第一指令集架構有 關）。 再者，在一具體實施例中，二進位碼（描述於此間）所植 基之不同指令集架構可為複數個不同指令集架構其中之 一，包含（但不受限於）不同複合指令集電腦（CISC)指令集 及不同縮減指令集電腦（RISC)指令集，此等指令集架構之 例包括 Intel® IA-32及 Intel® IA-64。 圖1說明依據本發明具體實施例之範例系統100，其包含 用於控制介於指令集架構間二進位碼轉換之相容性程度的 處理器102和104，儘管在此描述係依循系統100之脈絡，本 1279715 (4) 發明說明續頁 發明可運用於内含任何適切之一或多具積體電路之適切電 腦系統。 如圖1所說明的，電腦系統100包含處理器ι〇2及處理器 104，電腦系統1〇〇亦包含記憶體132、處理器匯流排ιι〇及 輸入/輸出控制器集線器（ICH)140。處理器1〇2及ι〇4、記憶 體132及ICH 140耦合至處理器匯流排11〇，處理器1〇2及ι〇4 可各自包含任何適切之處理器架構，且在一具體實施例中 包含使用於（例如）美國加州聖塔科拉那Intel⑧公司生產之 Pentium®家族處理器内之Intel⑧架構。其他具體實施例之電 月包系滅10 0可包含1、3或更多處理器，任一處理器可依據 本發明具體實施例以執行指令集。 記憶體132儲存用於（例如）電腦系統1〇〇之資料及/或指 令，且可包含任何適切之記憶體，像是（例如）動態隨機存 取記憶體（DRAM)。圖形控制器134控制資訊顯示於一和圖 形顯示器134耦合之適切顯示器136，像是（例如）陰極射線 管（CRT)或液晶顯示幕（LCD)。 IC Η 14 0對電腦系統1 〇 〇之I / 〇裝置或週邊元件提供一介 面’ ICH 140可包含任何適切之介面控制器以提供任何適切 之通訊鏈結至處理器102/104、記憶體132及/或任何和iCH 140通訊之適切之裝置或元件。在一具體實施例中，ich 140 對每一介面提供適切之調制及緩衝。

在一具體實施例中，ICH 140提供一介面至一或多項適切 之整合驅動電子（IDE)驅動器142，像是（例如）用於儲存資 料及/或指令之硬碟驅動器（HDD)或唯讀光碟驅動器（CD 1279715 (5) I發明說明續頁 ROM)、及透過萬用序列匯流排（usb)埠144之USB裝置。在 一具體實施例中，ICH 140亦提供一介面至鍵盤15]ί、滑鼠 152、經由一或多具平行埠153連接之一或多項適切裝置（像 是（例如）印表機）、經由一或多項序列埠丨54連接之一或多 項適切裝置、及一軟碟驅動器1 5 5等。 再者’電腦系統1 00包括轉換單元1 8〇。在一具體實施例 中，轉換單元180可為一留駐於主記憶體132及/或處理器1〇2 及104内之作業（process)或工作，且可在處理器1〇2及1〇4内 執行’然而’本發明之具體實施例並非受限於此，傳輸單 元180可為用於執行此間所描述作業（將於以下作更詳細描 述）之不同型式硬體（像是數位邏輯）。 因此，電腦系統100包含一機器可讀取式媒體，其上儲 存著指令集（軟體）可具體實踐在此描述之一項或全部之方 去’舉例而τ ’軟體可完全或至少部份駐留於記憶體1 32 及/或處理态1 02/1 04内，為了說明之目的，字詞”機器可讀 取式媒fa應包含以機器（例如電腦）可讀取型式提供（亦即 儲存及/或傳送）資訊之任何機制，例如，一機器可讀取式 媒包括唯謂記憶體（R〇M)、隨機存取記憶體、磁 士 =存媒體、光學儲存媒體、快閃記憶裝置、電學、光學、 声予或其他型式之傳導訊號（例如載波、紅外線訊號、數 k成號等等）等。 2 BE1 、 依據本發明具體實施例之處理器更詳細圖示， 特別的 口 疋’圖2更詳細地說明處理器丨〇2/丨〇4圖示（在此之後 簡矛嚴"φ" 現器102”）’如圖中所示，記憶體介面單元27〇耦合 -10- (6) 1279715 發明說明續頁 至快取記憶體緩衝區256、暫存器檔25〇(其包含通用暫存器 252及特殊用途暫存器254)及指令緩衝區2〇2，使得記憶體 介面孚兀270可擷取巨集指令及相關運算元，並將此等資 料儲存於指令緩衝區202及快取記憶體緩衝區256、通用暫 存器252及/或特殊用途暫存器254。再者，快取記憶體緩衝 區256及暫存器檔案250耦合至解碼器2〇4、功能單元212_218 及隱藏邏輯228。 解碼為204輕合至指令暫存器202，俾使解碼器204可自指 令緩衝區202擷取指令’解碼器2〇4可擷取此等指令並將其 解碼以決定指定之指令並在内部指令集内產生複數個 指令’舉例而言，在一具體實施例中，由解碼器2〇4接收 之指令稱為巨集指令，而由解碼器204產生之指令稱為微 指令（或微運算），解碼器204亦耦合至指令排程器208，俾 使指令排程器208可接收此等微運算以利功能單元2丨2-218 執行排程之指令。 指令排程器208耦合至分派邏輯226，俾使指令排程器208 得傳送功能單元212-21 8將執行之指令，分派邏輯226耦合 至功能單元2 12 - 2 1 8 ’俾使分派邏輯2 2 6得傳送指令至功能 單元212-218執行’功能單元212-21 8可為複數個不同執行單 元，包含（但不限於）一整數算術邏輯單元（ALU)、一浮點 單元、記憶體載入/儲存單元等等，功能單元2 12-2 1 8亦耦 合至隱藏邏輯228，俾使功能單元212-21 8執行該等指令並 將結果傳送至隱藏邏輯228。隱藏邏輯228可將此等結果傳 送至處理器102内部或外部之記憶體，像是暫存器檔250内 1279715 j_ Π、 I發明說明續頁 之暫存器或快取記憶體緩衝區256、或記憶體132(於處理器 102外部）。 電腦系統100之作業現將參照圖3之流程圖進行更詳細說 明，特別的是，圖3說明一依據本發明具體實施例之指令 轉換流程圖，用以將基於第一指令集架構之二進位碼轉換 至部份和該第一指令集架構相容之第二指令集架構指令。 圖3之流程圖300為電腦系統100之解碼-執行流程之一部 份，然而，本發明之具體實施例並非受限於此，舉例而言， 在另一具體實施例中，說明於圖3流程圖300之轉換作業可 獨立於電腦系統100之解碼-執行流程之外進行，在此一具 體實施例中，該經轉換之指令可儲存於一特定緩衝區中（可 為處理器102内部或外部之緩衝區），像是一追蹤快取記憶 體（未顯示於圖1中），因此，此等轉換指令可自此特定緩 衝區擷取並於處理器102内執行，故在此一具體實施例中， 相容性程度是具有選擇性的，使得處理器102依現行知識 或資源而能夠或無法執行轉換之指令，例如，該等轉換之 指令可在第一環境下執行（其中該等轉換之指令被完全利 用），而卻無法在第二環境下執行（其中該轉換指令之執行 並不會增加執行效益），再者，在一具體實施例中，該等 轉換指令之子集係納入二進位碼之執行，例如，一指定指 令可被轉換多次，然而在一具體實施例中，此轉換之指令 被納入二進位碼執行之次數將少於該指令被轉換之全部次 數。 在作業方塊302内，其接收基於第一指令集架構之第一

-12 - 1279715 _ (8) 發明說明續頁 程式二進位碼，在一具體實施例中，轉換單元1 80接收此 基於第一指令集架構之第一程式二進位碼，在一具體實施 例中，解碼器204接收此基於第一指令集架構之第一程式 二進位碼，在一具體實施例中，轉換單元180及解碼器204 兩者可接收此基於第一指令集架構之第一程式二進位碼。 在一具體實施例中，轉換單元1 80係用於執行一軟體轉 換，其轉換基於第一指令集架構之第一二進位碼至基於第 一指令集架構及第二指令集架構組合之第二或不同二進位 碼。在一具體實施例中，解碼器204係用於執行一硬體轉 換，其轉換基於第一指令集架構之第一二進位碼至基於第 一指令集架構及第二指令集架構組合之第二或不同二進位 碼。如將於以下進行更詳細說明者，在一具體實施例中， 由轉換單元1 80進行之二進位碼軟體轉換可結合解碼器204 對相同二進位碼進行之硬體轉換。在另一具體實施例中， 由轉換單元1 80執行之二進位碼軟體轉換獨立於解碼器204 對相同二進位碼進行之硬體轉換，以此類推。 在作業方塊304中，其將檢視指令集架構執行旗標以決 定第一二進位碼之可能轉換，在一具體實施例中，轉換單 元1 80檢視指令集架構執行旗標以決定第一二進位碼之可 能轉換。在一具體實施例中，解碼器204檢視令集架構執 行旗標以決定第一二進位碼之可能轉換。儘管轉換單元1 80 可藉由不同技術決定第一二進位碼之可能轉換，在一具體 實施例中，轉換單元1 8 0藉由檢視指令行旗標以決定此第 一二進位碼之可能轉換，該旗標係伴隨此第一二進位碼之 -13 - (9) 1279715 ~' ——~~.— 開始執行（可包含轉換）命令而被接收，舉例而言，若第— 〜進位碼之檔名為’’binary.exe”，則包含指令行旗標以開始 執行之命令則可為"binary.exe -f64 -s -〇，，，其中該指令行旗 標為（l)-f64(2)-s及（3)-〇，此等指令行旗標可指示此第一二 進位碼之不同轉換。 為助於暸解，轉換單元1 80可將’’’’解譯為指示複數個單 〜指令之轉換（基於未支援相同指令多重資料（SIMD)作業 之栺令集架構）而成為支援此等作業之位於第二或不同指 々集架構内之一項SIMD指令。如將於以下進行更詳細說明 的’描述於此之不同指令集架構執行旗標係作為範例而非 意於限制，故位於基於第一指令集架構之第一二進位碼内 〈其他指令及作業可轉換為基於第二或不同指令集架構之 其他指令及作業。再者，在另一具體實施例中（取代且/或 結合檢視命令行旗標之方式），轉換單元1 80可藉由檢視不 同^憶體位置以決定第一二進位碼之可能轉換，像是檢視 圖2顯示之暫存器檔250内之暫存器以瞭解可能之不同轉 換。 現返回至圖3泥程圖300之作業方塊304，解碼器204亦可 檢视指令集架構執行旗標以決定第一二進位碼之可能轉 換，在一具體實施例中，解碼器2〇4可藉由詢問暫存器（像 是圖2所示之暫存器樓25。内之㈣用途暫存器叫以檢視 指令集架構執行旗標，在此一具體實施例中，一 係伴隨轉換之指定型式，例如位元彼找^ ^ 1 jU你伴隨浮點運算元精 度之修訂（例如由一 Inte丨⑧ΙΑ_32指令集架構之8〇位元格式 Ι4 1279715 (10) 發明說明續頁 變為Intel® IA-64指令集架構之64位元格式），因此，基於 較少精度運算元之不同結果可因此產生，其將具有較大之 執行效益，因為和基於第一指令集架構之指令相較，處理 器通常可更快速地執行此基於第二或不同指令集架構之指 令。 在一具體實施例中，位於處理器102内暫存器所儲存之 此等指令集架構執行旗標可由架構指令設定，其基於暫存 器内之旗標而設定或不予設定，在此一具體實施例中，此 等指令可在執行二進位碼之前由作業系統所利用。 在作業決定方塊306内，其決定是否需要軟體轉換以轉 換第一二進位碼，在一具體實施例中，轉換單元1 80決定 是否需要軟體轉換以轉換第一二進位碼，如上述，轉換單 元1 80可透過各種不同方式以決定是否需要軟體轉換以轉 換第一二進位碼，該等不同方式包括（但不限於）檢視第一 二進位碼之初始執行之命令行旗標及檢視不同記憶體位 置，像是一暫存器。 在作業方塊3 0 8内，當決定需要軟體轉換以轉換第一二 進位碼時，來自第一二進位碼之至少一指令透過軟體轉換 而轉換為基於第二指令集架構之至少一指令，在一具體實 施例中，轉換單元1 80執行此轉換，例如上述，轉換單元1 80 可將多個單一指令（基於未支援SIMD作業之指令集架構）轉 換為支援此等作業之位於第二或不同指令集架構内一或多 項SIMD指令。為助於瞭解，轉換單元180可轉換二進位碼 並決定此二進位碼包含四項加法指令，故其具有四項不同 運算元集，因此轉換單元1 80可將位於此二進位碼之此四 -15 - 發明說明續頁 1279715 (ii) 項不同指令轉換為單一加法指令，其中四運算元之兩集合 (各有32位元）將置於處理器102内之二具128位元SIMD暫存 器俾加以執行。 在此一 SIMD轉換之具體實施例中，該單一指令係基於第 一指令集架構，而SIMD指令係基於第二指令集架構，在此 SIMD轉換之具體實施例中，該單一指令係基於第一指令架 構，而該SIMD指令亦是基於第一指令集架構，因此，該SIMD 轉換可允許對一相同指令集架構進指令之改進。 此一轉換可使運算元具有較少精度，然而，由於此等轉 換對於執行效益之增進或可彌補精度上之問題，其係基於 應用程式之型式及/或該應用程式欲執行之執行環境而 定，因此，在諸如使用者之程式製作環境下，其可在考量 精度之損失及執行效益之增加關係後而指示將進行何種型 式之轉換，舉例而言，某些僅使用部份之完整浮點精度之 圖型應用程式可允許浮點運算之少量誤差，相較之下，對 於需要在浮點運算中利用完整之浮點精度之天氣預測而 言，將不允許些微誤差，因此等誤差可能產生不同且不正 確之結果。 再者，一相同應用程式可允許基於不同執行環境之運算 元之此等精度修改，例如，一應用程式可允許對第一輸入 資料集進行此等精度修改，而該相同之應用程式對一不同 輸入資料集可能不允許此等精度之修改。為助於瞭解，當 該輸入資料集在該應甩程式將執行此資料之前已被確認， 則該應用程式將母需處理精度之例外情況，相對地，若該

-16- 1279715 發明說明續頁 (12) 輸入資料集已被認定為特殊及/或未獲確認，則該應用程 式必須執行例外情況處理以對該例外情況提供精準及完整 之資料，因此，程式製作環境可將此等位於輸入資料集中 之變異納入考量，以進行前述第一種情況下之轉換並避免 第二種情況下之轉換。

由轉換單元1 80執行之另一軟體轉換範例包含和程式堆 疊有關之最佳化，特別的是，一諸如Intel⑧IA-32指令集架 構之給定指令集架構可包括一具有置入及取出作業之硬體 堆疊，其中傳入一程式程序内之資料即透過一置入作業而 置入該堆疊中，並在完成該程序後透過取出作業而自該堆 疊中移除。再者，此等指令集架構可直接存取堆疊指標（一 般儲存於特殊用途暫存器254其中之一），因此，由於此指 令集架構可明確存取堆疊指標，諸應用程式之二進位碼可 對此硬體堆疊進行非傳統式之存取。

舉例而言，假設某一程式進入一程序並使用該堆疊指標 之某一常數置換而將一數值nV"儲存於堆疊之位置nLn，該 程式然後自該程序返回，然而，在某些指令集架構中，數 值"Vπ並不會明確地自該堆疊刪除，再者，此指令集架構 可確保該程式仍能參考該堆疊指標以基於位置’’ L π存取數 值"Vπ (假設此位置並未被該程式其他部份覆寫），相對地， 一不同指令集構可包含一型式，其中該硬體堆疊具有更多 摘要語意且該釋出之堆疊記憶體内容係為易逝性的。特別 的是，此不同指令集架構無法確保在該程序完成之後數值 "V 仍參照堆疊指標儲存於位置"L ’’。 -17- 1279715 發明說明續頁 (13) 因此，在一具體實施例中’轉換單元18 0可將第一二進 位碼轉換為不同二進位碼，其中至少該等程序之一係位於 程式碼中並稱之為程序，例如，若主程序nmain(r包含呼 叫一程序 nf*irst—procedure(x,y)”，其中"first_procedure(x，y)” 内 含五行程式碼，轉換單元1 80可修改二進碼俾移除該程序 呼叫並將該程序内五行程式碼直接納含於"mian()"内，因 此，參數X及y將不能置於堆疊内，然而，由於此不同二進

位碼係基於第二指令集架構，其和呼叫程序内之參數呼叫 程序回傳後之堆疊指標dereferencing有關，故該程式碼將不 包含此dereferencing動作。如將於以下詳述的，由於該二進 位碼係基於一指令集架構，其確保該程序完成後不會依參 考堆®指標而對位置”L’’存取數值”νπ，故由解碼器204進 行之硬體轉換亦可伴隨及/或此等軟體轉換執行。 現在回到圖3流程圖300之方塊3 1〇，在一具體實施例中， 獨立於作業方塊308是否執行軟體轉換之外，其決定是否

需要一硬體轉換以執行第一二進位碼之轉換。在一具體 施例中，解碼器204決定是否需要一硬體轉換以轉換第 二進位碼。如上述，解碼器2〇4可透過複數個不同方式 任一万式以決定是否需要—硬體轉換以轉換第一二進 碼3 ‘數個不同方式包括(但不限於)詢問一暫存器， 是位於暫存器檔2 5 0内之牿砝I & 士 符殊用途暫存器254(說明於圖2) 在作業方塊3 12中，夺、、Jr A A立 田夬疋品要一硬體轉換以轉換第 一進仏碼時’至少一指令作A今贫 係自琢弟一二進位碼轉換為基 第二指令集架構之至少一於 y 払令。在一具體實施例中，解 -18 - 1279715 發明說明續頁 (14) 器204將至少一指令自該第一二進位碼轉換為基於第二指 令集架構之至少一指令，特別的是在一具體實施例中，解 碼器可執行和該第二指令集架構之不同特徵有關之複數個 不同轉換。

為助於暸解，假設處理器102可執行基於Intel® IA-32及 Intel⑧IA-64指令集架構之指令，且一第一二進位碼已基於 Intel⑧IA-32產生，使得該浮點運算元具有80位元之長度， 再者，在和一指定二進位碼之執行進行整合之前，特殊暫 存器254其中之一可設定指示該等浮點運算元，該等運算 元目前為基於Intel® IA-32指令集架構之80位元運算元，其 轉換為基於Intel® IA-64指令集架構之64位元運算元，因 此，當詢問此特殊暫存器時，解碼器204轉換基於Intel® IA-32指令集架構之浮點指令至基於Intel® IA-64指令集架 構之不同浮點指令集。

舉例而言，當接收一浮點乘數指令時，解碼器204產生 Intel⑧IA-64指令集架構之微運算（而非Intel® IA-32指令集 架構之微運算），因此指引相關浮點單元（位於功能單元 212-218中）將80位元運算元修改為64位元運算元以執行和 Intel⑧IA-64指令集架構指令有關之浮點乘數指令，因此， 將減低浮點運算元之精度，然而，基於該新指令集架構之 浮點指令可增加該應用程式執行時之效率。 另一由解碼器204進行之硬體轉換包含和程式堆疊有關 之最佳化，特別的是如上述之一諸如Intel® IA-32指令集架 構之一給定指令集架構可包含具有取出及置入作業之硬體 -19 - 1279715 發明說明績頁 (15) 堆疊，其中傳入一程式程序中之資料係透過一置入作業置 於該堆疊中，並在完成該程序後透過一取出作業自該堆疊 移除，再者，此等指令集架構可允許對該堆疊指標之直接 存取（一般儲存於特殊用途暫存器254其中之一），因此，由 於此指令集架構允許明確存取堆疊指標，故二進位碼或應 用程式可對此硬體堆疊進行非傳統式存取。 舉例而言，該程式進入一程序並使用該堆疊指標之某些 常置換而將一數值"V"儲存於堆疊之"L"位置上，該程式然 後自該程序返回，然而，某些指令集架構中，數值π V "並 不會明確自該堆疊刪除，再者，此等指令集架構確保該程 式仍可藉由參考堆疊指標而基於位置"L”自該堆疊存取數 值” V"(假設此位置未被該程式其他部份覆寫）。相對地， 一不同指令架構可包含型式，其中該硬體堆疊具有更多之 摘要語意，且釋出之堆疊記憶體内容為易逝性。特別的是， 此不同指令集架構無法確保在該程序完成後，數值"V π仍 儲存於參考堆疊指標之位置nLn中。 因此，在一具體實施例中，特殊用途暫存器254可在記 憶體（諸如處理器102外部記憶體132)堆疊之外作為硬體堆 疊之一部份，因此可減少和該硬體堆疊有關之功能單元 2 12-2 1 8進行載入及儲存作業之次數。特別的是，圖4說明 原始碼及產生之組合語言碼，其中一暫存器可依本發明之 具體實施例而用於或不用於作為硬體堆疊之一部份。如圖 示，圖4包含原始碼402、、組合語言碼404及組合組語言碼 406。當處理器102内之一暫存器未作為硬體堆疊之一部份 -20- 1279715 (16) ^ —-- 發明說明續頁 L~~ -— 時，組合語言碼404内含對原始碼4〇2產生之部份組合誶+ 扎7 ，*處理器102内之一暫存器作為硬體堆疊一立 0每 4 i < 一邵份 、，、，且3語言碼406内含對原始碼4〇2產生之部份組人五一 指令。 、、口存口舌 原釔碼402包含具有參數"χ ""之程序， 皮如、 弁中仅於該程 二足一指令將變數"ζ"設為等於”χ，，及”y，，之加總，組合注 。碼4〇4包含··一載入作業以將數值”χΠ存入暫存器"Μ，，、 載入作業將數值，，y”載入暫存器，，r2"、以及一對於 ，，r1，，及，fr2”之加法運算。如 子态 ，孟# 、 逑具而要一項不同之載入 #数值X及y (儲存於外部記憶體之堆疊内 處理器102内部之暫存器，相 之下組合浯-碼406(其中 乂万…理器102内纟一特殊暫存器係作為硬體堆疊之 續含單-載入作業並由—加法運算緊隨其後，特別二 合語言碼楊包含：—載人作業以儲存數值Y至暫 二：π、及對於特殊暫存器及暫存器'2”之加法運 异（，、中特殊暫存器"Srl，，為硬體堆叠之-部份）。 堆=示，當程式製作環境(像是-使用者)指出對於程式 (二Λ變數之存取將不會在此等變數取出作業之後發生 許 座生足该弟一指令集架構可允 此寺存取），位於特殊用途暫， $存态254内之至少一特殊用 ^存咨可作為程式堆疊之一部 集 邯6 ，因此，當一特殊指令 構執什旗標設定指出現正執 备 執仃芡私式或應用程式將不 曰在具有此等資料參數之程序執 參 斤執仃元成（後嘗試存取資料 知碼器204可對組合語言碼4〇6產生相關之微運算(而 -21 - 1279715 發明說明續頁 (17) 非組合語言碼404之相關微運算）。 由處理器102元件執行之硬體轉換之另一例子係和記憶 體之非依序存取有關，特別的是，一基於第一指令集架構 之程式可保證對記憶體（處理器1 02之内部及外部記憶體兩 者）之依序存取，因此，為保證該二進位碼對於和該第一 指令集架構之相容性，於此二進位碼執行期間之記憶體存 取須加以序列化，此序列化將降低二進位碼之執行效率， 例如，若第一指令集需自一未知位址完成一載入作業，而 第二指令（其依二進位碼之序列執行方式在第一指令集之 後執行）亦須對一已知位址完成一儲存作業，則該第一指 令仍必須在第二指令完成前執行完畢，儘管該第二指令之 儲存作業可能已經完成且正等侯第一指令載入作業所需之 位址，此等序列化對於保證多重處理或多處理器系統之正 確執行是頗為重要的。 相較之下，一第二指令集架構可允許非依序記憶體存取 以及以及在存取完成之後將此等存取重新依序之方法，因 此，若諸如該使用者之程式製作環境可確定基於該第一指 令集架構之二進位碼毋需序列化之指令執行方式，則該程 式製作環境可設定相關指令集架構執行旗標俾進行非依序 之記憶體存取，因此或可增加該二進位碼執行之效率，例 如，若該二進位碼為一單一執行緒程式並和其他同時之作 業或裝置不同步，該二進位碼然後可以允許非依序記憶體 存取之型式而安全執行。 因此，在一具體實施例中，當決定允許進行非依序記憶 -22- 1279715 (18) 發明說明續頁: 體存取時（對一基於一未提供此等存取之指令集架構之二 進位碼而言），解碼器204可指引記憶體介面單元270參考該 二進位碼内之指令順序，將此二進位碼之記憶體非依序存 取排程。

在一具體實施例中，由電腦系統1 00元件進行之硬體轉 換之範例係和自我修改程式碼有關，特別的是，自我修改 程式碼包含將程式碼寫入該程式碼本身所駐留之記憶體内 位置，複數個指令集架構允許此等程式碼之進行，然而此 等程式碼是缺乏效率的且會降低程式碼執行之效益，特別 的是，記憶體控制器及/或其他元件必須追蹤記憶體被寫 入之位置俾決定是否該程式碼為自我修改程式碼，易言 之，此等記憶體控制器及/或其他元件係決定對每一記憶 體寫入而言，程式碼所寫入該記憶體内之位置是否包含該 程式碼本身。

相較之下，一第二指令集架構可以未允許自我修改程式 碼之型式進行運作，因此，若諸如一使用者之程式製作環 境可確保基於第一指令集架構之二進位碼未包含自我修改 程式碼，則該程式製作環境可將相關指令集架構執行旗標 設為免除檢視是否一給定程式碼為自我修改。

因此，在一具體實施例中，當決定該二進位碼所依據之 程式碼非為自我修改程式碼，解碼器204可指引和儲存該 二進位碼記憶體有關記憶體控制器毋需檢視該給定程式碼 是否為自我修改，因此，每次當執行記憶體寫入作業時， 此等記憶體控制器將不檢視是否此記憶體寫入之位置位於 -23 - 1279715 (19) 發明說明續頁 該程式碼駐留之位置内，因此可增加二進位碼執行之速 度。 在一具體實施例中，由電腦系統100元件執行之硬體轉 換和記憶體片段有關，特別的是，記憶體片段係用於延展 一程式碼之可存取位址空間，例如，一給定架構可能在暫 存器之寬度大小上會有限制，因此限制了位址空間之大 小，因此，一給定程式碼/二進位碼可存取儲存於複數個 不同記憶體片段之資料。在一具體實施例中，一儲存於特 殊用途暫存器254其中之一之數值係用於作為位差以虛擬 位址轉換為實體位址空間。在一具體實施例中，此數值係 加入該虛擬位址以產生實體位址，因此，若該二進位碼係 跨越複數個記憶體片段存取資料，當所存取之資料所在之 記憶體片段改變時，此數值即在程式執行期間更新，相對 地，較新型之架構定義較大之暫存器寬度，像是32位元或 64位元，其允許作業系統於此等架構上執行以提供程式較 大之虛擬位址空間而毋需仰賴記憶體片段。 在一具體實施例中，該第一二進位碼係基於一第一指令 集架構，其中由該第一二進位碼存取之資料係儲存於複數 個記憶體片段中，再者，在一具體實施例中，一第二指令 架構包含一虛擬位址空間，其較第一指令集架構之虛擬位 址空間大，因此，若諸如一使用者之程式製作環境可確保 基於該第一指令集架構之第一二進位碼所存取之資料可儲 存於基於第二指令集架構之記憶體之單一片段内，則該程 式製作環境可將相關之執行旗標設為忽略記憶體片段，因 -24- 1279715 發明說明續頁 (20) 此於虛擬對實體之記憶體位址轉換期間可不採記憶體片 段。 在一具體實施例中，位於暫存器檔250内之暫存器寬度 係用於產生較大虛擬位址空間，例如，第一指令集架構可 使用儲存於暫存器檔250内、具有32位元寬度暫存器之16位 元，而第二指令集架構可使用此等暫存器之全部32位元。 在一具體實施例中，解碼器204未產生微運算以更新儲存 於特殊用途暫存器254内之虛擬對實體位址空間之位差數 值，故此數值將在該二進位碼執行全程維持一常數值（由 該二進位碼存取之資料係位於記憶體單一片段内），因此， 該二進位碼之執行效率可據以增加，因為基於第二指令集 架構之記憶體片段可予以忽略。 再者，在一具體實施例中，一基於第一指令集架構之二 進位碼會產生，且使該二進位碼存取之資料大小可儲存於 記憶體單一片段内，因此，儲存於一般用途暫存器252内 之數值寬度毋需增加。在一具體實施例中，該程式製作環 境可設定一指令集架構執行旗標，其中該二進位碼並非基 於和較大之暫存器寬度有關之第二指令集架構上，在此一 具體實施例中，解碼器204並未產生微運算以更新儲存於 特殊用途暫存器254其中之一之虛擬對實體位址空間之位 差值，特別的是，此數值毋需加以更新，因為由該二進位 碼存取之資料係儲存於記憶體之單一片段内。 現回到圖3之之流程圖300，於處理方塊314中，諸指令（其 可進行如上述之修改）正執行。在一具體實施例中，功能 -25- 1279715 發明說明續頁 (21) 單元2 1 2-2 1 8執行該等指令，在此所述之軟體及硬體轉換係 作為說明例之目的而非在於設限，本發明之諸具體實施例 可包含基於第一指令集架構之第一二進位碼之其他轉換 (包含軟體及硬體）而成為基於第一指令架構及第二指令集 架構組合之第二二進位碼。再者，儘管所描述之轉換係參 照軟體及硬體描述，本發明之具體實施例並非受限於此， 舉例而言，一指定轉換已依軟體轉換進行描述，而在另一 具體實施例中，此一轉換可於硬體及/或硬體及軟體之組 合而執行。 再者，本發明和軟體轉換有關之具體實施例係以一整體 二進位碼轉換進行描述，然而，本發明之具體實施例並非 受限於此，在一具體實施例中，一程式製作模式可包含更 複雜二進位碼層級物件之互動，例如，假設二進位碼之共 享程式庫係基於第一指令集架構進行編譯，且使用/介接 該共享程式庫内二進位碼之主程式庫係基於第一及第二指 令集架構之組合。在一具體實施例中，該主程式庫可在兩 個不同指令集架構之不同功能間進行切換，視所需之功能 及程式製作環境等而定，例如，於該程式庫内之二進位碼 可於第一及第二指令架構間動態地設定相容性程度，視所 呼叫之程式庫内之二進位碼、主程式庫之整體程式狀態等 而定。 儘管本發已參照特定具體實施範例進行描述，吾人可清 楚瞭解各種不同修訂及變化可加諸於此等具體實施例中而 不會偏離本發明之較廣精神及範圍，因此，所列說明及圖 -26- 1279715 發明說明續頁 (22) 示應將其視為說明而非設限。 圖式代表符號說明 100 系統 102-104 處理器 1 10 處理器匯流排 132 記憶體 134 圖形控制器

136 顯示器 140 輸入/輸出控制器集線器 142 整合驅動電子驅動器 144 禹用序列匯流排璋 151 鍵盤 152 滑鼠 153 平行埠 154 序列槔 155 軟碟驅動器

180 轉換單元 202 指令緩衝區 204 解碼器 208 指令排程器 212-218 功能單元 226 分派邏輯 228 隱藏邏輯 250 暫存器檔 -27- 1279715 (23) 發明說明續頁 252 254 256 270 300 302 304 306 308 310 312 314 402 404 一般用途暫存器 特殊用途暫存器 快取記憶體緩衝區 記憶體介面單元 流程圖 接收基於第一指令集架構之程式碼之第一二進 位碼 檢視指令集架構旗標以決定該第一二進位碼之 可能轉換 是否需要軟體轉換以轉換該第一二進位碼 使用軟體轉換將該第一二進位碼之至少一指令 轉換至基於第二指令集架構之指令 是否需要硬體轉換以轉換該第一二進位碼 使用硬體轉換將該第一二進位碼之至少一指令 轉換至基於第二指令集架構之指令 執行指令 第一程序中將變數z設為X及y之和 載入X至暫存器rl中 載入y至暫存器r2中 將r 1及r 2相加 載入y至r2中 將s r 1及r 2相加

-28- 406

Claims (1)

1. I27W(i538037號專利申請案 ^ 中文申請專利範圍替換本(95年7月） …'^'Jr—一一 「— -...一i V" Fi日::換頁 拾、申請專利範圍 1. 一種轉換一程式碼之一二進位碼之方法，包含： 接收該程式碼之該二進位碼，該二進位碼基於第 令集架構；以及 轉換該二進位碼，其中該轉換之二進位碼基於第 令集架構及第二指令集架構之組合，該組合係基於 程式環境所設定之多個可設定相容性旗標，該等可 相容性旗標准許偏離該二進位碼之精準程式語意以 該轉換之二進位碼之改進執行效率。 '2]如申請專利範圍第1項之方法，進一步包含檢視該 標，該等旗標係用於指示該二進位碼之至少一部份 換。 3. 如申請專利範圍第2項之方法，進一步包含一使用者 該等旗標。 4. 如申請專利範圍第2項之方法，進一步包含在一處理 之一暫存器中儲存該等旗標。 5. 如申請專利範圍第2項之方法，進一步包含執行該轉 之二進位碼。 6. 如申請專利範圍第5項之方法，其中該等旗標係基於 命令有關之複數個命令行旗標。 7. 如申請專利範圍第1項之方法，其中該第一指令集架 含浮點指令，且其中該第二指令集架構包含浮點指 其中該二進位碼之轉換包含將第一指令集架構之該 一指 一指 由一 設定 換取 等旗 之轉 設定 器中 換後 和一 構包 令， 浮點

   ϋ正替換頁 指令轉換為該第二指令集架構之浮點指令。 8. 如申請專利範圍第1項之方法，其中該二進位碼之轉換包 含將一硬體堆疊之一部份儲存於轉換該二進位碼之處理 器之暫存器内。 9. 一種執行一程式碼之一二進位碼之方法，包含： 接收該程式碼之該二進位碼，該二進位碼基於一第一 指令集架構；以及 執行該二進位碼，其中該執行作業包含將基於該第一 指令集架構之二進位碼之至少一指令轉換為基於一第二 指令集架構之至少一指令，及其中轉換包含基於由一程 式環境所設定之多個相容性控制轉換，該等相容性控制 轉換控制該等指令集架構之間之該轉換之相容性之一程 度。 10. 如申請專利範圍第9項之方法，其中該第一指令集架構包 含對記憶體之依序存取，且該第二指令架構包含對記憶 體之非依序存取，該二進位碼之該轉換係包含由執行該 二進位碼之一處理器對記憶體之非依序存取。 11. 如申請專利範圍第9項之方法，其中該第一指令集架構允 許該二進位碼自我修改，且該第二指令集架構不允許該 二進位碼自我修改，該二進位碼之該轉換包含對儲存該 二進位碼之多個記憶體之多個控制器之一指令以執行寫 入作業，其和檢視該等寫入作業是否修改該二進位碼儲 存之一位置無關。 12.如申請專利範圍第9項之方法，其中該第二指令集架構具 1279715 有一大於該第一指令集架構之位址空間，該二進位碼之 該轉換包含使用該第二指令集架構之該位址空間。 13. 如申請專利範圍第12項之方法，其中由該二進位碼存取 之資料係儲存於記憶體之一單一片段内，且其中用於為 該資料轉換一虛擬位址至一實體位址之一位差數值於該 二進位碼執行期間並未修改。 14. 一種轉換及執行一程式碼之一二進位碼之系統，包含： 一記憶體，以包含基於一第一指令架構之該程式碼之 該二進位碼；以及 一耦合該記憶體之處理器，該處理器執行該二進位 碼，其中執行該二進位碼包含轉換該二進位碼，該轉換 之二進位碼係基於該第一指令集架構及一第二指令集架 構之一組合，該組合係基於由一程式環境所設定之多個 相容性控制，該等相容性控制准許偏離該二進位碼之精 準程式語意以換取該轉換之二進位碼之改進執行效率。 15. 如申請專利範圍第14項之系統，其中該等相容性控制包 含多個指令集架構執行旗標，及其中該處理器包含一暫 存器，以儲存該等指令集架構執行旗標，該等指令集架 構執行旗標係指示該二進位碼之至少一部份之轉換。 16. 如申請專利範圍第15項之系統，其中該等指令集架構執 行旗標係由一使用者所設定。 17. 如申請專利範圍第14項之系統，其中該第二指令集架構 具有一大於該第一指令集架構之位址空間，該二進位碼 之該轉換包含使用該第二指令集架構之該位址空間。 -3-

   Ί2797Τ5 18. 如申請專利範圍第17項之系統，其中該二進位碼係儲存 於該記憶體之一單一片段内，且其中一用於轉換一虛擬 位址至一實體位址之位差數值於該二進位碼執行期間並 不會修改。 19. 一種處理多個二進位碼之裝置，包含： 一解碼器，用以接收基於一第一指令集架構之一二進 位碼；以及 複數個暫存器，其中該等複數個暫存器至少一者係用 於儲存可由一程式環境所設定之多個指令集架構執行旗 標以控制該二進位碼至一第二指令集架構之一轉換之二 進位碼之相容性之一程度，該轉換之二進位碼係基於該 第一指令集架構及一第二指令集架構之一組合。 20. 如申請專利範圍第19項之裝置，其中該第一指令集架構 包含多個浮點指令，且其中該第二指令集架構包含多個 浮點指令，其中該二進位碼之該轉換包含轉換該第一指 令集架構之該等浮點指令至該第二指令集架構之該等浮 點指令。 21. 如申請專利範圍第19項之裝置，其中該二進位碼之該轉 換包含儲存一硬體堆疊之一部份於該等複數個暫存器之 一暫存器中。 22. 如申請專利範圍第19項之裝置，其中該裝置和多個記憶 體耦合，以儲存該二進位碼，其中該第一指令集架構允 許該二進位碼自我修改，且該第二指令集架構不允許該 二進位碼自我修改，該二進位碼之該轉換包含對該等記 -4-

   憶體之多個控制器之一指令以執行多個寫入作業，其和 檢視該等寫入作業是否修改該二進位碼儲存之一位置無 關。 23. 如申請專利範圍第19項之裝置，其中該第二指令集架構 具有一大於該第一指令集架構之位址空間，該二進位碼 之該轉換包含使用該第二指令集架構之該位址空間。 24. 如申請專利範圍第23項之裝置，其中由該二進位碼存取 之資料係儲存於耦合至該裝置之記憶體之一單一片段 内，且其中用於轉換該資料之一虛擬位址至一實體位址 之一位差數值於該二進位碼執行期間並未修改。 25. —種提供多個指令之機器可讀取式媒體，其中當該等指 令由一機器執行時，促使該機器執行多個作業，包括： 接收一程式碼之一二進位碼，該二進位碼係基於一第 一指令集架構；以及 轉換該二進位碼，其中該轉換之二進位碼係基於該第 一指令集架構及一第二指令集架構之一組合，該組合係 基於由一程式環境所設定之多個相容性控制，該等相容 性控制准許偏離該二進位碼之精準程式語意以換取該轉 換之二進位碼之改進執行效率。 26. 如申請專利範圍第25項之機器可讀取式媒體，該等作業 進一步包含執行該轉換之二進位碼。 27. 如申請專利範圍第26項之機器可讀取式媒體，其中該等 相容性控制係基於和一命令有關之複數個命令行旗標。 28. 如申請專利範圍第25項之機器可讀取式媒體，其中該第 -5- Ι2797,5 y：

   一指令集架構包含多個浮點指令，且其中該第二指令集 架構包含多個浮點指令，其中該二進位碼之該轉換包含 將該第一指令集架構之該等浮點指令轉換為該第二指令 集架構之該等浮點指令。 29.如申請專利範圍第25項之機器可讀取式媒體，其中該第 一指令集架構允許該二進位碼之自我修改，且該第二指 令集架構不允許該二進位碼自我修改，該二進位碼之該 轉換包含對儲存該二進位碼之多個記憶體之多個控制器 之一指令以執行寫入作業，其和檢視該寫入作業是否修 改該二進位碼儲存之一位置無關。 -6 -