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TWI278641B - Semiconductor memory device with reduced package test time - Google Patents

Semiconductor memory device with reduced package test time Download PDF

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TWI278641B
TWI278641B TW091138003A TW91138003A TWI278641B TW I278641 B TWI278641 B TW I278641B TW 091138003 A TW091138003 A TW 091138003A TW 91138003 A TW91138003 A TW 91138003A TW I278641 B TWI278641 B TW I278641B
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TW
Taiwan
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signal
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package selection
output
buffer
Prior art date
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TW091138003A
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English (en)
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TW200400357A (en
Inventor
Jun-Keun Lee
Byung-Jae Lee
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Priority claimed from KR10-2002-0035457A external-priority patent/KR100476393B1/ko
Priority claimed from KR10-2002-0035451A external-priority patent/KR100467368B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200400357A publication Critical patent/TW200400357A/zh
Application granted granted Critical
Publication of TWI278641B publication Critical patent/TWI278641B/zh

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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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Description

1278641 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明） 1 .發明所屬之技術領域z 本發明係關於一種半導體記憶裝置，尤其是半導體記憶 裝置之封裝和測試技術。 2 .先前技術： 最近，半導體記憶體領域之主要討論點具有從積體性改 變到操作速度之趨勢。因此，高速同步記憶體裝置，如雙 資料率同步DRAM(DDR SDRAM)和RAMBUS DRAM已被 注視當作新的主題。同步記憶體裝置係以外部系統時脈同 步操作記憶體，而SDRAM已是DRAMs當中商用記憶體 市場的主流。在輸入/輸出操作方面，S D R A Μ在每一個時 脈與時脈的升緣同步，執行資料存取一次。另一方向，高 速同步記憶體裝置，如DDR SDRAM，其與時脈的降緣和 升緣同步進行量產操作，所以在每一個時脈可以執行兩次 資料存取。 被製造之DRAM產品具有X4/X8/X16帶寬。換言之， 產品的帶寬係根據客戶的要求決定，而且D R A Μ產品根 據帶寬具有特殊的接腳配置和接線。 第1圖爲傳統的X 4和X 1 6 S D R A M s之接腳配置圖（5 4 支接腳）。 參考第1圖，X16SDRAM包含資料I/O接腳DQO到DQ15 ，位址接腳A 0到A 1 2，位址庫接腳B A 0和B A 1 ’電源接 腳V D D，V S S，V D D Q和V S S Q，資料遮蔽接腳L D Q Μ和 1278641 UDQM，指令接腳/ WE，/CAS，/RAS和/ CS，時脈接腳CK ，和時脈致能接腳C K E，而且它們每一個都經由導線架與 晶粒的連接墊作導線連接。在X 1 6 S D R A Μ的情形之中， 1 6支D Q接腳全都使用，而且在5 4支接腳中只有一支接 腳未連接（NC)。 另一方面，因爲X4S.DRAM只使用4支DQ接腳（即，DQO ，D Q 1，D Q 2和：〇 q 3 )，所以其他的！ 2支D Q接腳係在未 連接狀態。因爲資料遮蔽接腳L D Q Μ和U D Q Μ當中之下 資料遮蔽接腳L D Q Μ保留在N C狀態，所以5 4支接腳共 有1 4支接腳保留在N C狀態。 因爲資料遮蔽訊號係由位元單元控制，所以在X 4或X 8 SDRAM之中，使用一支資料遮蔽接腳（DQM)，而在Χ16 SDRAM之中，則使用2支資料遮蔽接腳（LDQM，UDQM)。 第2圖爲傳統的X 4 / X 8 / X 1 6 D D R S D R A M s之接腳配置 圖（6 6支接腳）。 參考第2圖，除了 DDRSDRAM使用資料選通接腳LDQS ，U D Q S和D Q S，參考電壓接腳V R E F，負時脈接腳/ C Κ 之外，DDR SDRAM之接腳配置幾乎和SDRAM類似。換言 之，X16 DDR SDRAM 使用 16 支 DQ 接腳，而 X8 DDR SDRAM 使用8支DQ接腳。X4 DDR SDRAM使用4支DQ接腳。
當X16 DDRSDRAM使用2支連接的資料遮蔽接腳LDM 和UDM時，X4或X8 DDR SDRAM並沒有使用下資料遮 蔽接腳L D Μ，而仍保留在N C狀態。此外，X 4或X 8 D D R SDRAM使用1支資料遮蔽接腳DM。當Χ16 DDR SDRAM 1278641 使用2支連接的資料選通接腳L D Q S和U D Q S時，X 4或 X8 DDR SDRAM並沒有使用下資料選通接腳LDQS，而仍 保留在N C狀態，所以只有使用1支資料選通接腳D Q S。 如第1圖和第2圖所示，根據帶寬，所有的半導體記憶 裝置都具有特殊的接腳配置和接線。 另一方面，半導體記憶裝置之積體性會增加，而且會有 幾千萬個單胞整合在一個記憶體晶片之中。若記憶體單胞 數增加，則要花很多時間測試記憶體單體是否正常或有缺 陷。在此封裝測試中，必須要考慮封裝測試時間和測試結 果的準確性。 考慮封裝測試時間，爲了滿足這些要求，有人提出一種 可以在相同時間執行多位元存取之平行測試。但是，因爲 平行測試係透過資料壓縮執行測試操作，所以遮蔽能力會 退化。此外，平行測試具有不會反映因資料路徑或電源雜 訊之間不同所產生的相對性之缺點。 因此，爲了更準確查核產品特性，必須使用測試時間很 長之非壓縮法。下面之說明係在非壓縮法之假設下實行。 第3圖爲根據封裝選擇之傳統的導線連接圖。 參考第3圖，在X 4產品1 0 0之案例中，封裝選擇墊（P A D X 4 ) 1 0 1導線連接V D D接腳，而另一封裝選擇墊（P A D X 8 ) 1 〇 2導線連接V S S接腳。在第3圖中，暗的部分表示導線 連接封裝導線之連接墊，而亮的部分表示浮動狀態。另一 方面，在X8產品110之案例中，封裝選擇墊（PADX4)111 導線連接V S S接腳，而另一封裝選擇墊（P A D X 8 ) 1 1 2導線 -9- 1278641 連接V D D接腳。在X 1 6產品1 2 0之案例中，封裝選擇墊（P A D X 4 ) 1 2 1和（P A D X 8 ) 1 2 2都導線連接V S S接腳。 第4圖爲傳統的封裝選擇訊號產生電路方塊圖。 參考第4圖，外加到封裝選擇墊PAD X4和PAD X8之 V D D或V S S係透過緩衝器單元1 3 0和1 4 0緩衝，然後輸 出成爲封裝選擇訊號s X 4和s X 8。此處，緩衝器單元1 3 0 和1 4 0提供兩個反相器。
下面的表1係根據導線連接之操作帶寬的封裝選擇表。 [表1]
X4 X 8 X 1 6 PAD X4 VDD VS s V s s PAD X8 V s s VDD vs s SX4 H L L SX8 L H L 參考表1，若封裝選擇訊號SX4和sX8分別爲邏輯高（H) 準位和邏輯低（L )準位，則對應的操作晶片爲X 4。若封裝 選擇訊號sX4和sX8分別爲邏輯低（L)準位和邏輯高（H)準 位，則對應的操作晶片爲X8。若封裝選擇訊號sX4和sX8 都爲邏輯低（L)準位，則對應晶片當作XI 6操作。 下面的表2係傳統的S D R A M ( D D R S D R A Μ )之位址編碼 表。 -10- 1278641 [表2]
位址 Α0 Α1 Α2 A3 Α4 Α5 Α6 Α7 Α8 Α9 All A12 Χ4封裝 Υ0 Υ1 Υ2 Υ3 Υ4 Υ5 Υ6 Υ7 Υ8 Υ9 Y11 Y12 Χ8封裝 Υ0 Υ1 Υ2 Υ3 Υ4 Υ5 Υ6 Υ7 Υ8 Υ9 Y11 NC X 1 6封裝 Υ0 Υ1 Υ2 Υ3 Υ4 Υ5 Υ6 Υ7 Υ8 Υ9 NC NC 參考表2，在X 1 6封裝之案例中，1 0個Y位址（行位址 )Υ 0到Υ 9關於某一字元線依序計數。藉由執行1 0 2 4次測 試，可以涵蓋連接到該字元線之所有單胞。此時，透過焊 接墊，可以輸入/輸出1 6個資料。此外，在X 8封裝之案 例中，1 1個Υ位址Υ 0到Υ 1 1關於某一字元線依序計數 。藉由執行2 0 4 8次測試，可以涵蓋連接到該字元線之所 有單胞。此時，透過連接墊，可以輸入/輸出8個資料， 所以，與X 1 6封裝相較，所花之測試時間長2倍。在X 4 封裝之案例中，1 2個Υ位址Υ 0到Υ 1 2關於某一字元線 依序計數。藉由執行4 0 9 6次測試，可以涵蓋連接到該字 元線之所有單胞。此時，透過連接墊，可以輸入/輸出4 個資料，所以，與X 1 6封裝相較，所花之測試時間長4 倍。換言之，當關於實體D Q墊數之D Q墊的連接墊較少 時，資料一次輸入/輸出數就會減少，所以整個測試時間 就會增加。 根據上述之習知技術，關於封裝選擇墊之接線一旦完成 ，對應在測試模式操作和正常模式操作之接線狀態，只使 用某一個封裝選擇執行測試。因此，X 8或X 4封裝選擇需 要很長的測試時間。 -11- 1278641 但是，在另一觀點中，若只執行關於由封裝選擇墊之導 線連接所決定之某一封裝選擇的測試，則很難根據帶寬的 變化檢知失效。因此，有許多關於其他封裝選擇和對應封 裝選擇之執行測試的情形。尤其，在與X4或X 8封裝連 接之產品的案例中，因爲有些DQ接腳係在NC狀態，所 以很難測試上帶寬之封裝特性。但是，在與X I 6封裝連 接之產品的案例中，可以測試X 8或X 4封裝帶寬之特性 〇 當測試與X 1 6封裝連接之產品的假設特性時，爲了測 試X4或X 8封裝特性，必須修正關於封裝選擇墊之接線 。換言之，在測試完X 8封裝特性之後，再次修正接線， 然後測試X 8封裝特性。在此情形下，因爲對應個別的封 裝選擇之接線需要修正，所以會有封裝成本和測試時間增 加的問題。 3 .發明內容： 因此，本發明之目的在於提供一種能以除了預設帶寬以 外之帶寬執行封裝測試，而不用對封裝選擇墊作任何接線 修正之半導體記憶裝置。 根據本發明之觀點，提供有一種半導體記憶裝置，其包 含：至少一個導線連接在預設封裝選擇之封裝選擇墊；用 以產生緩衝器控制訊號之緩衝器控制訊號產生裝置；及在 正常模式下，用以緩衝響應緩衝器控制訊號’而外加到封 裝選擇墊之訊號，並且輸出緩衝訊號當作封裝選擇訊號’ 在測試模式下，阻擋外加到封裝選擇墊之訊號’並且輸出 -12- 1278641 對應除了預設封裝選擇以外之封裝選擇的訊號當作封裝選 擇訊號之訊號之緩衝裝置。 根據本發明之另一觀點，提供有一種半導體記憶裝置， 其包含：導線連接在預設封裝選擇中之第一和第二封裝選 擇墊；用以產生緩衝器控制訊號之緩衝器控制訊號產生裝 置；在正常模式下，用以緩衝響應緩衝器控制訊號，而外 加到第一封裝選擇墊之訊號，並且輸出緩衝訊號當作第一 封裝選擇訊號，在測試模式下，阻擋外加到第一封裝選擇 墊之訊號，並且輸出對應除了預設封裝選擇以外之封裝選 擇的訊號當作第一封裝選擇訊號之第一緩衝裝置；及在正 常模式下，用以緩衝響應緩衝器控制訊號，而外加到第二 封裝選擇墊之訊號，並且輸出緩衝訊號當作第二封裝選擇 訊號，在測試模式下，阻擋外加到第二封裝選擇墊之訊號 ，並且輸出對應除了預設封裝選擇以外之封裝選擇訊號當 作第二封裝選擇訊號之第二緩衝裝置。 根據本發明之又一觀點，提供有一種半導體記憶裝置， 其包含：至少一個導線連接在預設封裝選擇之封裝選擇墊 ;用以產生緩衝器控制訊號之緩衝器控制訊號產生裝置； 用以緩衝外加到封裝選擇墊的訊號之緩衝裝置；及用以傳 輸緩衝裝置之輸出訊號，和對應除了響應緩衝器控制訊號 之預設封裝選擇以外之封裝選擇的訊號’當作封裝選擇訊 號之開關裝置。 4 .實施方式： 下面，將參考附圖詳細說明本發明之優選實施例。 -13- 1278641 第5圖爲根據本發明實施例之依據封裝選擇的導線連接 結構涵。 參考第5圖，在X4產品2 0 0之案例中，封裝選擇墊（PAD X4)201導線連接VDD接腳，而另一封裝選擇墊（PAD X8) 2 0 2導線連接V S S接腳。另一方面，在X 8產品2 1 0之案 例中，封裝選擇墊（P A D X 4 ) 2 1 1導線連接V S S接腳，而另 一封裝選擇墊（PAD X8)212導線連接VDD接腳。在X16 產品220之案例中，封裝選擇墊（PAD X4)221和（PAD X 8 ) 2 2 2都導線連接V S S接腳。 在本發明所應用之導線連接結構中，封裝選擇墊之結構 和外加訊號和示於第3圖之習知技術相同。但是，本發明 和具有最大帶寬之X 1 6產品2 2 0 —樣，具有相同之D Q接 腳的導線連接結構，而不管X 4產品2 0 0或X 8產品2 1 0。 換言之，所有的D Q接腳都被導線連接，而不用考慮到封 裝選擇。 第6圖爲根據本發明實施例之封裝選擇訊號產生電路方 塊圖。 參考第6圖，根據本發明之封裝選擇訊號產生電路，包 含：至少一個導線連接在預設封裝選擇之封裝選擇墊6 0 ;用以產生緩衝器控制訊號之緩衝器控制訊號產生單元 6 4 ;及用以緩衝響應緩衝器控制訊號，而外加到封裝選擇 墊6 0之訊號，並且輸出緩衝訊號，或阻擋外加到封裝選 擇墊6 0之訊號，並且輸出對應除了預設封裝選擇以外之 封裝選擇墊的訊號當作封裝選擇訊號之訊號之緩衝器單元 -14- 1278641 , 6 2。此處，緩衝器控制訊號產生單元6 4係使用模式暫存 器設定之測試訊號產生電路。 緩衝器控制訊號在正常模式操作期間係失能的，所以緩 衝器單元6 2緩衝經由連接導線外加到封裝選擇墊6 0之訊 號，以產生緩衝訊號當作封裝選擇訊號。換言之，在正常 模式操作期間，半導體記憶裝置以對應預設封裝選擇之帶 寬操作。另一方面，在測試模式操作期間，緩衝器控制訊 號係致能的，所以緩衝器單元62阻擋從封裝選擇墊60輸 入之訊號，而且輸出對應除了預設封裝選擇以外之封裝選 ® 擇之封裝選擇訊號。換言之，在測試模式操作期間，半導 體記憶裝置係以除了預設帶寬以外之帶寬操作。此時，在 緩衝器控制訊號產生單元6 4輸出一個緩衝器控制訊號之 情形下，在測試模式期間可以選擇的帶寬也是一個。相較 之下，在緩衝器控制訊號產生單元6 4可以輸出二個或二 個以上的緩衝器控制訊號之情形下，在測式模式期間，可 以執行關於許多帶寬之測試。 [第一實施例] 在本發明之第一實施例中，使用二個封裝選擇墊p A D X4 和P A D X 8。其提出一種電路，該電路透過從第6圖的緩 衝器單元62外加到二個封裝選擇墊PAD X4和PAD X8 之訊號，和緩衝器控制訊號enX8和enX 1 6的邏輯組合’ ' 根據操作模式，選擇性輸出封裝選擇訊號sX4和sX 8。 、 第7圖爲根據本發明第一實施例之緩衝器單元6 2的第 一電路圖範例。 -15- 1278641 參考第7圖，緩衝器單元6 2包含：用以緩衝外加到根 據封裝選擇作導線連接之封裝選擇墊PAD X4之訊號’和 在正常模式下，響應緩衝器控制訊號e 11X 1 6 ’而外加到封 裝選擇墊P A D X4之訊號，以輸出緩衝訊號當作封裝選擇 訊號sX4，並且在測試模式下，對應最大帶寬（即XI 6封 裝），輸出P A D X 4選擇訊號當作封裝選擇訊號s X 4之第 一緩衝器單元2 3 〇 ;及在正常模式下’用以緩衝響應緩衝 器控制訊號eiiXl 6，而外加到封裝選擇墊P AD X8之訊號 ，以輸出緩衝訊號當作封裝選擇訊號s X 8，並且在測試模 式下，對應最大帶寬（即X 1 6封裝），輸出P A D X 8選擇訊 號當作封裝選擇訊號s X 8之第二緩衝器單元2 4 0。另一方 面，在第6圖之緩衝器控制訊號產生單元6 4中，還包含 模式暫存器設定（M R S )控制電路2 5 0。此處’假設緩衝器 控制訊號e η X 1 6係高主動訊號。 另一方面，第一緩衝器單元2 3 0包含：接收緩衝器控制 訊號e η X 1 6之反相器IΝ V 1 ;接收反相器I Ν V 1的輸出和 外加到封裝選擇墊P A D X 4的訊號之N A N D閘N A N D 1 ; 及接收NAND閘NAND 1的輸出，以輸出封裝選擇訊號sX4 之反相器IN V2。第二緩衝器單元24 0包含：接收緩衝器 控制訊號enXl 6之反相器INV3 ;接收反相器INV3的輸 出和外加到封裝選擇墊P A D X 8的訊號之N A N D閘N A N D 2 ;及接收N A N D閘N A N D 2的輸出，以輸出封裝選擇訊號s X 8 之反相器IΝ V 4。 下面將參考第7圖之電路詳細說明半導體記憶裝置之操 -16- 1278641 作。 在預設X4封裝之案例中，其中封裝選擇墊PAD X4和 P A D X 8分別連接V D D接腳和V S S接腳’因爲在正常模 式下，緩衝器控制訊號enX 1 6係邏輯低準位，使得關於 外加到封裝選擇墊P A D X 4和P A D X 8之訊號，N A N D閘 N AND 1和NAN D2之操作類似反相器，所以封裝選擇訊號 sX4和sX8分別爲邏輯高（H)準位和邏輯低（L)準位。結果 ，對應晶片當作X4操作。另一方面’在測試模式下，因 爲緩衝器控制訊號enX16致能爲邏輯高（H)準位，所以 NAND閘NAND1和NAND2可以阻擋外加到封裝選擇墊 P A D X 4和P A D X 8之訊號，而總是輸出邏輯高準位。因 此，所有的封裝選擇訊號sX4和sX8都是邏輯低（L)準位 ，所以對應晶片當作X 1 6操作。 在預設X 8封裝之案例中，其中封裝選擇墊P A D X 4和 P A D X 8分別連接V S S接腳和V D D接腳，因爲在正常模 式下，緩衝器控制訊號enXl 6係邏輯低（L)準位，使得關 於外加到封裝選擇墊PAD X4和PAD X8之訊號，NAN D 閘N AND 1和NAN D2之操作類似反相器，所以封裝選擇 訊號s X 4和s X 8分別爲邏輯低（L )準位和邏輯高（Η )準位。 結果，對應晶片當作X 8操作。另一方面，在測試模式下 ，因爲緩衝器控制訊號e η X 1 6致能爲邏輯高（Η )準位，所 以N A N D閘N A N D 1和N A N D 2可以阻擋外力□到封裝選擇 墊PAD X4和PAD X8之訊號，而總是輸出邏輯高準位。 因此，所有的封裝選擇訊號s X 4和s X 8都是邏輯低（L )準 1278641 位，所以對應晶片當作X 1 6操作。 在預設XI 6封裝之案例中，其中所有的封裝選擇墊PAD X4和PAD X8都連接VSS接腳，因爲在正常模式下，緩 衝器控制訊號e η X 1 6係邏輯低準位，使得關·於外加到封 裝選擇墊P A D X 4和P A D X 8之訊號，N A N D閘N A N D 1和 NAND2之操作類似反相器，所以所有的封裝選擇訊號SX4 和sX8都爲邏輯低（L)準位。結果，對應晶片當作XI 6操 作。另一方面，在測試模式下，因爲緩衝器控制訊號enX 1 6 致能爲邏輯高（Η )準位，所以N A N D閘N A N D 1和N A N D 2 可以阻擋外加到封裝選擇墊P A D X 4和P A D X 8之訊號， 而總是輸出邏輯高準位。因此，所有的封裝選擇訊號SX4 和s X 8都是邏輯低（L )準位，所以對應晶片當作X 1 6操作 下面的表3係根據封裝選擇，在正常模式和測試模式下 之操作帶寬的操作表（在使用e η X 1 6之情形下）。
[表3 ] 封裝選擇 X4 X8 X 1 6 X4 X 8 X 1 6 正常模式 測試模式（enXl 6”H”） PAD X4 VDD VSS VSS VDD VSS VSS PAD X8 VSS VDD VSS VSS V'DD VSS sX4 Η L L L sX8 L H L L 操作帶寬 X4 X8 X 1 6 X 1 6 X 1 6 X 1 6 參考表3 ’在正常模式之情形下，對應晶片之操作帶寬 -18- 1278641 係根據封裝選擇墊P A D X 4和P A D X 8之連接狀態決定。 但是，在測試模式之情形下，對應晶片當作X 1 6操作， 而不用考慮封裝選擇墊PAD X4和PAD X8之連接狀態。 下面的表4係根據第7圖之電路組態，在測試模式下， S D R A M ( D D R S D R A Μ )之位址編碼表。 [表4 ]
位址 Α0 Α1 Α2 A3 Α4 Α5 Α6 Α7 Α8 Α9 All A12 Χ4封裝 Υ0 Υ1 Υ2 Υ3 Υ4 Υ5 Υ6 Υ7 Υ8 Υ9 NC NC X 8封裝 Υ0 Υ1 Υ2 Υ3 Υ4 Υ5 Υ6 Υ7 Υ8 Υ9 NC NC X 1 6封裝 Υ0 Υ1 Υ2 Υ3 Υ4 Υ5 Υ6 Υ7 Υ8 Υ9 NC NC 在正常模式下，位址編碼表和表2相同。 但是，在測試模式下，因爲所有的X 4 / X 8 / X 1 6封裝都 是經由連接墊輸入/輸出1 6個資料，所以1 0個Υ位址Υ0 到Υ 9關於某一字元線依序計數。若測試執行1 0 2 4次， 則可以涵蓋所有連接到該字元線之單胞。因此，在現行最 大的帶寬中（即，在X 1 6產品之案例中），測試時間和習知 技術不同。但是，在X 8產品之案例中，因爲藉由執行1 0 2 4 次測試，可以涵蓋連接到某一字元線之所有單胞，所以測 試時間可以減少至習知技術的1 / 2。此外，在X 4產品之 案例中，測試時間可以減少至習知技術的1 /4。 第8圖爲根據本發明第一實施例之緩衝器單元6 2的第 二電路圖範例。 第8圖和第7圖間之差異處爲第一和第二緩衝器單兀 4 3 0和4 4 0之組態。第一緩衝器單元4 3 0包含：接收外加 -19- 1278641 到封裝選擇墊PAD X4的訊號之反相器IN V5 ;及接收輸 出自M R S控制電路4 5 0的緩衝器控制訊號e η X 1 6和反相 器I Ν V 5的輸出，以輸出封裝選擇訊號s X 4之Ν 0 R閘Ν 0 R 1 。第二緩衝器單元44 0包含：接收外加到封裝選擇墊PAD X8的訊號之反相器IN V6;及接收輸出自MRS控制電路450 的緩衝器控制訊號enX16和反相器INV6的輸出，以輸出 封裝選擇訊號s X 4之Ν Ο R閘Ν Ο R 2。 雖然第一和第二緩衝器單元4 3 0和4 4 0係使用Ν Ο R閘 實行，但是緩衝器單元之操作方式和第7圖相同，所以操 · 作表也和表3相同。換言之，因爲在正常模式下，緩衝器 控制訊號enX16爲邏輯低準位，使得NOR閘NOR1和NOR2 之操作類似反相器，所以封裝選擇訊號sX4和sX8係根 據封裝選擇墊P A D X 4和P A D X 8之連接狀態決定。另一 方面，在測試模式下，因爲緩衝器控制訊號enX 1 6致能 爲邏輯高（Η )準位，所以Ν Ο R閘Ν Ο R 1和Ν Ο R 2可以阻擋 外加到封裝選擇墊P A D X 4和P A D X 8之訊號。因此，所 有的封裝選擇訊號sX4和sX8都是邏輯低（L)準位，所以 對應晶片當作X 1 6操作。 第9圖爲根據本發明第一實施例之緩衝器單元6 2的第 三電路圖實例。 第9圖圖示輸出在測試模式下用以選擇X 8選擇之緩衝 ' 器控制訊號enX 8的案例。第一緩衝器單元5 3 0包含：接 ' 收緩衝器控制訊號enX8之反相器INV7 ;接收反相器INV7 的輸出和外加到封裝選擇墊PAD X4的訊號之NAN D閘 -20- 1278641 N AND3 ;及接收NAND閘N AND3的輸出，以以輸出封裝 選擇訊號sX4之反相器INV8。第二緩衝器單元54〇包含 ••接收外加到封裝選擇墊PAD X8的訊號之反相器IN V 9 ;及接收緩衝器控制訊號e n x 8之反相器1 N V 1 0 ;及接收 反相器I N V 9和I N V 1 0的輸出，以輸出封裝選擇訊號S X 8 之 N A N D 閘 N A N D 4。 假設封裝選擇墊PAD X4和PAD X8分別連接VSS接腳 和VDD接腳，所以對應晶片當作預設X4操作。因爲在正 常模式下，緩衝器控制訊號enX8爲邏輯低（L)準位，使得 ® 封裝選擇訊號s X 4和s X 8分別爲邏輯高（Η )準位和邏輯低（L ) 準位，所以對應晶片當作X4封裝操作。另一方面，因爲 在測試模式下，緩衝器控制訊號enX8爲邏輯高（Η)準位， 使得封裝選擇訊號s X 4和s X 8分別爲邏輯低（L )準位和邏 輯高（Η )準位，所以對應晶片當作X 8封裝操作。 下面的表5係根據封裝選擇’在正常模式和測試模式下 之操作帶寬的操作表（在使用enX8之情形下）。 · [表5] 封裝選擇 X4 Χ8 X4 X8 正常模式 測試模式（enX8”H”） PAD X4 VDD VSS VDD VSS PAD X8 VSS VDD VSS VDD sX4 Η L L sX8 L Η H 操作帶寬 Χ4 X8 X8 X8 -21 - 1278641 參考表5，在X 4產品之案例中，因爲藉由執行1 Ο 2 4次 測試，可以涵蓋連接到某一字元線之所有單胞，所以測試 時間可以減少至習知技術的1 /2。另一方面，在上述使用 在X 1 6產品中之緩衝器控制訊號enX 8的情形下，並未有 利，所以表5並沒有考慮X 1 6產品。 第1 〇圖爲根據本發明第一實施例之緩衝器單元6 2的第 四電路圖範例。 第1 〇圖和第9圖間之差異處爲第一和第二緩衝器單元 6 3 0和6 4 0之組態。第一緩衝器單元6 3 0包含：接收外加 0 到封裝選擇墊PAD X4的訊號之反相器INV1 1 ;及接收輸 出自M R S控制電路6 5 0的緩衝器控制訊號e η X 8和反相器 IN VI 1的輸出，以輸出封裝選擇訊號sX4之NOR閘NOR3 。第二緩衝器單元6 4 0包含：接收外加到封裝選擇墊P A D X 8的訊號，和輸出自M R S控制電路6 5 0的緩衝器控制訊 號e η X 8之Ν Ο R閘Ν Ο R 4，及接收Ν Ο R閘Ν Ο R 4的輸出， 以輸出封裝選擇訊號sX8之反相器IN VI 2。 雖然第一和第二緩衝器單元6 3 0和6 4 0係使用Ν Ο R閘 實行，但是緩衝器單元之操作方式和第9圖相同，所以操 作表也和表5相同。換言之，因爲在正常模式下，緩衝器 控制訊號e η X 8爲邏輯低準位，使得Ν Ο R閘Ν Ο R 3和Ν Ο R 4 之操作類似反相器，所以封裝選擇訊號s X 4和s X 8係根 據封裝選擇墊P A D X 4和P A D X 8之連接狀態決定。另一 、 方面，在測試模式下，因爲緩衝器控制訊號e η X 8致能爲 邏輯高（Η )準位，所以Ν Ο R閘Ν Ο R 3和Ν Ο R 4可以阻擋外 -22- 1278641 加到封裝選擇墊PAD X4和PAD X8之訊號。因此’封裝 選擇訊號sX4和sX8分別爲邏輯低（L)準位和邏輯高（H)準 位，所以對應晶片當作X 8操作。 第1 1圖爲根據本發明第一實施例，使用第一和第二M R S 控制電路7 5 0和7 6 0之緩衝器單元6 2的第五電路圖範例 ，其中使用二個緩衝器控制訊號enXl 6和enX8。 參考第1 1圖，第一緩衝器單元7 3 0包含：接收第一和 第二緩衝器控制訊號enXl 6和enX8之NOR閘N0R5 ;接 收N 0 R 5的輸出和外加到封裝選擇墊P A D X 4的訊號之 N A N D閘N A N D 5 ;及接收N A N D閘N A N D 5的輸出，以輸 出封裝選擇訊號sX4之反相器IN VI 3。第二緩衝器單元740 包含：接收第一緩衝器控制訊號enX16之反相器INV14 ; 接收第二緩衝器控制訊號e η X 8之反相器I N V 1 5 ;接收反 相器I Ν V 1 4的輸出和外加到封裝選擇墊P A D X 8的訊號之 NAND閘NAND6;及接收NAND閘NAND6和反相器INV15 的輸出，以輸出封裝選擇訊號s X 8之N A N D閘N A N D 7。 下面，將參考第1 1圖之電路，詳細說明半導體記憶裝 置之操作。 在正常模式下，因爲所有的第一和第二緩衝器控制訊號 e η X 1 6和e η X 8都爲邏輯低（L )準位，使得所有N A N D閘 N A N D 5，N A N D 6和N A N D 7之操作類似反相器，所以封裝 選擇訊號s X 4和s X 8係根據封裝選擇墊p A D X 4和P A D X 8 之連接狀態，表示對應預設帶寬之訊號準位。結果，對應 晶片當作預設帶寬。 -23- 1278641 在測試模式下，選擇性致能第一和第二緩衝器控制訊號 e η X 1 6 和 e η X 8 〇 首先，在第一緩衝器控制訊號enX 1 6致能之情形下， 因爲第一緩衝器控制訊號e η X 1 6爲邏輯高（Η )準位，而第 二緩衝器控制訊號enX8爲邏輯低（L)準位，所以第一緩衝 器單元730之NOR閘N0R5輸出邏輯低準位。NAND閘 N A N D 5阻擋外加到封裝選擇墊P A D X 4之訊號，並且輸 出邏輯高準位。此訊號藉由反相器IN V 1 3反相，然後輸 出當作邏輯低準位之封裝選擇訊號s X 4。另一方面，第二 緩衝器單元7 4 0之N AND閘NAND6阻擋外加到封裝選擇 墊P A D X 8之訊號，並且輸出邏輯高準位。此訊號藉由 N A N D閘N A N D 7反相，然後輸出當作邏輯低準位之封裝 選擇訊號s X 8。因此，在測試模式下，對應晶片當作X 1 6 操作。 其次，在第二緩衝器控制訊號enX8致能之情形下’因 爲第一緩衝器控制訊號enXl 6爲邏輯低（L)準位，而第二 緩衝器控制訊號e η X 8爲邏輯高（Η )準位，所以第一緩衝器 單元 730之NOR閘NOR5輸出邏輯低準位。NAND閘NAND5 阻擋外加到封裝選擇墊P A D X4之訊號，並且輸出邏輯高 準位。此訊號藉由反相器IN V 1 3反相’然後輸出當作邏 輯低準位之封裝選擇訊號s X 4 ^另一方面’第二緩衝器單 元7 4 0之N AND閘NAND7經由反相器IN V 1 5接收邏輯低 準位，所以不管其他的輸入如何’封裝選擇訊號s X 8都 爲邏輯高（Η)準位。因此，在測試模式下’對應晶片當作X 8 1278641 操作。 下面的表6係根據封裝選擇，在正常模式和測試模式下 之操作帶寬的操作表（在使用enXl 6和enX8之情形下）。 [表6] 封裝選擇 X4 X 8 X 1 6 X4 X 8 X4 X 8 X 1 6 正常模式 e η X 8 ” L，’，e η X 1 6，，L ” 測試模式 enX8”L”，enX16”L” 測 e η X 8，，: 試模式 L，，，e η X 1 6，，L ” PAD X4 VDD V s s V s s VDD VS S VDD VS S V s s PAD X8 VS S VDD vs s VS s VDD V s s VDD V s s sX4 H L L L L sX8 L H L H L 操作帶寬 X4 X 8 X 1 6 X8 X 8 X 1 6 X 1 6 X 1 6 參考表6，在以預設X4封裝之產品的案例中，若封裝 選擇訊號enX 8致能，則測試時間可以減少至習知技術的 1 /2。若封裝選擇訊號enX 1 6致能，測試時間可以減少至 習知技術的1/4。 第1 2圖爲根據本發明第一實施例，使用第一和第二M R S 控制電路8 5 0和8 6 0之緩衝器單兀6 2的第六電路圖範例 ，其中使用兩個緩衝器控制訊號enXl 6和enX8。 參考第1 2圖，第一緩衝器單元8 3 0包含：接收外加到 封裝選擇墊P A D X 4的訊號之反相器I N V 1 6 ;及接收反相 -25- 1278641 器IN V 1 6的輸出及第一和第二緩衝器控制訊號enX 1 6和 e η X8之3 -輸入NOR閘N0R6。第二緩衝器單元840包含 :接收外加到封裝選擇墊PAD X8的訊號之反相器IN V 1 7 ;接收反相器IN V 1 7的輸出和第一緩衝器控制訊號enX 1 6 之Ν Ο R閘Ν Ο R 7 ;接收Ν Ο R閘Ν Ο R 7的輸出和第二緩衝 器控制訊號enX8之NOR閘NOR8 ;及接收NOR閘NOR8 的輸出，而輸出封裝選擇訊號sX8之反相器INV1 8。 因爲上述電路之操作方式類似第1 1圖之電路，所以省 略相關部分之詳細說明。其操作表也和表6相同。根據本 · 發明之第一實施例，可以用除了預設帶寬以外之帶寬執行 封裝測試，而不用修正關於封裝選擇墊之接線。因此，可 以節省修正接線所花的時間。另一方面，根據本發明之第 一實施例，有可能可以減少測試時間，使得測試可以用高 於預設封裝之帶寬執行，所以測試時間可以顯著減少。在 此情形下，有可能可以使用某一種測試程式（對於最大帶 寬）執行失效檢測，而不管封裝選擇如何。 [第二實施例] 在本發明之第二實施例中，提出一種使用兩個封裝選擇 墊P A D X 4和P A D X 8之緩衝器單元6 2。具有切換結構之 緩衝器單元係由緩衝器控制訊號測試_模式+X 8 z和測試_ 模式_X4z緩衝器控制，而且輸出外加到兩個封裝選擇墊 ' P A D X 4和P A D X 8的訊號（正常模式），或提供對應期望 - 帶寬之封裝選擇訊號sX4和sX8(測試模式）。 第1 3圖爲根據本發明第二實施例之封裝選擇訊號產生 -26- 1278641 電路的電路圖，其圖示與預設x 1 6產品接線之案例。 參考第1 3圖，封裝選擇訊號產生電路包含：導線連接 V S S接腳之封裝選擇墊P A D X 4 ;導線連接V S S接腳之封 裝選擇墊P A D X 8 ;用以在測試模式下，產生選擇X 8和 X4封裝選擇的兩個緩衝器控制訊號測試_模式_X 8 z和測 試_模式_X4z之測試模式產生單元3 1 0 ;及用以緩衝響應 兩個緩衝器控制訊號測試_模式_X8z和測試_模式_X4z之 外加到封裝選擇墊PAD X4和PAD X8的訊號，以輸出當 作封裝選擇訊號s X 4和s X 8 (正常模式）的緩衝訊號，或用 以提供對應期望帶寬的封裝選擇訊號sX4和sX 8 (測試模 式）之緩衝器單元。 該緩衝器單元3 0 0包含：用以緩衝外加到封裝選擇墊 PAD X4的外部訊號，以產生封裝選擇訊號sX4之第一緩 衝器單元3 0 2 ;及用以緩衝外加到封裝選擇墊P A D X 8的 外部訊號，以產生封裝選擇訊號sX8之第二緩衝器單元304 。此處，第一和第二緩衝器單元3 0 2和3 0 4分別提供兩個 彼此相互串接之反相器。 此外，緩衝器單元3 0 0還包含：執行選擇切換操作之第 一到第三開關單元S W 1，S W 2和S W 3 ;用以邏輯組合兩 個緩衝器控制訊號測試_模式_X8z和測試_模式_X4z，及 控制第一到第三開關單元S W 1，S W 2和S W 3之邏輯閘。 若有兩個封裝選擇，則只需要一個封裝選擇墊和一個緩衝 器控制訊號。在此情形下，就不需要用以組合緩衝器控制 訊號之邏輯閘。因此，在緩衝器單元3 0 0之中，可以考慮 -27- 1278641 , 使用除了第一和第二緩衝器單元3 Ο 2和3 Ο 4以外之其他單 元當作開關結構。 第一開關單元S W 1包含：用以響應接收緩衝器控制訊 號測試—模式—Χ8ζ和測試_模式—Χ4ζ之NAND閘NAND1 的輸出，將第一和第二緩衝器單元3 0 2和3 0 4的輸出傳輸 到輸出級之傳輸閘TG1和TG2。傳輸閘TG1和TG2接收 N AND閘N AND 1的輸出，和自反相器IN V 1輸出之相同極 性的反相訊號，因此可以同時開關。第二開關單元S W 2 包含：用以響應緩衝器控制訊號測試j莫式_X 8 z，將V S S φ 和V D D傳輸到輸出級之傳輸閘T G 3和T G 4。傳輸閘T G 3 和TG4接收緩衝器控制訊號測試_模式_X8z，和自反相器 IN V 2輸出之相同極性的反相訊號，因此可以同時開關。 第三開關單元S W 3包含：用以響應緩衝器控制訊號測試_ 模式_ X 4 z，將V S S和V D D傳輸到輸出級之傳輸閘T G 5和 T G 6。傳輸閘T G 5和T G 6接收緩衝器控制訊號測試_模式 X 4 z，和自反相器I N V 3輸出之相同極性的反相訊號，因 此可以同時開關。 此處，N A N D閘N A N D 1可以用A N D閘加上反相器實行 ，而且可以用其他的邏輯閘（例如，Ν Ο R閘）取代。此外’ 傳輸閘T G 1到T G 6可以用其他的開關單元（例如，Μ Ο S電 晶體）取代。 下面，將說明具有封裝選擇訊號產生電路之半導體記憶 _· 裝置的操作。 首先，在正常模式之情形下，所有的緩衝器控制訊號測 -28- 1278641 試_模式_Χ8ζ和測試_模式_Χ4ζ都爲邏輯高準位。因此， 因爲NAND閘NAND1的輸出和反相器INV1的輸出分別 爲邏輯低準位和邏輯高準位，所以兩個傳輸閘T G 1和T G 2 打開，使得緩衝器單元3 0 2和3 04產生其當作封裝選擇訊 號sX4和sX8之輸出。在第7圖中，因爲封裝選擇墊PAD X4和PAD X8係導線連接VSS接腳，使得封裝選擇訊號 s X 4和s X 8都爲邏輯低準位，所以晶片當作X 1 6操作。 在測試模式下，藉由將緩衝器控制訊號測試_模式_X 8 z 和測試_模式_X4z的其中之一致能爲邏輯低準位，再藉由 將N AND閘N AND 1和反相器IN V 1的輸出分別設爲邏輯 低準位和邏輯高準位，打開傳輸閘T G 1和T G 2。 在緩衝器控制訊號測試_模式_X 8 z輸出爲邏輯高準位， 和緩衝器控制訊號測試_模式_X4z輸出爲邏輯低準位之情 形下，第一開關單元之傳輸閘T G 1和T G 2全都關閉，所 以可以阻擋第一和第二緩衝器單元3 0 2和3 0 4之路徑。另 一方面，第二開關單元S W 2之傳輸閘T G 3和T G 4爲打開 ，所以可以分別輸出V S S和V D D。此時，封裝選擇訊號s X 4 和s X 8分別爲邏輯低準位和邏輯高準位，所以晶片當作X 8 操作。 在緩衝器控制訊號測試_模式_x 8 z輸出爲邏輯低準位， 和緩衝器控制訊號測試_模式_X 4 z輸出爲邏輯高準位之情 形下，第一開關單元之傳輸閘T G 1和T G 2全都關閉，所 以可以阻擋第一和第二緩衝器單元3 0 2和3 0 4之路徑。另 一方面，第三開關單元S W 3之傳輸閘T G 5和T G 6爲打開 -29- 1278641 ，所以可以分別輸出VDD和VSS。此時，封裝選擇訊號sX4 和sX8分別爲邏輯高準位和邏輯低準位，所以晶片當作X4 操作。 下面的表7係根據本發明第二實施例，在具有封裝選擇 訊號產生電路之半導體記憶裝置的X 1 6封裝中，在測試 模式下之操作帶寬的操作表。 [表7]
X4 X8 X 1 6 測試_模式_ X 4 L H H 測試_模式_X8 H L H sX4 H L L sX8 L H L
參考表7，在預設封裝係X 1 6之情形下，若緩衝器控制 訊號測試_模式_X4z和測試_模式_X8z分別爲邏輯低準位 和邏輯高準位，則對應封裝當作X 4操作，所以可以測試 X4封裝的特性。若緩衝器控制訊號測試_模式_X4z和測 試_模式_X 8 z分別爲邏輯高準位和邏輯低準位，則對應封 裝當作X 8操作，所以可以測試X 8封裝的特性。在本發 明中，測試模式表示用以改變封裝選擇之測試模式。X 1 6 封裝的特性係在正常模式狀態下測試。因此，關於已完成 預設封裝之單一晶片，可以簡化測試其他帶寬和預設帶寬 的特性，而不用修正接線。 另一方面，雖然表7說明在X 1 6封裝中之測試模式操 作，但是也可以應用到X 8封裝和X 4封裝。例如，在X 8 -30- 1278641 封裝中，v S S接腳和v D D接腳分別導線連接封裝選擇墊 PAD X4和PAD X8。爲了控制測試模式帶寬，使用緩衝 器控制訊號測試_模式_X4z和測試_模式—XI 6z。 下面的表8和表9分別爲在X 8封裝和X 4封裝中之測 試模式下，操作帶寬的操作表。注意，在本發明應用於X 8 封裝和X4封裝之情形下，如第5圖所示，對於所有的D Q 接腳執行導線連接。 [表8]
X4 X8 X 1 6 測試_模式_X4 L H H 測試_模式_xi 6 H H H sX4 H L L sX8 L H L
[表9]
X4 X8 X 1 6 測試_模式_X8 H L H 測試_模式_X1 6 H H L sX4 H L L sX 8 L H L
在本發明的第一和第二實施例中，因爲可以用除了預設 帶寬以外之帶寬執行封裝測試，而不用修正關於封裝選擇 墊之接線，所以可以節省修正接線所需之時間。 雖然上述之實施例說明使用X4 PAD和X8 PAD當作封 裝選擇墊，決定X4/X 8/XI 6封裝選擇之案例，但是本發 -3 1 - 1278641 明也可以應用於使用X 4 P A D和X 1 6 P A D當作封裝選擇 墊或使用X 8 P A D和X 1 6 P A D當作封裝選擇墊之案例中 。在此情形下，可以改變構成緩衝器單元之邏輯閘的組合 〇 另一方面，在上述實施例中所用之NAND閘可以用AND 閘加上反相器實行，而NOR閘可以用OR閘加上反相器 實行。 此外，本發明也可應用到根據操作帶寬的數量，使得封 裝選擇墊的數量增加或減少之案例中。 根據本發明，可以減少測試成本，所以可以減少製造成 本。此外，還可以減少測試時間，所以生產力可以顯著增 加。 本發明只詳細說明了相關的某些優選實施例，但是其修 正例和變化例並不會脫離後面申請專利範圍所述之本發明 的精神和範圍。 5 .圖式簡單說明： 由下面參考附圖之實施例的說明，本發明之其他目的和 方向將會變得更明瞭，其中： 第1圖爲傳統的X 4和X 1 6 S D R A M s之接腳配置圖（5 4 支接腳）； 第2圖爲傳統的Χ4/Χ8/Χ1 6 DDR SDRAMs之接腳配置 圖（6 6支接腳）； 第3圖爲根據封裝選擇之傳統的導線連接圖； 第4圖爲傳統的封裝選擇訊號產生電路方塊圖； -32- 1278641 第5圖爲根據本發明實施例之根據封裝選擇的導線連接 結構圖； 第6圖爲根據本發明實施例之封裝選擇訊號產生電路方 塊圖； 第7圖到第1 2圖爲根據本發明第一實施例之緩衝器單 元的電路圖範例；及 第1 3圖爲根據本發明第二實施例之封裝選擇訊號產生 電路的電路圖。 主要部分之代表符號說明： ® 60 封裝選 擇 墊 62 緩衝器 單 元 64 緩衝器 控 制 訊號 :產生單元 1 00 X4產品 10 1 封裝選 擇 墊 (P A D X4) 1 02 封裝選 擇 墊 (PA D X8) 110 X8產品 111 封裝選 擇 墊 (PA D X4) 112 封裝選 擇 墊 (PA D X8) 1 20 X 1 6產 品 12 1 封裝選 擇 墊 (PA D X4) 1 22 封裝選 擇 墊 (PA D X 8 ) 13 0 緩衝器 單 元 1 40 緩衝器 單 元 200 X4產品 -33- 1278641 2 0 1 封 裝 々ee 擇 墊 (P AD Χ4) 202 封 裝 ΪΒΒ 擇 墊 (PAD X 8 ) 2 10 X8 1產品 2 11 封 裝 心Β巳 擇 墊 (P AD Χ4) 2 12 封 裝 々EB 擇 墊 (PAD Χ8) 220 XI 6 產 品 22 1 封 裝 擇 墊 (PAD Χ4) 2 2 2 封 裝 •jae 擇 墊 (PAD Χ8) 2 3 0 第 一 緩 衝 器 單 元 240 第 二 緩 衝 器 單 元 2 5 0 模 式 暫 存 器 設 定（M R S )控制電路 3 00 緩 衝 器 單 元 3 02 第 一 緩 衝 器 單 元 3 04 第 二 緩 衝 器 單 元 3 10 測 試 模 式 產 生 單元 4 3 0 第 一 緩 衝 器 單 元 440 第 二 緩 衝 器 單 元 4 5 0 MRS 控 制 電 路 5 3 0 第 一 緩 衝 器 單 元 5 4 0 第 二 緩 衝 器 單 元 5 5 0 MRS 控 制 電 路 6 3 0 第 -* 緩 衝 器 單 元 640 第 二 緩 衝 器 單 元 6 5 0 MRS 控 制 電 路
-34- 1278641 7 3 0 第一緩衝器單元 7 40 第二緩衝器單元 7 5 0 第一 M R S控制電路 7 6 0 第二MRS控制電路 8 3 0 第一緩衝器單元 8 4 0 第二緩衝器單元 8 5 0 第一 M R S控制電路 8 6 0 第二MRS控制電路
-35-

Claims (1)

1278641
第9 1 1 3 8 Ο Ο 3號「具有降低封裝測試時間之半導體記憶裝 置」專利案 (2 0 0 6年1 0月修正 拾、申請專利範圍 1 . 一種半導體記憶裝置，包含： 至少一個封裝選擇墊，以導線連接在預設封裝選擇； 緩衝器控制訊號產生單元，用以產生緩衝器控制訊號； 及 緩衝器單元，在正常模式下，用以響應該緩衝器控制 φ 訊號，而緩衝外加到該封裝選擇墊之訊號，並藉以輸出 該緩衝訊號當作封裝選擇訊號，且在測試模式下，阻擋 外加到該封裝選擇墊之該訊號，並藉以輸出對應除了該 預設封裝選擇以外之封裝選擇的訊號當作該封裝選擇訊 號。 2 .如申請專利範圍第1項之半導體記憶裝置，進一步包含 許多資料輸入/輸出接腳；及 φ 許多連接到該各個資料輸入/輸出接腳之導線。 3 . —種半導體記憶裝置，包含： 第一和第二封裝選擇墊，以導線連接在預設封裝選擇 緩衝器控制訊號產生單元，用以產生緩衝器控制訊號 - > 第一緩衝器單元，在正常模式下，用以響應該緩衝器 控制訊號，而緩衝外加到該第一封裝選擇墊之訊號’並 1278641 藉以輸出該緩衝訊號當作第一封裝選擇訊號，且在測試 模式下，阻擋外加到該第一封裝選擇墊之該訊號，並藉 以輸出對應除了該預設封裝選擇以外之封裝選擇的訊號當 作第一封裝選擇訊號；及 第二緩衝器單元，在正常模式下，用以響應該緩衝器 控制訊號，而緩衝外加到該第二封裝選擇墊之訊號，並 藉以輸出該緩衝訊號當作第二封裝選擇訊號，且在測試 模式下，阻擋外加到該第二封裝選擇墊之該訊號，並藉 以輸出對應除了該預設封裝選擇以外之封裝選擇訊號當 作該第二封裝選擇訊號。 4 .如申請專利範圍第3項之半導體記憶裝置，進一步包含 許多資料輸入/輸出接腳；及 許多連接到各個資料輸入/輸出接腳之導線。 5 .如申請專利範圍第4項之半導體記憶裝置，其中該第一 緩衝器單元包含= 第一反相裝置，用以反相該緩衝器控制訊號； 第一 N AN D閘，用以對外加到該第一封裝選擇墊的該 訊號和該第一反相裝置的輸出作NAND邏輯運算；及 第二反相裝置，用以反相該第一 NAND閘的輸出，而 且輸出該第一封裝選擇訊號。 6 .如申請專利範圍第5項之半導體記憶裝置，其中該第二 緩衝器單元包含： 第三反相裝置，用以反相緩衝器控制訊號； 第二NAN D閘，用以對外加到該第二封裝選擇墊的該 訊號和該第三反相裝置的輸出作N A N D邏輯運算；及 1278641 第四反相裝置，用以反相該第二NAND閘的輸出，而 且輸出該第二封裝選擇訊號。 7 .如申請專利範圍第5項之半導體記憶裝置，其中該第二 緩衝器單元包含： 第三反相裝置，用以反相外加到該第二封裝選擇墊的該 訊號； 第四反相裝置，用以反相該緩衝器控制訊號；及 第二NAND閘，用以對該第三和第四反相裝置的輸出 作NAND邏輯運算。 8 .如申請專利範圍第4項之半導體記憶裝置，其中該第一 緩衝器單元包含： 第一反相裝置，用以反相外加到該第一封裝選擇墊的 該訊號；及 第一 N 0 R閘，用以對該第一反相裝置的輸出和該緩 衝器控制訊號作N 0 R邏輯運算，而且輸出該第一封裝 選擇訊號。 9 .如申請專利範圍第8項之半導體記憶裝置，其中該第二 緩衝器單元包含： 第二反相裝置，用以反相外加到該第二封裝選擇墊的 該訊號；及 第二N 0 R閘，用以對該第二反相裝置的輸出和該緩 衝器控制訊號作N 0 R邏輯運算，而且輸出該第二封裝 選擇訊號。 1 〇 .如申請專利範圍第8項之半導體記憶裝置，其中該第 二緩衝器單元包含： 第二N 0 R閘，用以反相外加到該第二封裝選擇墊的 1278641 該訊號和該緩衝器控制訊號作nor邏輯運算；及 第二反相裝置，用以反相該第二NOR閘的輸出，而 且輸出該第二封裝選擇訊號。 1 1 .如申請專利範圍第4項之半導體記憶裝置，其中該第 一緩衝器單元包含： 第一 NOR閘，用以對第一和第二緩衝器控制訊號作 NOR邏輯運算； 第一 NAND閘，用以對外加到該第一封裝選擇墊的該 訊號和該第一 NOR閘的輸出作NAND邏輯運算；及 第一反相裝置，用以反相該第一 N AND閘的輸出，而 且輸出該第一封裝選擇訊號。 1 2 .如申請專利範圍第1 1項之半導體記憶裝置，其中第二 緩衝器單元包含： 第二反相裝置，用以反相該第一緩衝器控制訊號； 第三反相裝置，用以反相該第二緩衝器控制訊號； 第二NAND閘，用以對外加到該第二封裝選擇墊的該 訊號和該第二反相裝置的輸出作NAND邏輯運算；及 第三NAND閘，用以對該第三反相裝置的輸出和該第 二NAND閘的輸出作NAND邏輯運算，而且輸出該第 二封裝選擇訊號。 1 3 .如申請專利範圍第4項之半導體記憶裝置，其中第一 緩衝器單元包含： 第一反相裝置，用以反相外加到第一封裝選擇墊的訊 號；及 第一 N 0 R閘，用以對該第一和第二緩衝器控制訊號 和該第一反相裝置的輸出作NOR邏輯運算。 1278641 1 4 .如申請專利範圍第1 3項之半導體記憶裝置，其中該第二 緩衝器單元包含： 第二反相裝置，用以反相外加到該第二封裝選擇墊的該 訊號； 第二N 0 R閘，用以對該第二反相裝置的輸出和該第 一緩衝器控制訊號作N 0 R邏輯運算； 第三N 0 R閘，用以對該第二N O R閘的輸出和該第二 緩衝器控制訊號作N 0 R邏輯運算；及 第三反相裝置，用以反相第三N O R閘的輸出，而且 輸出第二封裝選擇訊號。 φ 1 5 .如申請專利範圍第3項之半導體記憶裝置，其中該緩 衝器控制訊號產生單元係包含模式暫存器設定控制電路 〇 1 6 .如申請專利範圍第3項之半導體記憶裝置，其中除了該預 設封裝選擇以外之該封裝選擇係使用高於該預設封裝選擇 之帶寬。 1 7 .如申請專利範圍第1 6項之半導體記憶裝置，其中除了 該預設封裝選擇以外之該封裝選擇係使用最大帶寬。 φ 1 8 . —種半導體記憶裝置，包含： 至少一個封裝選擇墊，以導線連接在預設封裝選擇 > 緩衝器控制訊號產生單元，用以產生緩衝器控制訊號 y 緩衝器單元，用以緩衝外加到該封裝選擇墊的訊號； 及 · 開關單元，用以選擇該緩衝器單元的輸出之一，和對 應除了響應該緩衝器控制訊號之該預設封裝選擇以外之 1278641 封裝選擇的訊號，藉以傳輸該選擇信號當作封裝選擇訊 號。 1 9 .如申請專利範圍第1 8項之半導體記憶裝置，進一步包含 許多資料輸入/輸出接腳；及 許多連接到該各個資料輸入/輸出接腳之導線。 2 0 .如申請專利範圍第1 9項之半導體記憶裝置，其中該封 裝選擇墊係包含第一和第二選擇墊，該緩衝器單元係具 備許多彼此相互串接之反相器。 2 1 .如申請專利範圍第2 0項之半導體記憶裝置，其中該緩 衝器控制訊號係包含第一和第二緩衝器控制訊號，及 開關單元包含= 至少一個邏輯閘，用以執行該第一和第二緩衝器控制 訊號的邏輯組合； 第一和第二開關，用以響應邏輯閘的輸出，切換該第 一和第二緩衝器的輸出； 第三和第四開關，用以響應該第一緩衝器控制訊號， 輸出對應除了該預設封裝以外之第一封裝選擇的訊號設 定；及 第五和第六開關，用以響應該第二緩衝器控制訊號， 輸出對應除了該預設封裝以外之第一封裝選擇的訊號設 定。 2 2 .如申請專利範圍第2 1項之半導體記憶裝置，其中該第 一到第六開關係分別具備傳輸閘。 2 3 .如申請專利範圍第2 1項之半導體記憶裝置，其中該緩 衝器控制訊號產生單元係包含測試模式產生單元。
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