TWI278071B - A method for forming a semiconductor device - Google Patents
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Description
1278071 九、發明說明： 【發明所屬之技術領域】 士。本發明係有關於一種半導體元件之製造方法，且 特別是有關於一種記憶體元件之製造方法。 【先前技術】 隨著積體電路廣泛地運用，為因應不同使用目 的，更高效能與更低廉偺格之各類半導體元件相繼產 ，出，其中，動態隨機存取記憶體（DRAM)在現今資訊 電子業中更有著不可或缺的地位。 、° —現今大多數的DRAM單元是由一個電晶體與一個 電容器所構成。由於目前dram之記憶容量已達到256 百萬=甚至512百萬位元以上，在元件積集度要求越 來越高的情況下，記憶單元與電晶體的尺寸需要大幅 縮小，才可能製造出記憶容量更高，處理速度更快白I DRAM。 " 然而，傳統的平面電晶體技術需要更多的晶片面 .積，且其難以達到上述高記憶容量，快處理速度的要 求，因此，DRAM已應用嵌壁式閘極和嵌壁式通道技 術，以減少位於半導體基底上之電晶體和電容器之使 用面積，也因此，傳統的平面電晶體技術無法達到較 南的整合度’然而’傳統的平面電晶體技術上述的缺 點可使用肷壁式閘極垂直電晶體技術(recessed vertical gate transistor，以下可簡稱RVERT)改善，因此，散壁 式閘極垂直電晶體技術（R VERT)已成為重要的半導體
Ciienfs Docket No.: 94039 TT，s DocketNo: 0548-A50479TWf(送件版本)/Wayne/12/21/2005 5 1278071 製造技術。 第1圖係為傳統垂直閘極電晶體之上視圖。請參 照第1圖，由於需要精準的控制外擴散距離，因此必 需精準的控制鑲嵌式閘極102和溝槽式電容器104間 • 的距離D，然而，在線寬60nm以下，傳統黃光微影方 - 法之疊對精度（overlay)的控制對於製造鑲嵌式閘極記 憶體係非常的困難。 【發明内容】 • 根據上述問題，本發明之一目的係為提供一種半 導體元件之製造方法，可精確的控制鑲嵌式垂直電晶 體和深溝槽電容器間之距離，且更容易控制鑲嵌式垂 直電晶體和深溝槽電容器間之外擴散之距離。 本發明提供一種半導體元件之製造方法。首先， 提供包括墊層之基底。其後，圖形化墊層和基底，以 形成至少兩個溝槽，且於每一溝槽中形成一深溝槽電 容器。接下來，凹陷墊層，直到暴露深溝槽電容器之 0 上部部分，形成一間隙壁於每一深溝槽電容器之上部 部分的侧壁。其後，以間隙壁和深溝槽為蝕刻罩幕， 钱刻塾層和基底，以形成至少一凹陷區。後續’形成 一镶喪式閘極於凹陷區中。 本發明提供一種半導體元件之製造方法。首先， 提供包括墊層之基底。其後，圖形化墊層和基底，以 形成至少兩個溝槽，並於每一溝槽中形成一深溝槽電 容器。接下來，形成一突出物於每一深溝槽電容器上， 其中突出物之頂部表面較墊層表面高，以間隙壁和突
Client’s Docket No.: 94039 TT，s Docket No: 0548-A50479TWf(送件版本)/Wayne/12/21/2005 6 1278071 出物為罩幕，蝕刻墊層和基底，以形成一凹陷區。後 續，形成一镶後式閘極於凹陷區中。 【實施方式】 • 以下將以實施例詳細說明做為本發明之參考，且 範例係伴隨著圖式說明之。在圖式或描述中’相似或 相同之部分係使用相同之圖號。在圖式中，實施例之 形狀或是厚度可擴大，以簡化或是方便標示。圖式中 各元件之部分將以分別描述說明之，值得注意的是， .圖中未繪示或描述之元件，可以具有各種熟習此技藝 之人士所知的形式。此外，當敘述一層係位於一基板 或是另一層上時，此層可直接位於基板或是另一層 上，或是其間亦可以有中介層。 第2A圖〜第2J圖揭示本發明一實施例形成具有鑲 嵌式垂直電晶體之製程步驟，請參照第2A圖，首先， 提供一基底200，並形成第一墊層202和第二墊層204 於基底上，基底200可包括矽、砷化鎵、氮化鎵、應 .變梦、梦化錯、礙化砍、竣化梦、鑽石、一遙晶層和/ 或其它材料，第一墊層202可為氧化矽所組成，第二 墊層204可為氮化矽所組成，且第一墊層202和第二 墊層204可藉由傳統的微影和钱刻技術進行圖形化， 形成至少兩個開口（未繪示）。 接著，如第2B圖所示，以圖形化之第一墊層202 和第二墊層204做為罩幕，蝕刻基底200，以形成至少 兩個溝槽206，並且於溝槽中形成深溝槽電容器208， 深溝槽電容器208之下半部可包括一例如多晶矽之上
Client’s Docket No.: 94039 TT，s Docket No: 0548-A50479TWf(送件版本)/Wayne/12/21/2005 7 1278071 “極210、一例如氧化矽_氮化矽_氧化矽 之電容器介電層2U和一接雜於基底細之曰^静 另外’深溝槽電容器208之上半部可包括一領形 "包層216、一電性連接上電極21〇之導電層218和一 溝槽206頂部之單邊絕緣層22()，其中單邊絕緣層 2』僅絕緣溝槽2〇6之—邊，暴露另外一邊，而在另一 邊形成一埋藏帶222,在本發明之—實施例中，單邊絕 緣層220之頂部表面大體上和第二墊層2〇4共面。 __ ▲後續，請參照第2C圖，使用選擇性蝕刻法，使第 一墊層204凹陷，以暴露部分之深溝槽電容器2⑽，較 佳者，在上述的凹陷步驟後，部分之深溝槽電容器2卯 可突出基底200表面，舉例來說，當第二墊層2〇4 η 氮化矽，深溝槽電容器208之單邊絕緣層2/〇是氧= 矽，可使用浸泡磷酸的方法，選擇性的使第二墊層2糾 凹陷’進而暴露部分之深溝槽電容器2〇g。 請芩照第2D圖，藉由一沉積技術，形成一間隙壁 層224於弟一墊層204和單邊絕緣層220上，間隙辟 > 層224可藉由化學氣相沉積法（CVD)、電漿辅助化學氣 相沉積法（PECVD)、原子層沉積法（ALD)、物理氣相沉 積法(PVD)、旋轉塗佈和/或其它製程形成，間隙壁層可 包括氮化矽、氧化石夕、氮氧化矽、上述材料之組合、 上述材料之堆疊結構、聚烯銨（Polyimide)、旋轉破ί离 (SOG)、低介電.常數之介電層、類鑽石碳（例如美商應 材所開發之Black Diamond)、氟石夕玻璃FSG，D〇w Chemical 所開發之811^71^，1^1<:〇11丁6〇1111〇1〇8163所開
發之 Orion™，Honeywell 所開發之 FLARETM，JSR
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Micro所開發之LKD、Xerogel、Aerogel，多晶氟化碳 和/或其它材料。較佳者，間隙壁層224係為氮化矽所 組成。 接下來，請參照第2E圖，蝕刻間隙壁層224以於 深溝槽電容器208暴露部分之侧壁形成間隙壁226,在 本發明之較佳實施例中，當間隙壁226為氮化矽組成 時，上述之蝕刻步驟可使用CHF3、CF4和02之結合或 C6F6做為主要蝕刻物進行蝕刻，且此蝕刻步驟可更進 一步以電漿增強反應。間隙壁226之深度和寬度可影 響電晶體通道長度、源極寬度和汲極寬度，另外，可 進一部調整此蝕刻製程之壓力、溫度、能量、偏壓和/ 或氣體流量，以達成所希望間隙壁226之形狀。 繼續參照第2F圖，以間隙壁226和深溝槽電容器 208之單邊絕緣層220做為蝕刻罩幕，依序蝕刻第二墊 層204和第一墊層202。接下來，請參照第2G圖，以 間隙壁226、深溝槽電容器208之單邊絕緣層220及蝕 刻後之第一墊層202和第二墊層204做為蝕刻罩幕， 進行例如反應離子#刻法之非等向性钱刻，姓刻基底 200,以於兩個深溝槽電容器208間形成一凹陷區228。 後續，請參照第2H圖，形成一例如氧化矽所組成 之閘極介電層230於凹陷區228之底部和侧壁上，形 成閘極介電層230的方法可包括熱氧化法和沉積法， 其中熱氧化法可以為快速熱氧化、爐管熱氧化或是内 部蒸氣產生氧化反應（in situ steam generation，以下可 簡稱ISSG)，沉積方法可以為低壓化學氣相沉積法、高 溫氧化沉積法（high temperature oxide，HTO)或是相類
Client’s Docket No.: 94039 9 TT，s Docket No: 054S-A50479TWf(送件版本)/Wayne/12/21/2005 1278071 似的製程。 請參照第21圖，在凹陷區228中填入例如多晶矽、 鶴或是矽化鎢等之導電材料，之後，藉由化學機械平 坦化製程磨平深溝槽電容器208頂部之部分、間隙壁 226和部分之鑲嵌式閘極232，以縮減鑲嵌式閘極232 突出基底200之高度，但是，本發明不限於此，上述 之化學機械平坦化製程步驟亦可採用回蝕刻之方法取 代之。 後續，請參照第2J圖，藉由例如浸泡磷酸的濕蝕 刻方法移除第二墊層204，之後，對基底200進行離子 佈植，以於鑲嵌式閘極232兩侧基底形成源極區234 和汲極區236,其中源極區234電性連接鄰近深溝槽電 容器之埋藏帶區222。 根據上述，本發明實施例之方法在形成鑲嵌式閘 極時，可減少一道黃光步驟，進而降低成本，更甚者， 由於本發明實施例鑲嵌式閘極是採用間隙壁做為自對 準定義，而不是用黃光定義之方法，因此可精確的控 制鑲嵌式閘極和深溝槽電容器間之距離，且更容易控 制鑲嵌式閘極和深溝槽電容器間之外擴散的距離。 第3A圖〜第3G圖揭示本發明另一實施例形成具有 鑲嵌式垂直電晶體之製程步驟，請參照第3A圖，首先， 提供一基底300，並形成第一墊層302和第二墊層304 於基底上，基底300可包括矽、砷化鎵、氮化鎵、應 變石夕、石夕化鍺、礙化石夕、；5炭化物、鑽石、一蟲晶層和/ 或其它材料，第一墊層302可為氧化矽所組成，第二 墊層304可為氮化矽所組成，且第一墊層302和第二
Client’s Docket No.: 94039 10 TPs Docket No: 0548-A50479TWf(送件版本)/Wayne/12/21/2005 1278071 4層304可藉由傳統的微影和蝕刻技術進行圖形化， 形成至少兩個開口。 接著’以圖形化的第一墊層302和第二墊層304 仅為罩幕’钱刻基底300以形成至少兩個溝槽，並形 成深溝槽電各器306於溝槽中，此實施例之深溝槽電 各裔306的結構和上述實施例相似，為簡化在此不詳 細描述’另外，在本發明之此實施例中，單邊絕緣層 3〇5之頂部表面可大體上和第二墊層3〇4共面。 _ 後續，請參照第3B圖，在深溝槽電容器306上形 成突出物308，且特別需注意的是，突出物3〇8之位置 係對準深溝槽電容器306，較佳者，突出物308係藉由 例如遙擇性氧化沉積法（selective deposition，以 下可簡稱SACVD)之自對準方法形成，其中選擇性氧化 沉積法於氧化層上沉積氧化物材料的速率可約為於氮 化層上沉積氧化物材料速率之5倍。 接下來，請參照第3C圖，藉由沉積製程於第二墊 層和突出物上形成一間隙壁層（未繪示），間隙壁層可藉 Γ 由化學氣相沉積法CVD、電漿辅助化學氣相沉積法 PECVD、原子層沉積法ALD、物理氣相沉積法pVD、 旋轉塗佈和/或其它製程形成，間隙壁層可包括氮化 梦、乳化碎、氮乳化梦、上述材料之組合、上述材料 之堆疊結構、聚稀銨(Polyimide)、旋轉玻璃（SOG)、低 介電常數之介電層、類鑽石碳（例如美商應材所開發之 Black Diamond)、氟矽玻璃 FSG，Dow Chemical 所開 發之 SILK™，Trikon Technologies 所開發之 Orion™， Honeywell 所開發之 FLARETM，JSR Micro 所開發之
Client’s Docket No.: 94039 11 IT，s Docket No: 054S-A50479TWf(送件版本)/Wayne/12/21/2005 1278071 LKD、、Λ ^
較佳者， Aerogel，多晶氟化碳和/或其它材料D 間隙壁層係為氮化矽所組成。 <使，盈丄丨 出物3〇8 則間隙壁層以於深溝槽電容器306上突 例中，當^侧壁形成間隙壁310,在本發明之較佳實施 可使用ctjl隙壁層為氮化矽組成時，上述之蝕刻步驟 進行蝕刻，3、Cp4和〇2之結合或C6：p6為主要蝕刻物 應。間隙辟，且此餘刻步驟可更進一步以電漿增強反 源極寬度之深度和寬度可影響電晶體通道長度、 程之壓力、，極寬度，另外，可進一部調整此蝕刻製 所希饮門㈧/现度、能量、偏壓和/或氣體流量，以達成 =丄隙壁310之形狀。 一 蝕刻罩幕，'、D圖’以間隙壁310和突出物308做為 下來，以f’依序蝕刻第二墊層304和第一墊層302。接 302和第^隙壁310、突出物3⑽及蝕刻後之第—墊層 蝕刻法之二塾—層304做為蝕刻罩幕，進行例如反應離^ 槽+六π弗寺向性蝕刻，蝕刻基底300 ,以於兩個深溝 3态間形成一凹陷區312。 之閉極二請參照第犯圖，形成—例如氧切所级成 1免層314於凹陷區312之底部和侧壁上，带 盆甲極^電層314的方法可包括熱氧化法和沉積法， Γ ΐ熱氧化法可以為快速熱氧化、爐管熱氧化或是内 ，又氣產生氧化反應（in situ steam generation，以下可 簡稱ISSG)，沉積方法可以為低壓化學氣相沉積法、高 /皿氧化沉積法(high temperature oxide，HTO)或是相来員 似的製程。 犬、 之後，在凹陷區312中填入例如多晶矽、鶴或η
Client’s Docket No.: 94039 ^ ^ TTs Docket No: 054S-A50479TWf(送件版本)/Wayne/12/21/2005 12 1278071 矽化鎢等之導電材料316，接著，請參照第3F圖，藉 由化學機械平坦化製程磨平突出物308和導電材料 316，縮減導電材料316之高度，以形成鑲嵌式閘極 318，但是，本發明不限於此，上述之化學機械平坦化 製程步驟亦可採用回蝕刻之方法取代之。 後續，請參照第3G圖，藉由例如浸泡磷酸的濕蝕 刻方法移除第二墊層，之後，對基底300進行離子佈 植，以於鑲嵌式閘極318兩侧基底300形成源極區320
和汲極區322,其中源極區320電性連接鄰近深溝槽電 I 容器之埋藏帶區。 根據上述，本發明實施例之方法在形成鑲嵌式閘 極時，可減少一道黃光步驟，進而降低成本，更甚者， 由於本發明實施例鑲嵌式閘極是採用間隙壁做為自對 準定義，而不是用黃光定義之方法，因此可精確的控 制錶般式垂直電晶體和深溝槽電容器間之距離’且更 容易控制镶後式垂直電晶體和深溝槽電容器間之外擴 散之距離。 ► 雖然本發明已以較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發 明之精神和範圍内，當可作些許之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者 為準。
Client’s Docket No.: 94039 TT’s Docket No: 0548-A50479TWf(送件版本)ZWayne/12/21/2005 13 1278071 【圖式簡單說明】 第1圖係為傳統垂直閘極電晶體之上視圖。 第2A圖〜第2J圖揭示本發明一實施例形成具有鑲嵌 式垂直電晶體之製程步驟。 第3A圖〜第3G圖揭示本發明另一實施例形成具有鑲 嵌式垂直電晶體之製程步驟。
【主要元件符號說明】 D〜距離； 104〜溝槽式電容器； 202〜第一塾層； 2 0 6〜溝槽； 21〇〜上電極； 2 1 4〜下電極； 218〜導電層； 2 2 2〜埋藏帶； 2 2 6〜間隙壁； 2 3 0〜閘極介電層； 2 3 4〜源極區； 3〇0〜基底； 3〇4〜第二墊層； 3 05〜單邊絕緣層； 3 1 0〜間隙壁； 314〜閘極介電層； 3 1 8〜镶德:式閘極； 3 2 2〜汲極區° 1〇2〜鑲嵌式閘極； 2〇〇〜H ; 2 04〜第二墊層； 2 08〜深溝槽電容器； 212〜電容器介電層； 21 6〜領形介電層； 220〜單邊絕緣層； 22 4〜間隙壁層； 2 2 8〜凹陷區； 2 32〜鑲嵌式閘極； 2 3 6〜 >及才虽區， 3 02〜第一墊層； 3 0 6〜深溝槽電容器； 3〇8〜突出物； 3 1 2〜凹陷區， 3 1 6〜導電才才津斗， 32 0〜源極區；
Client’s Docket No.: 94039 14 TT，s DocketNo: 0548-A50479TWf(送件版本)/Wayne/12/21/2005
Claims (1)
1278071 十、申請專利範圍： 1.一種半導體元件之製造方法，包括： 提供一基底5包括一塾層設置於該基底上； 圖形化該墊層和該基底，以形成至少兩個溝槽； • 於每一溝槽中形成一深溝槽電容器； 凹陷該墊層，直到暴露該些深溝槽電容器之上部部 分； ^ 形成一間隙壁於每一該些深溝槽電容器之上部部分 的側壁； 以該些間隙壁和該些深〉冓槽為钱刻罩奉^钱id該塾層 和該基底，以形成至少一凹陷區；及 形成一銀喪式閘極於該凹陷區中。 2. 如申請專利範圍第1項所述之半導體元件之製造方 法，其中形成一鑲嵌式閘極於該凹陷區中之步驟包括： 形成一閘極介電層於該凹陷區中； 形成·導電材料層於該基底上方，及 <1 研磨該導電材料層、該些間隙壁和該些深溝槽電容器 之上部部分的侧壁，以形成該鑲嵌式閘極。 3. 如申請專利範圍第1項所述之半導體元件之製造方 法，其中該深溝槽電容器之頂部表面較該基底表面高。 4. 如申請專利範圍第1項所述之半導體元件之製造方 法，其中該墊層包括一墊氮化層和一墊氧化層。 5. 如申請專利範圍第4項所述之半導體元件之製造方 法，更包括使用濕钱刻方法移除該墊氮化層。 Client’s Docket No.: 94039 15 TT，s Docket No: 0548_A50479TWf(送件版本)/Wayne/12/21/2005 1278071 6. 如申請專利範圍第1項所述之半導體元件之製造方 法，更包括佈植該基底，以於該鑲嵌式閘極之相對兩侧分 別形成一源極區和一没極區。 7. 如申請專利範圍第1項所述之半導體元件之製造方 法，其中該些間隙壁包括氧化矽、氮化矽和氮氧化矽。 • 8.—種半導體元件之製造方法，包括： 提供一基底，包括一墊層設置於該基底上； 圖形化該墊層和該基底，以形成至少兩個溝槽； φ 於每一溝槽中形成一深溝槽電容器； 形成一突出物於每一深溝槽電容器上，其中該突出物 之頂部表面較該墊層表面高； 以該間隙壁和該突出物為罩幕，钮刻該墊層和該基 底，以形成一凹陷區；及 形成一鑲嵌式閘極於該凹陷區中。 9. 如申請專利範圍第8項所述之半導體元件之製造方 法，其中該突出物係為一氧化層。 10. 如申請專利範圍第8項所述之半導體元件之製造 _ 方法，其中該突出物係藉由選擇性氧化沉積法（selective oxide deposition)形成於該深溝槽電容器上。 11. 如申請專利範圍第8項所述之半導體元件之製造 方法，其中形成一鑲嵌式閘極於該凹陷區中之步驟包括： 形成一閘極介電層於該凹陷區中； 形成^一導電材料層於該基底上方，及 研磨該導電材料層、談些間隙壁和該些突出物，以形 成該鑲嵌式閘極。 Client’s Docket No.: 94039 16 TT’s Docket No: 0548-A50479TWf(送件版本)/Wayne/12/21/2005 1278071 12. 如申請專利範圍第8項所述之半導體元件之製造 方法，其中該墊層包括一墊氮化層和一墊氧化層。 13. 如申請專利範圍第12項所述之半導體元件之製造 方法，更包括使用濕钱刻方法移除該墊氮化層。 14. 如申請專利範圍第8項所述之半導體元件之製造 方法，更包括佈植該基底，以於該鑲嵌式閘極之相對兩侧 分別形成一源極區和一没極區。 15. 如申請專利範圍第8項所述之半導體元件之製造 方法，其中該些間隙壁包括氧化矽、氮化矽和氮氧化矽。 Client’s Docket No.: 94039 17 TT，s Docket No: 0548-A50479TWf(送件版本)/Wayne/12/21/2005
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