TWI278065B - Closed loop CESL high performance CMOS devices - Google Patents

Description

1278065， 1 4 九、發明說明： _【發明所屬之技術領域】 本發明係關於用以製造高效能互補式金氧半 (complementary metal-oxide_semiconductor，CMOS)元件 之一方法以及一結構，特別是關於結合具有内應力的應 力層（像是接觸餘刻停止層（contact-etching stop layer, CESL))以及一個L型層。在設計上，應力層會對CMOS 元件產生應力，同時它會將其應力傳遞到所設計之L型 • 層，使CMOS元件通道區受到更強的張應力或是壓應 力，使CMOS元件中獲得更高速的移動率（mobility)。 【先前技術】 如同一般業界所知，在CMOS元件的通道區形成應 力的話，可以提高元件的效能。譬如說，跟通道區平行 的張應力，可以改善N場效電晶體（field effect transistor，FET)的效能；跟通道區平行的壓應力，可以 _ 改善P場效電晶體（field effect transistor，FET)的效能。 目前以經有許多不同的技術被創造出來，以提供所 希望的應力至CMOS元件中的N-FET與P-FET。譬如說， 〇1^111^在 2003 的正〇]\4(11.6.1-11.6.3)提出了一篇論文”八 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”，裡面就討論了一後製自對準石夕化物（salicide) 高應力之氮化梦覆蓋層（capping layer)可以透過源/没極 0503-A31347TWF/Edward 1278065_ 區，將應力傳到NMOS的通道區中。如果這樣一層的厚 • 度大約是75奈米（nm)，NMOS的飽和電流（Idsat)大約可以 提高10%。 美國專利申請公開編號2004/0113217，由 Chidamabarraco等所提出，也揭露了一個產生壓應力以 及/或是張應力於基底的方法。這方法是用一具有L形狀 的一層材料，形成且貼在通道上之閘結構的側壁上。這 樣具有L形狀的一層材料就會有兩個腳邊，一個鄰近閘 I 側壁，一個鄰近元件的基底，所以應力就產生在鄰近的 基底區域。此外，具有L形狀的這樣一層所用的材料需 要針對N-FET與P-FET適當的控制或是改變，才可以改 善積體電路（integrated circuit，1C)的效能。 2003年的VLSI，第639頁中，由Y· Kim等所著的 文章，以及2003年的IEDM，第167頁中，由T. Iwamato 等所著的文章，也都揭示了 L型的氮化矽層與HfSiO或 I 是氮氧化矽閘介電層的使用。 以上的技術都是藉由導引應力至元件的通道區的方 式’來改善CMOS元件的效能。但是，如果可以更增加 通道區的應力，將可更進一步的提高這些元件的效能。 【發明内容】 本發明實施例提供一種半導體元件。該半導體元件 包含有一基底、一閘結構、至少一 L型層與一間隙壁、 以及一應力層。該閘結構設於該基底上。該L型層具有 0503-A31347TWF/Edward 6 1278065. 一第一腳邊，沿著該閘結構延伸到一第一端點，以及一 •第二腳邊，沿著該基底延伸到一第二端點。該間隙壁 .(Sldewa11 sPacer)與該L型層之該第一腳邊跟第二腳邊相 接觸。該應力層具有内應力，覆蓋在該閘結構、該L型 層、該間隙壁以及該基底之部分區域，該應力層與該第 一端點以及該第二端點相接觸。 本發明實施例亦提供一種半導體元件，包含有一應 _ 力層、一第一元件以及一第二元件。該第一元件具有一 至少一 L型層以及與該l型層接觸之一第一間隙壁。該 第一元件具有一至少一移位（offset)間隙壁，以及與該移 位間隙壁接觸之一第二間隙壁。該應力層具有内應力， 覆蓋在該第一元件以及該第二元件其中之一上。該應力 層與該移位（offset)間隙壁以及該L型層相接觸。 【實施方式】 _ 如同先前所述，L型區已經被用來引導應力到cM〇s 元件的通道區中。先前技術中的第4A到4B圖中顯示了 基底1〇,其上有一閘結構12以及L型間隙壁14a與14b。 固上的子母C表示基底1〇中所遭受的壓應力，字母，，τ，， 表示基底10中所遭受的張應力。如同業界人士所了解 =^最好可以在提供NM〇s元件的通道區張應力的同 柃’提供PM0S元件的通道區壓應力。如同第4A圖所示， 箭頭16從L型間隙壁14a與14b伸張向外，意味著有間 隙土 14a與14b的材料具有張應力的内應力。且，如同 〇5〇3-A31347TWF/Edward 1278065· 圖中所示，以有内在張應力材料製作的L型間隙壁會在L i間隙壁底下所接觸的材料導致壓應力，這樣就會在元 件的通道區18中，產生相對應的張應力。相反的，如同 第4B圖所示，箭頭2〇從外向内指向l型間隙壁Ma與 l4b，意味著間隙壁14a與14b的材料具有壓應力的内應 力。且，如同圖中所示，以有内在壓應力材料製作的^ 型間隙壁會在L型間隙壁底下所接觸的材料導致張應 力’這樣就會在元件的通道區18a中，產生相對應的壓 應力。所以，具有内在張應力材料製作的L型間隙壁就 會在通道區產生張應力，有内在壓應力材料製作的L·型 間隙壁就會在通道區產生壓應力。第4C圖顯示第4A圖 中的NMOS元件之實施例，其中，間隙壁14&與㈣的 材料具有張應力的内應力。如同第4C圖所示，L型間隙 壁14a想要縮小（内承受了張應力），當[型間隙壁—跟 基底ίο貼住黏在一起的時候，[型間隙壁l4a就擠壓黏 住的晶基底1G，提供了壓應力，如同L型間隙壁底下 二斤畫的應力線22所示。這樣在L型間隙壁底下的壓應力 就‘致兩方區域的張應力’而兩旁區域包含了閘結構12 道區18。當然的’如同圖上所示，閘結構兩旁分 =個L型間隙壁:所以，兩個[型間隙壁…與⑷ 都曰對於閘結構底下的通道之應力有所貢獻。 請芩照第1A圖，盆中顧；π |於 卜 ，、T顯不了本發明的一第一實施 例’用來提高在CMOS元件φ的广 、、 ^ VI U - 々NMOS區内的載子移動 率以及70件效能。如圖所示，

在矽基底上有一個NMOS 0503-A31347TWF/Edward 1278065. 區24。閘結構26包含有一導電閘電極28，一般是用摻 雜的多晶矽（polysilicon)所構成，以及形成在NM〇s區24 中的通道區32上之一閘介電層30。閘介電層3〇可以包 含有許多種已知的材料，譬如說氧化石夕、氮化石夕、或是 氮氧化石夕等。此外，閘介電層3 0也可以有高介電常數之

材料。一般所謂高介電常數之材料，是指介電常數大約 等於或大於9的物質，像是含铪(hafnium)的高介電常數 材料（HfxSiyOzNw)、含錘（zirconium)的高介電常數材料 (ZraSibOcNd)、含鋁（aluminum)的高介電常數材料（Α^〇〇 等。一個汲極區34跟一個源極區36分別形成在通道區 32的兩邊。在閘結構26上，還有至少一個l型層38。l 型層38的一腳邊40靠在閘介電層30與閘電極28上， 且跟閘介電層30與閘電極28相接觸。L型層38的另一 腳邊42，平行著NM0S元件的基底24上表面延伸，且 跟NM0S元件的基底24上表面相接觸。這樣的l型^^ 38 —般是一氮化矽層或是類似的層，其厚度大約等於^ 於25奈米（nanometer)。當L型層跟基底相接觸且會相董子 收縮時，L型層具有張應力的内應力。此外，乙型層也γ 以具有一高介電常數層，這樣高介電常數可以是大於等 於5。合適的材料包含有含給(hafnium)的高介電常數材料 (HfxSiyOzNw)、含錯 （zirconium)的高介電常數材料 (ZraSibOcNd)、含 |呂（aluminum)的高介電當卷 ^ 材料 (AleOf)、或疋含過渡金屬元素的局介電常數材料等。 間隙壁44 ’用業界熟知的技術，形成在L型層的上面 0503-A31347TWF/Edward 9 1278065， 跟L型層的兩隻腳邊相接觸。間隙壁44可以是具有氧化 物的材料，譬如說氧化矽或是氮氧化矽。其它適切的間 隙壁材料也可以是，譬如說先是一層氧化石夕而後一層氮 化碎、先是一層氮化砍而後一層氧化石夕、或是三層結構 的氧化石夕/氮化石夕/氧化石夕。一接觸姓刻停止層46 (contact etch stop layer，CESL)接著形成在整個閘結構26的上 面，跟NM0S區24的部份基底上面。 蓋在閘結構26的接觸蝕刻停止層46是一層具有高 > 機構應力的材料，譬如說是氮化矽，最好可以跟L型層 38的材料類似或是一樣。此外，因為第1A圖中的實施 例是關於一個NM0S元件，不論是L型層38,或是接觸 姓刻停止層46，都是選用具有内張應力的材料。但是， 如同稍後在其他實施例中所解釋的，L型層38跟接觸蝕 刻停止層46的材料之應力是可以多樣性的選擇，可以是 有張應力、可以是沒有應力、也可以是有壓應力。 第1A圖中的結構可以以以下的製程流程製作。首先 先提供一基底。接著在基底上形成一層閘介電層30。層 閘介電層30的形成方法可以用一般的氧化法或是化學氣 相沉積法。接著在層閘介電層30上形成導電閘電極28， 一般是用化學氣相沉積法。微影以及蝕刻製程可以去除 不想要的部分導電閘電極28，以定義出想要的導電閘電 極28之圖案。這樣的圖案就會形成一個閘結構26。接著 於基底、層閘介電層30以及閘結構26上依序沉積均勻 的一應力材料層以及一間隙層。然後用非等向性蝕刻， 0503-A31347TWF/Edward 10 1278065， 去除閘結構26垂直表面上的應力材料層以及間隙層，但 •是保留閘結構26之側壁上的應力材料層以及間隙層，而 .殘留的應力材料層與間隙層就分別形成了 L型層38與間 隙壁44。接觸餘刻停止層46可以在之後均勻形成在基 底、間隙壁44、L型層38、以及閘結構26上 第1A圖中的結構。 凊參考第1A圖，如同以上所討論的，L型層38跟 接觸蝴停止層46最好使用類似或是—樣的材料。這 樣，L型層38的腳邊4〇與42的端點48跟50，就跟蓋 在上面的接觸蝕刻停止層46形成鍵結而相連接，所以， 接觸钱刻停止層46上的部分應力將會傳導至L型層 38:=以，接觸蝕刻停止層46與[型層“的組合，^ 尚通道區32的應力跟源/汲極（34與36)中的應力， =思味電晶體將有更好的開啟電流（I〇n)跟關閉電流 (。订）。這樣的組合後的效能，是比單單用接觸蝕刻停止 瞻層46所得到的效能，跟單單用L型層38所得到的效能， 之相加來的還要大。 第圖跟第1A圖類似，不同點在於有一個淺凹槽 ? ’ Ϊ度大約是500埃⑷，形成在源/汲極附近的基i 。弟1B圖之結構的形成方法跟第1A圖之結構的形成 =大致類似。主要的不同點是，第1B圖之結構的形成 法，在用非等向性蝕刻，去除閘結構26垂直表面上的 ^力材料層以及間隙層，但是保留㈣構26之侧壁上的 應力材料層以及間隙層之後，多飿刻了基底，所以可以 11 °5〇3-A3l347TWF/Edward 1278065 產生了淺凹槽60。 . 第1C圖跟第1A圖類似，不同點在於L型層38跟 閘結構26的侧壁以及L型層38跟基底24之間，有一個 L型的氧化層62。這樣的氧化層62提供了 一個阻擂氮擴 散的缓衝層，所以可以防止氮的濃度去影響元件的源/汲 極、或是口袋佈植的分佈，其材料可以是熱氧化層、化 學氧化層、或是化學氣相沉積所形成的氧化層，其厚度 可以是等於小於60埃。第1C圖之結構的形成方法跟第 > 1A圖之結構的形成方法大致類似。主要的不同點是，第 1C圖之結構的形成方法，在應力材料層沉積之前，先均 勻地沉積氧化層62。並且，在用非等向性蝕刻時，不但 去除閘結構26垂直表面上的應力材料層以及間隙層，也 去除閘結構26垂直表面上氧化層62 ;不但保留閘結構 26之側壁上的應力材料層以及間隙層，也保留了閘結構 26之側壁上的氧化層62。第1D圖中具有跟第1B圖類似 的淺凹槽，跟第1B圖不同的是，第1D圖還具有了 L型

I 的氧化層62。 如同先前所述’先前所討論的NMOS元件’因為在 通道區的張應力增加的結果，將會有更好的效能表現。 但是，PMOS元件的通道區也一樣希望有壓應力的增加， 來得到類似之提高的效能表現。 因此，請參閱第2A圖，其中顯示了具有本發明之特 徵的一個PMOS元件。如圖所示，基底上的一 PMOS區 66具有一個閘結構68，在一第一源/沒極70a、一通道區 0503-A31347TWF/Edward 12 1278065 72、以及一第二源/汲極70b上。此外，閘結構68具有一 . 閘氧化層74與閘電極76。閘結構68、間隙壁78、以及 L型層80a與80b都被接觸蝕刻停止層82所覆蓋。第2A 圖跟第1A圖結構上類似。但是，需注意的是，L型層80a 與80b都被接觸蝕刻停止層82是選來在通道區72中產 生壓應力，如同兩個箭頭84所示。壓應力也同時在第一 源/没極70a跟第二源/没極70a中產生，如箭頭86所示。 一樣的道理，第2B圖到第2D圖表示了跟第1B圖 > 到第1D圖中的NMOS元件類似的PMOS元件，不同之 處是L型層以及在上面的接觸姓刻停止層都是選來產生 壓應力。 所以，如果依據先前所解釋的技術，一個CMOS元 件就最好具有第1A到1D圖中的一種NMOS元件，以及 第2A到2D圖中的一種PMOS元件。但是，其他的CMOS 架構也可以使用第1A到ID圖中的一種NMOS元件，卻 _ 使用其他先前技術中沒有增強效能的PMOS元件。一樣 的，其他的CMOS架構也可以使用本發明中的一種PMOS 元件，卻使用其他先前技術中沒有增強效能的NMOS元 件。其它的運用本發明的CMOS結構也是有可能。 第3A圖顯示了第1A圖中的一個NMOS元件88， 但是也顯示了一個不太一樣的PMOS元件90。PMOS元 件90並沒有L型層，而是以移位（offset)間隙壁92取代。 接觸蝕刻停止層94整個覆蓋在結構90上面，提供透過 PMOS的源/汲極區，提供壓應力至通道區。移位（offset) 0503-A31347TWF/Edward 13 1278065 間隙壁92的形成方法可以運用一般的間隙壁的製作方法 β 製作。譬如說，先形成一均勻的介電層，再用非等向性 蝕刻去除不必要的介電層，但是保留在閘結構側壁上的 介電層而形成間隙壁。PMOS元件90的閘結構側壁上有 兩種間隙壁，所以，運用了兩次的間隙壁製作方法分別 形成。需要注意的是，比較晚形成的間隙壁必須暴露比 較早形成的間隙壁之頂部。 透過對等但是相反的觀念，第3Β圖顯示了依據本發 > 明所教導的一個PMOS元件96，但是也顯示了一個不太 一樣的NMOS元件98。NMOS元件98以移位（offset)間 隙壁100取代L型層。接觸蝕刻停止層102整個覆蓋在 結構98上面，提供張應力至通道區。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍内，當可做些許的更動與潤飾，因此本發明之 & 保護範圍當視後附之申請專利範圍所界定者為準。 0503-A31347TWF/Edward 14 1278065 【圖式簡單說明】 第1A至1D圖顯示了本發明的實施例，用來提高在 CMOS元件中的NMOS區内的載子移動率以及元件效能。 第2A至2D圖顯示了本發明的實施例，用來提高在 CMOS元件中的PMOS區内的載子移動率以及元件效能。 第3A圖顯示了第1A圖中的一個NMOS元件以及具 一有移位（offset)間隙壁的PMOS元件。 第3B圖顯示了第2A圖中的一個PMOS元件以及具 ® —有移位（offset)間隙壁的NMOS元件。 第4A圖與第4B圖顯示了 L型間隙壁在NMOS與 PMOS中所貢獻的應力。 第4C圖為第4A圖的局部放大圖，顯示NMOS之基 底中的應力線。 主要元件符號說明】 基底10 ; 閘結構12 ; L型間隙壁14a、14b ; 箭頭16、20 ; 通道區18 ; 閘結構26 ; 閘介電層30 ; 汲極區34 ; L型層38 ; 間隙壁44 ; 端點48、50 ; NMOS 區 24 ; 閘電極28 ; 通道區32 ; 源極區36 ; 腳邊40、42 ; 接觸蝕刻停止層46 ; 淺凹槽60 ; 0503-A31347TWF/Edward 1278065 氧化層62 ; PMOS 區 66 ; . 閘結構68; 源/汲極70a、70b ; 通道區72， 閘氧化層7 4 ; 閘電極76 ; 間隙壁78 ; L 型層 80a、80b ; 接觸餘刻停止層82 ; 箭頭84、86 ; NMOS 元件 88、98 ; PMOS 元件 90、96 ; 移位間隙壁92、100 ; 接觸姓刻停止層94、 102 ° • 0503-A31347TWF/Edward 16

Claims (1)

1. %年月/7日修(更)正本 —^H - 95:10.17 ^ 1278065 第95100878號申請專利範圍修正本 十、申請專利範圍： 1 · 一種半導體元件，包含有·· 一基底； 至少一閘結構，設於該基底上； 1型層’具有—第—腳邊，沿著該閘結構延 策一弟-端點’以及-第二腳邊’沿著該基底 一第二端點； :少-間隙壁，與該L型層之該第一腳邊跟第二腳 邊相接觸；以及 上應力層’具有内應力’覆蓋在該閘結構、該l型 二山及間隙壁以及該基底之部分區域，該應力層與該第 一鈿點以及該第二端點相接觸。 由=痛如申請專利範圍帛1項所述之半導體元件，其 中，錢力層係為-接職刻停止層（_加屬吨_ ―)，該接觸蝕刻停止層供給應力至該l型層。 3.如申請專利範㈣i項所述之半導體θ元件，其 二亥L型層與該應力層其中之一具有氮化石夕或是 间；丨電常數之介電層。 由申請專利範圍f 1項所述之半導體元件，其 中’该應力層提供於㈣構下之該基底壓應力或張應力。 5·如申請專利範圍第i項所述之半導體元件，其 ^常型層與該應力層其中之—具有大於5的介 6.如申請專利範圍第！項所述之半導體元件，其 0503-A31347TWFl/Edward 17

   1278065. 第95100878號申請專利範圍修正本 中 斗τ 修正日期·· 95.10.17 fL型層的厚度小心奈米（__㈣。 中 .如申^利範圍第】項所述之半導體元件，其 中 •^門睹°月矛仏圍帛1項所述之半導體元件，1 中之1_壁係選自氧切、氮切、以及氮氧化料 中，專人利範圍第1項所述之半導體元件，其 列組二中二H層，該兩層材㈣包含有下 氧化錢二 八有請專利範圍第1項所述之半導體元件，另包 3 ”丨電層，設於該基底與該閘結構之間。 u.如申請專利範圍第10項所述之半導 =係選自下列組合其,之一:氧== 錢化石夕、以及高介電常數之介電層。 Φ，二t申請專利範圍第10項所述之半導體元件，其 Μ间；丨電常數之介電層的介電常數大於10。 古如中睛專利範圍第12項所述之半導體元件，並 ’ 4介電常數之介電層係選自下列組合其中之一了 具有Hf的材料、且古7 ΑΛ ϋ _Η 卄具有Zr的材料、以及具有Α1的材料。 二·如申請專利範圍第1項所述之半導體元件，苴 中，该基底係為石夕，該基底於一源/汲極區具有-淺凹槽二 15\如申睛專利範圍第14項所述之半導體元件，苴 中，该淺凹槽之深度小於500埃（A)。 八 0503-A31347TWFl/Edward Ί278065 第95100878號申請專利範圍修正本 修正日期：95.10.17 16. 如申請專利範圍第1項所述之半導體元件，於該 L型層之該第一腳邊跟該閘結構之間，以及該L型層之 該第二腳邊與該基底之間，另包含有一層，且該層的厚 度小於6奈米（nanometer)。 17. 如申請專利範圍第16項所述之半導體元件，其 中，該層包含有氧或石夕原子其中之一。 18. —種半導體元件，包含有： 一第一元件，具有一至少一 L型層，以及與該L型 φ 層接觸之一第一間隙壁； 一第二元件，具有一至少一移位（offset)間隙壁，以 及與該移位間隙壁接觸之一第二間隙壁；以及 一應力層，具有内應力，覆蓋在該第一元件以及該 第二元件其中之一上，該應力層與該移位間隙壁以及該L 型層其中之一相接觸。 19. 如申請專利範圍第18項所述之半導體元件，其 中，該第一元件係為一 NM0S元件，該第二元件係為一 讀| PM0S元件，且該應力層係為一張應力層（tensile stress film)。 20. 如申請專利範圍第18項所述之半導體元件，其 中，該第一元件係為一 PM0S元件，該第二元件係為一 NM0S元件，且該應力層係為一壓應力層（compressive stress film) 〇 21. —種半導體元件之製作方法，包含有： 提供一基底； 0503-A31347TWF1/Edward 19 1278065 第95100878號申請專利範圍修正本 修正日期·· 95.10.17 於基底上形成一層閘介電層； 於該層閘介電層上，形成一導電閘電極; • 圖案化該導電閘電極，以形成—閘結構； 於該間結構之側壁依序形成—應力材以及 隙層； 形成一接觸蝕刻停止層於該基底、該間隙壁、該L =、以及該閘結構之上，該接觸餘刻停止層與該J型 盾相接觸。 用非等向性餘刻，去除該閉結構之垂直表面上的該 應力材料層以及該間隙層’但保留該閘結構之側壁上的 該應力材料層以及該間隙層’殘留的該應力材料層與該 間隙層分別形成了一 L型層與一間隙壁；以及 作方Ϊ二請專利範圍第21項所述之半導體元件之製 作方法，其中： 4 該基US刻停止層以及^型層提供於閘結構下之 作專利範圍第21項所述之半導體元件之製 該基亭止層以及該Μ層提供於間結構下之 作方ϋ請專利範圍第21項所述之半導體元件之製 如中請專利範圍第21項所述之半導體元件之製 〇503-A31347TWFl/Edward 1278065. 第刪878綱專侧糾 修正日期彻·π 作方法，其中，於該非等向性蝕刻去除該閘結構垂直表 面上的該應力材料層以及該間隙層之後，該方法另包^ 有·· 名虫刻ΰ亥基底，以產生^ 一淺凹槽。 26. 如申請專利範圍第21項所述之半導體元件之製 作方法其中，至少該L型層與該接觸餘刻停止層其中 之一具有氮化矽或是高介電常數之介電層。 27. —種半導體元件之製作方法，包含有： 提供一基底； 於基底上形成一層閘介電層； 於該層閘介電層上，形成一導電閘電極； 圖案化該導電閘電極，以形成一閘結構； 以一第-間隙壁製程’於該閘結構之侧 一第 一間隙壁； 取弟 以一第二間隙壁製程，於該閘結構之侧 一間隙壁之側壁形成一筮-Η险辟 幻δΙ第 M 壁，該第二間隙壁暴露 。亥第一間隙壁之一頂部；以及 形成-接㈣刻停止層於該基底、該第_ =、以及該問結構之上，該接觸钱刻停止層間 間隙壁相接觸。 弟一 作方2法8.，:申中請專利範圍第27項所述之半導體元件之製 下…及該第，壁提供於閑結構 〇503-A31347TWFl/Edward Ί278065. 第95100878號申請專利範圍修正本 修正曰期：95.10.17 29. 如申請專利範圍第27項所述之半導體元件之製 作方法，其中： 該接觸蝕刻停止層以及該第一間隙壁提供於閘結構 ^ 下之該基底張應力。 30. 如申請專利範圍第27項所述之半導體元件之製 作方法，其中，該接觸蝕刻停止層以及該第一間隙壁大 致具有一樣的材料。 31. 如申請專利範圍第27項所述之半導體元件之製 作方法，其中，至少該第一間隙壁與該接觸蝕刻停止層 其中之一具有氮化矽或是高介電常數之介電層。

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