TWI277975B - Nonvolatile memory device using serial diode cell - Google Patents
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Description
1277975 九、發明說明: 【發明所屬之技術領域】 本發明一般與使用一串接二極體單元之非揮發性記憶體 裴置相關,且更特定地,與提供複數個次單元陣列之技術 相關,每個如一交錯點單元,包括在包括一主線位元線和 一次位元線之階層位元線架構中,藉此減少一晶片之全部 尺寸。 【先前技術】 一般來說,一磁電隨機存取記憶體(此後,稱為,FeRAM,) 吸引相當注意為下一代記憶體裝置,因為其具有如動態隨 機存取π己憶體(此後稱為,DRAM,)一般快之資料處理速度, 且即使在電源關閉之後也能夠保留資料。 具有相似於DRAM之結構之FeRAM包括由磁電物質所製 造之該等電容器,使得其利用該磁電物質之高殘留極化之 特生,其中即使在消除一電場之後資料也不會被刪除。 在該上述FeRAM上之技術内容在由本發明之相同發明者 所寫之韓國專利申請書案號2001-57275中揭示。所以,在 該FeRAM上之基本結構和操作不在此描述。 刻專統FeRAM之-單位單元包括一開關裝置以及一非揮 發性磁電電$器、,其在該開關裝置之端點和-平板線之間 、妾取决於一子線之狀態,該開關裝置執行一開關操作 以連接该非揮發性磁電電容器至一次位元線。 此,該傳統FeRAM之該開關裝置一般上係為一NM0S 電晶體,其開關操作藉由一閘極控制訊號所控制。然而, 99351.doc J277975, 當一單元陣列藉由使用該上述NM〇s雷曰 i 日日體為一開關裝置 所具體實現時,該全部晶片尺寸增加。 結果,需要具體實現一次單元陣列’包括該上述非揮發 性磁電記憶體裝置和-串接二極體開_,其並不需要一額 外閘極控制訊號為具有包括一主位开綠4 ^ 王位70線和一次位元線之一 階層位元線結構之交叉點單元。 【發明内容】 因此’本發明之-目的係為提供—次單㈣列,使用— 串列二極體開關,其在包括一主位元線和一次位元線之階 層位元線結構中並不需要一額外閉極控制訊號,藉此減少 该全部記憶體尺寸。 本發明之另一目的係為使用一志 巧仗用串接一極體開關,有效地 驅動在該次單元陣列中之讀取/ 單元之操作特性。 麵作肖此加強記憶體 在一具體實施例中,佶用_虫& L …立 串接二極體單元之非揮發性 圯恍體裝置包括複數個串接 酿細一 位體早凡陣列、複數個字線 驅動早7L以及複數個感應放 榀舻留-咕 母個δ亥專设數個串接二 極體早兀陣列具有包括一 元峻纴堪 兀線和一次位元線之階層位 凡綠結構,且包括一.番 個單位Φ4 彳,該次單元陣列具有複數 们早位串接二極體單元, 列和行之方向心… 4和该:人位元線之間,以 動該箄if *… 1U子線駆動早凡選擇性地驅 勤4寺稷數串接二極體單 感岸放大哭“ 平幻之忒專子線。該等複數個 戌應放“感應且放大從該等 所施加之資料。+卜 u甲筏一極體早兀陣列 、科在此’母個該等複數個串接二極體單元包 99351.doc 1277975 括一非揮發性磁電電容器,其一 虫# 連接至該字線,以刀 ;串接一極體開關,包括至少兩或更多二極體裝 在該次位元線和該非揮發性磁電電 思使 聯地連接,且取決於施加至該字線^a 之間串 選擇性地開關。 子線和錢位元線之電麼,
在另-具體實施例中一使用—串接二極體單元 發性記憶體裝置包括複數個串接二極體單元陣列。每^ 專複數個串接二極體單元陣列具有_階層式位元線結構,< 包括-主位元線和一次位元線’和包括一次單元陣歹 有複數個單元串接二極體單元,在—字線和該次位元線^ 間,以列和行方向排列。在此,該次單元陣列包括一單位 :接二極體單元、一拉上/拉下驅動開關、一第一驅動開關 早兀和-第二驅動開關單元。該單位串接二極體單元包括 -非揮發性磁電電容器,其—端點連接至該字線,和一串 接*—極體開關,包括5 & 1 L祜至ν兩或更多二極體裝置,隨後在該 次位兀線和該非揮發性磁電電容器之另_端點之間串聯地 連接且取决於施加至該字線和該次位元線之電壓,選擇 性地開關。該拉上/拉下驅動開關拉上或拉下該等複數個次 位元線。該第一驅動開關單元控制在該主位元線和該次位 兀線之間之連接。該第二驅動開關單元拉下該主位元線。 【實施方式】 本發明將參考該等隨附圖式詳細地描述。 圖1係為顯示根據本發明之一具體實施例,一串接二極體 單元圖。 99351.doc 1277975 在一具體實施例中,一單位串接二極體單元包括一非揮 發性磁電電容器FC和一串接二極體開關10。在此,該串接 一極體開關1 〇包括一 PNPN二極體開關11和一 PN二極體開 關12。該PNPN二極體開關11和該PN二極體開關12在一位元 線BL和該非揮發性磁電電容器pc之底部電極之間平行地 連接。 该PNPN二極體開關11在該位元線bl和該非揮發性磁電 電容裔FC之一電極之間向後連接,而該pN二極體開關12在 該位元線BL和該非揮發性磁電電容器fc之一電極向前連 接。該非揮發性磁電電容器FC之另一電極連接至一字線 WL。 在包括一主位元線MBL和一次位元線SB]L之一階層位元 線結構中,假設該上述位元線BL與稍後所描述之次位元線 S B L相同。 圖2係為顯示圖1之該串接二極體單元之剖面圖。 該串接二極體開關10包括一絕緣層31,在一矽基板30上 形成以及矽層32,在該絕緣層3 1上形成,以具有一 s〇I (系巴緣體上石夕)結構,在此,由si〇2所組成之該 石夕基板避沉積,而财層32在該絕緣層31上形1 = 層32形成二極體鏈,包括該pNpN二極體開關〖I和該二極 體開關12 ’其串聯地連接。該等二極體開關11和12由辨导 矽或多晶矽所產生。 曰又 〇 °亥POTN—極體開關11包括複數個P-型式區域和N_型式 區域’交替地串聯連接。該PN二極體開關12包括—P_型式 99351.doc 1277975 區域和N-型式區域,串聯地連接至該PNPN二極體開關ii 之該相鄰N-型式區域。 該位元線BL晶由叫立元線接觸節點BLCN在該pN二極體 開關i2m.型式區域和該州叫二極體開關^之該^型 式區域上形成。並且,該PN二極體開關12之該P-型式區域 ㈣PNPN二極體開關η之該N-型式區域晶由—共同接觸 節點CN連接至該非揮發性磁電電容器Fc之一底部電極u。 在此,該非揮發性磁電電容器Fc包括一頂端電極2〇、一 兹龟層21和底部電極22。該非揮發性磁電電容器Fc之頂 端電極20連接至該字線wl。 圖3係為顯示圖2之串接二極體開關1〇之平面圖。 δ亥串接一極體開關1〇包括該pNpN二極體開關丨1和該 二極體開關12,由該矽層32和隨後以一串接鏈型式所連 接。即是,一串接二極體單元包括該PN二極體開關12和該 PNPN二極體開關U,其串聯地連接。在相同方向相鄰於該 串接二極體單元之一串接二極體單元包括該?^^二極體開關 12和該PNPN二極體開關u,其串聯地連接。 該等串接二極體開關1〇排列為複數層,而該上層串接二 極體開關10和該下層串接二極體1〇由該絕緣層31所分開。 結果,一串接二極體單元區域藉由從串聯地連接之二極 體裝置,選擇一 PN二極體開關12和一 PNpN二極體開關u 所組成設定。 圖4係為顯示圖1之該串接二極體單元之平面圖。 由增長矽或多晶矽所製造之該矽層32形成該pNpN二極 99351.doc 1277975 體開關11和該PN一極體開關’其串聯地連接。在每個碎層 32中,其上層和下層部分經由該絕緣層3丨所絕緣。在該串 接二極體開關10中,該PN二極體開關12之該P_型式區域相 鄰於該PNPN二極體開關11之該N·型式區域而形成,其將共 同地連接至該非揮發性磁電電容器FC之接觸節點CN。 並且,該PN二極體開關12之N_型式區域和該PNPN二極 體開關11之該P-型式區域經由該位元線接觸節點61^(:;^^連 接至該位元線BL。該位元線接觸節點BLCN共同地連接至 ί 該相鄰串接二極體單元之該位元線接觸節點blcn。即是, 該相同位元線接觸節點BLCN共同地連接至該1>1^]?1^二極體 開關11之P -型式區域和該相鄰P N二極體開關丨2之該N _型式 區域。 一字線WL在該非揮發性磁電電容器fc上形成。 圖5係為顯示圖1之該串接二極體開關1〇之操作圖。
當根據該非揮發性磁電電容器Fc,以一正向,施加至該 • 位元線BL之一電壓時,該串接二極體開關10藉由該PNPN 二極體開關11之操作特性保持關閉,使得該電流並不在一 操作電壓Vo流動。 此後,當施加至該位元線BL之電壓更增加以到達一門檻 電壓Vc時,該PNPN二極體開關u藉由該二極體之向前操作 特性而打開,以及該串接二極體開關1〇打開,使得該電流 1大地增加。在此,當施加至該位元線BLi電壓超過該門 檻電壓Vc時,t流I之值取決於電阻器(未顯示)之值,其作 為連接至該位元線BL之負載。 99351.doc
-10- 1277975 低電壓Vs施加至 該PN二極體開關 即使在該p N p N二極體開關11打開之後, 該位元線BL,大量電流可以流動。在此, 1 〇藉由該向後操作特性保持關閉。 在另-方面’假如根據該非揮發性磁電電容器%,施加 至該位元線BL之電壓以負方向增加時,即是當—常數電壓 施加至該字線机時,料接二極體開關ι〇藉由該pN二極體 ^關12之向錢作特性而㈣,使得電心隨機操作電麼
流動。在此,該PNPN二極體開關藉由該向後操作特吸而保 持關閉。 圖6a至6e係為顯示在根據本發明之具體實施例,使用一 串接二極體單元之非揮發性記㈣裝置巾,—字線和一位 元線之電壓依賴性。 參考圖6a,在該字線WL和—節點⑽之間所連接之該非揮 發性磁電電容器FC中流動之電_為一電壓vfc,而在該節 ,,.占SN和忒位几線BLi間連接之該串接二極體開關1〇中流 動之電壓稱為一電壓Vsw。 圖6b係為顯示根據本發明之一具體實施例,在該串接二 極體單元中該字線WL之電壓依賴性。 田忒予線WL之電壓增加同時該位元線BL之電壓固定在 接地電壓準位時,該字線饥之電壓在該非揮發性磁電電容 器FC和該串接二極體開關1〇中散佈。 即疋,當該字線WL之電壓增加,同時該位元線B;L之電壓 係在該接地準位時,該串接二極體開關1〇之該pN二極體開 關12在一低電壓中打開,使得該電流流動。 99351.doc -11 - 1277975 在此,施加至該串接二極體開關10之該電壓Vsw具有因 為該PN二極體開關丨2之向前操作之低電壓值。在另一方 面’施加至該非揮發性磁電電容器FC之電壓Vfc具有一高電 壓值,藉此改進該操作特性。 圖6c係為顯示根據本發明之一具體實施例,在該串接二 極體單元中該位元線BL之電壓依賴性。 當該位7G線BL之電壓增加同時該字線界1^之電壓固定在 接地包壓準位時,該位元線BL之電壓在該非揮發性磁電電 容器FC和該串接二極體開關1〇中散佈。 即疋,§ 5亥位元線BL之電壓增加,同時該字線WL係在該 接地準位時,該串接二極體開關1〇之該pn二極體開關^在 该位το線BL之電壓到達該門檻電壓Vc之前保持關閉。該串 接二極體開關10之PN二極體開關12因為其向後操作特性而 保持乾敝。結果,施加至該串接二極體開關1〇之 一高電壓值。
另-方面’當該串接二極體開關1〇係在關閉狀態時,施 加至該非揮發性磁電電容器FC之電壓vfc具有—低電壓 值。結果,在該非揮發性磁電電容器Fc甲所儲存之資料並 不改變,使得該操作保持在靜態狀態。 ’' ' 此後,當該位元線BL之電壓上升超過該門檀電屋〜時 =串接二極體開關1〇iPNPN二極體開關2 i打開。結果,、 多數之位元線BL電壓分布至該非揮發性磁電電容哭 增加該電壓Vfc,使得新資料可以在該非揮發性 ^ FC中寫入。 兒电合 99351.doc
-12- 1277975 _ 係為顯示根據本發明之一具體實施例,使用一串接二 極體單元之一非揮發性記憶體裝置圖。 在具體實知例中,該非揮發性記憶體裝置包括複數個 串接一極體單兀陣列40、複數個感應放大器5〇、複數個字 線驅動單元60、複數個地區資㈣流排7()、複數個資㈣ /瓜排開關71、全域資料匯流排乃、主放大器8〇、資料緩衝 器90以及輸入/輸出埠1 〇〇。 每個串接二極體單元陣列4〇包括複數個圖i之單位串接 I二極體單元’以列和行方向所排列。在該列方向所排列之-複數個字線W L連接至該字線驅動單元5 〇。在行方向所排列 之複數個位元線BL連接至該感應放大器6〇。 在此,一串接二極體單元陣列4〇對應地連接至一字線驅 動單元60和一感應放大器5〇。 連接至一地區資料匯流排70之一感應放大器50放大在從 該串接二極體單元陣列4〇所供應之資料且輸出放大之資料 φ 至忒地區貧料匯流排70。一個接一個連接至該等複數個地 區資料匯流排70之該等複數個資料匯流排開關7丨選擇該等 複數個地區資料匯流排7〇其一以連接至該全域資料匯流排 75 〇 該等複數個地區資料匯流排7〇共享一全域資料匯流排 75。该全域資料匯流排75連接至該主放大器8〇,而該主放 大器80經由該全域資料匯流排75,放大從每個感應放大器 50所供應之資料。 忒資料緩衝裔90緩衝從該主放大器8〇所供應之該放大資 99351.do, -13- ⑧ 1277975 料。該輸入/輸出埠100外部地輸出從該資料緩衝器90所供 應之輸出資料,且外部地供應輸入資料至該資料缓衝器90。 圖8係為顯示圖7之該串接二極體單元陣列40圖。 該串接二極體單元陣列40包括複數個次單元陣列41,如 圖8所顯示。 圖9係為顯示圖8之該次單元陣列41之電路圖。 該次單元陣列41具有一階層式位元線結構,包括一主位 元線MBL和一次位元線SBL。該次單元陣列41之每個主位 元線MBL選擇性地連接至該等次位元線SBL其一。即是, 當複數個次位元線選擇訊號SBW1其一被啟動時一對應 NMOS電晶體N5被打開以啟動一次位元線SBL。並且,複數 個單位串接二極體單元C連接至一次位元線SBL。 當啟動一次位元線拉下訊號SBPD以打開一NMOS電晶體 N3時,該次位元線SBL被拉下至該接地準位。該次位元線 拉上訊號SBPU係為控制施加至該次位元線SBL之電源。即 是,高於一電源電壓VCC之電壓在一低電壓中產生,且施 加至該次位元線SBL。 在回應一次位元線選擇訊號SBSW2時,一 NMOS電晶體 N4控制在一次位元線拉上訊號SBPU端點和該次位元線 SBL之間之連接。 在一 NMOS電晶體N1和該主位元線NBL之間連接之一 NMOS電晶體N2,具有連接至該次位元線SBL之閘極。在一 接地電壓端點和該NMOS電晶體N2之間連接之該NMOS電 晶體N1,具有一閘極以接收一主位元線拉下訊號NBPD,藉 99351.doc -14- 1277975 此整流該位元線MBL之感應電壓。 在此,該串接二極體單元陣列40包括複數個字線WL,在 列方向排列,以及複數個次位元線SBL,在行方向排列, 其並不需要額外平面線。因為該位元串接二極體單元C在該 字線WL和該次位元線SBL交錯之地方所坐落,一交錯點單 元可以具體實現,而不需額外區域。 在此,該交錯點單元並不包括一 NMOS電晶體,其使用 一字線WL閘極控制訊號。在該交錯點單元中,該非揮發性 磁電電容器FC坐落在該交錯點,其中該次位元線SBL和該 字線WL藉由使用包括該等兩連接電極節點之串接二極體 開關10所交錯。 圖10係為顯示根據本發明之一具體實施例,使用一串接 二極體之該非揮發性記憶體裝置之該寫入模式之時序圖。 當一期間tl開始時,假如輸入一位址且一寫入致能訊號 /WE被失效至’低’時,該操作變成在一寫入模式主動狀態。 在期間to和11中,啟動該次位元線拉下訊號SBPD以施加該 接地電壓至該次位元線SBL,使得在該字線WL被啟動之 前,該次位元線SBL被預先充電至該接地準位。 之後,當一期間t2開始時,假如該字線WL轉變至’高’時, 該串接二極體單元C之資料傳送至該次位元線SBL和該址 位元線MBL。在此,該次位元線拉下訊號SBPD轉變至’低’, 而該主位元線拉下訊號MBPD轉變至’高’。結果,該次位元 線SBL和該主位元線MBL之電壓準位上升。 之後,當一期間t4開始時,假如該字線WL轉變至該接地 99351.doc -15- 1277975 準位而該次位元線拉下訊號SBPD致能時,該次位元線SBL 預先充電至該接地準位。在此,假如該次位元線選擇訊號 SBW2致能時,該NMOS電晶體N4打開以拉下該次位元線 SBL至該接地準位。假如該主位元線拉下訊號MBPD轉變至 1低’時,該主位元線MBL之電壓準位維持原準位。 在一期間t5中,該字線WL之電壓轉變至一負電壓。即 是,在該次位元線SBL之低電壓準位和該字線WL之該負電 壓準位之差並沒有達到該門檻電壓Vc之狀態,以打開該串 接二極體開關10之PNPN二極體開關11。 然而,假如該次位元線拉上訊號SBPU和該次位元線選擇 訊號SBSW2轉變至’高’時,該次位元線SBL之電壓放大至, 高%取決於該次位元線SBL之高放大電壓和該字線WL之負 電壓,施加超過該門檻電壓Vc以打開該PNPN二極體開關11 之電壓至該串接二極體C。結果,該PNPN二極體開關11打 開,而高資料在該串接二極體單元C之該非揮發性磁電電容 器FC中寫入。 在此,在該期間t5中,隱藏資料’Γ寫入,因為不管外部 資料之全部高資料在連接至該驅動字線WL之該串接二極 體單元C中寫入。 接著,當一期間t6開始時,假如該寫入致能訊號/WE轉變 至^高’時,該操作變成在一讀取模式主動狀態。在此,該字 線WL之電壓準位上升至幫浦電壓VPP準位,而當該次位元 線選擇訊號SBSW1轉變至’高’時,該次位元線SBL連接至該 主位元線。 99351.doc -16- 1277975 在該狀態下,當該次位元線SBL之電壓轉變至,低,時,資 料’〇’在該串接二極體單元c中寫入。另一方面,當該1 位兀線SBL之電壓轉變至,高,時,在該期間t5中寫入之高資 料維持原狀,使得該資料,丨,在該串接二極體單元c中寫入。 在此,該次位元線選擇訊號SBSW2轉變至,低,,使得外部資 料可以在該單元中寫入。 、 圖11係為顯示根據本發明之一具體實施例,使用一串接 二極體單元之該非揮發性記憶體裝置之讀取模式之時序 圖。 在該讀取模式中,該寫入致能訊號/WE維持在該電源電 壓vcc準位。當一週期t2開始時,假如該字線”1轉變至該 幫浦VPP準位時,該串接二極體開關1〇之該州二極體12被 打開。結果,該串接二極體單元C之資料被傳送至該次位元 線SBL和該主位元線mbl。 在此,該次位元線拉下訊號SBPD轉變至,低,,而該主位 元線拉下訊號MBPD轉變至,高,。之後,該次位元線sbl和 該主位元線MBL之該等電壓準位上升,使得可以讀取在該 串接二極體單元C中所儲存之資料。 如上所述,使用一串接二極體單元之一非揮發性記憶體 裝置具有下列效果:提供一次單元陣列,其使用一串列二 極體開關’其在包括一主位元線和一次位元線之階層位元 線結構中並不需要一額外閘極控制訊號,藉此減少該全部 記憶體尺寸;以及使用一串接二極體開關,有效地驅動在 該次單元陣列中之讀取/寫入操作,藉此加強記憶體單元之 99351.doc -17- 1277975 操作特性。 雖然本發w於許多修Μ另外形式,但是特定具體實 施例已經藉由範例之方式在圖式中顯示且在此詳細地描 、乂 a ;'應”亥了解本發明並不侷限於所揭示之特別型式。 而疋本發m在該等隨附中請專利範圍巾所定義之本 發明之精=和範圍内之全部修改、相等物、以及另外型式。 【圖式簡單說明】 本發明之其他觀點和—點將在讀了該下㈣細描述和參 考邊等圖式變得明顯,其中·· 圖1係為顯示根據本發明之—具體實 體單元圖; 甲條往 圖2係為顯示圖1之該串接二極體單元之剖面圖; 圖3係為顯示圖!之串接二極體開關之平面圖; 圖4係為顯示圖丨之該串接二極體單元之平面圖; 圖5係為顯示圖丨之該串接二極體單元圖; 一^至6c係為顯示在根據本發明之一具體實施例,使用 接-極體單元之非揮發性記憶體裝置中,一字線和一 位70線之電壓依賴性。 串 圖:係為顯不根據本發明之一具體實施例,使用 極體單元之一非揮發性記憶體裝置; 圖8係為顯示圖7之H極體單元陣列圖; 圖9係為顯示圖8之-次單元陣列之電路圖; 二:體單為4不根據本發明之一具體實施例,使用-串接 一 %之該非揮發性記憶體裝置之寫人模式之時序 99351.doc -18- Φ: 1277975 圖;以及 圖11係為顯示根據本發明之一具體實施例,使用一串接 二極體之該非揮發性記憶體裝置之讀取模式之時序圖。 【主要元件符號說明】
10 串接二極體開關 11 PNPN二極體開關 12 PN二極體開關 20 頂端電極 21 磁電層 22 底部電極 30 $夕基板 31 絕緣層 32 矽層 40 串接二極體單元陣列 41 次單元陣列 50 感應放大器 60 字線驅動單元 61 放大單元 62 行選擇開關單元 70 地區貢料匯流排 71 資料匯流排開關 75 全域資料匯流排 80 主放大器 90 資料緩衝器 100 輸入/輸出埠100 99351.doc -19-
Claims (1)
1277975 十、申請專利範圍: 種使用一串接 括 木體單元之非揮發性記憶體裝置,包 複數個串接二極體輩;击 此 體早兀陣列,每個具有包括—主位元 ί和=位元線之階層式位元線結構,且每個包括-次 早該次單元陣列具有複數個單位串接二極體單 、— 兀線之間,以列和行之方向排列; 複數個字線驅動單亓,、联 動早凡’選擇性地驅動該等複數串接二 極體早70陣列之該等字線; 以及複數個感應放大器,感應且放大從該等複數個串 接一極體單元陣列所施加之資料, 其中,每個該等複數個串接― 甲得一極體早疋包括一非揮發 性磁電電容器,豆一媸赴、击& ,、鳊點連接至該字線,以及一串接二 極體開關,包括至少兩或更多— 人尺夕一極體I置,隨後在該次 位元線和該非揮發性磁電電容器之另—端點之間串聯地 連接’且取決於施加至該字線和該次位元線之電壓,選 擇性地開關。 2·如請求項1之非揮發性記憶體裝置,尚包括: 複數個地區資料匯流排,一個接著一個連接至該等複 數個感應放大器; 一全域貧料匯流排,由該等複數個地區資料匯流排所 共享; 複數個貧料匯流排開關,選擇該等複數個地區資料匯 /瓜排其一,以連接至該全域資料匯流排; 99351.doc 1277975 一主放大器,於放大從該全域資料匯流排所供應之資 料; 一資料缓衝器,於緩衝從該主放大器所施加之放大資 料; 一輸入/輸出埠,於外部地輸出從該資料緩衝器所施加 之資料,或外部地供應輸入資料至該資料緩衝器。 3·如請求項1之非揮發性記憶體裝置,其中每個該等複數個 串接二極體單元陣列包括複數個次單元陣列。 4·如請求項3之非揮發性記憶體裝置,其中每個該等複數個 次單元陣列包括: 稷數個皁7L串接二極體單元,在以列和行方向排列之 複數個次位元線和複數個字線所交錯之地方坐落; -拉上/拉下驅動開關,於拉上或拉下該等複數個次位 元線; -第-驅動開關單元,於控制在該主位元線和該次位 疋線之間之連接,以及 5. -弟二驅動開關單元,於拉下該主位元線。 如請求項4之非揮發性記憶體 關包括: ,丄亥串接一極體開 ^ ^ ^ ^ 一♦ Ρ成井禪贫性磁▲ 二—端點之間,以-向前方向連接;以及 電容:Ν:極體開關,在該次位元線和該非揮發性^ …之另-端點之間,以向後方 。 士明求項5之非揮發性記憶 1 其中該ΡΝ二極體β 9935l.doc 1277975 具有一p -型式區域,連接至該非揮發性磁電電容器之另一 端點,以及一N-型式區域,連接至該次位元線。 汝明求項5之非揮發性記憶體裝置,其中該二極體 開關具有一上層N-型式區域,連接至該非揮發性磁電電 容器之另一端點,以及一下層P-型式區域,連接至該次位 元線。 8.如請求項5之非揮發性記憶體裝置,其令當該字線之電遷
準位係為,高,以打開該PN:極體開關時,該串接二極體開 關轉換至讀取在該非揮發性磁電電容器中所儲存 料,以及 、 虽該字線之電壓準位係為負電壓而該次位元線之電麼 準位係為,高,以打開該PNPN二極體開關時,該串接二極 體開關轉換以在該非揮發性磁電電容器中寫 料。 包 一種使用一串接二極體單 括: 元之非揮發性記憶體裝置
複數個串接二極體單元陣列,每個具有―階層式^ ^告,包括-主位元線和一次位元線,和每個包括一 次單元陣列,具有複數個單元串接二極體單元, 元串接二極體單元在— 平隹予線和该次位元線之間,以列禾 行方向排列,其中,該次單元陣列包括: 一單元串接二極體單元, 器’其一端點連接至該字線 括至少兩或更多二極體裝置 包括一非揮發性磁電電容 和一串接二極體開關,包 隨後在該次位元線和該非 99351.doc 1277975 揮舍性磁電電容器之另一端點之間串聯地連接,且取決 於施加至該车始』^' 一 予線和該次位元線之電壓,選擇性地開關; .=/拉下驅動開關’拉上或拉下該等複數個次位元 線’-弟-驅動開關單元’控制在該主位 元線之間之連接;以及 -第二驅動開關單元,拉下該主位元線。 10.如請求項9之非揮發性記憶體裝置,其中該串接二 關包括: N極體開關’在該次位元線和該非揮發性磁電電 容器之另-端點之間’以一向前方向連接;以及 ♦ -清N二極體開關,在該次位元線和該非揮發性磁電 电谷盗之另一端點之間,以一向後方向連接。 A如請求項1G之非揮發性記憶體裝置,其中該PN:極體門 關具有一 p-型式區域’連接至該非揮發性磁電電容器之另 -端點’以及-N•型式區域,連接至該次位元線。 12. 如請求項1G之非揮發性記憶體裝置,其中該清^二 開關具有-上層N_型式區域,連接至該非揮發性磁電電 谷"之另一端點,以及一下層?_型式區域,連接至該次位 元線。 13. =請求項1G之非揮發性記憶體裝置,其中當該字線之恭 壓準位係為,高’以打開該P N二極體開關時,該串接二極: 開關轉換至讀取在該非揮發性磁電電容器中所儲存之次 料,以及 貝 當該字線之電壓準位係為負電壓而該次位元線之 99351.doc 1277975 準位係為’高’以打開該PNPN二極體開關時,該串接二極 體開關轉換以在該非揮發性磁電電容器中寫入隱藏資 料0
99351.doc
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI728020B (zh) * | 2015-12-22 | 2021-05-21 | 英商Arm股份有限公司 | 用於可組態的阻抗陣列的電路、方法和裝置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7376008B2 (en) * | 2003-08-07 | 2008-05-20 | Contour Seminconductor, Inc. | SCR matrix storage device |
| KR100569550B1 (ko) * | 2003-12-13 | 2006-04-10 | 주식회사 하이닉스반도체 | 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치 |
| KR100527537B1 (ko) * | 2003-12-22 | 2005-11-09 | 주식회사 하이닉스반도체 | 직렬 다이오드 셀 및 이를 이용한 불휘발성 메모리 장치 |
| KR100709462B1 (ko) * | 2004-02-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 다층 나노 튜브 셀을 이용한 메모리 장치 |
| KR100694426B1 (ko) * | 2004-02-16 | 2007-03-12 | 주식회사 하이닉스반도체 | 나노 튜브 셀 및 이를 이용한 메모리 장치 |
| KR100709463B1 (ko) * | 2004-02-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 나노 튜브 셀을 이용한 메모리 장치 |
| KR100626912B1 (ko) | 2004-04-23 | 2006-09-20 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조방법 |
| KR100620658B1 (ko) * | 2004-05-17 | 2006-09-14 | 주식회사 하이닉스반도체 | 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로 |
| KR100609615B1 (ko) * | 2005-06-14 | 2006-08-08 | 삼성전자주식회사 | 연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체메모리 장치의 레이아웃 |
| JP2007004839A (ja) * | 2005-06-21 | 2007-01-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US9007801B2 (en) * | 2009-07-07 | 2015-04-14 | Contour Semiconductor, Inc. | Bipolar-MOS memory circuit |
| WO2017145530A1 (ja) * | 2016-02-22 | 2017-08-31 | 株式会社村田製作所 | 圧電デバイス |
| WO2022040859A1 (zh) | 2020-08-24 | 2022-03-03 | 中国科学院微电子研究所 | 互补型存储单元及其制备方法、互补型存储器 |
| CN112002364B (zh) * | 2020-08-24 | 2023-05-05 | 中国科学院微电子研究所 | 互补型存储单元及其制备方法、互补型存储器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582435B2 (ja) * | 1975-08-09 | 1983-01-17 | 株式会社日立製作所 | キオクカイロ |
| EP0090665B1 (en) * | 1982-03-30 | 1989-05-31 | Fujitsu Limited | Semiconductor memory device |
| JPS63500550A (ja) * | 1985-06-07 | 1988-02-25 | アナマ−ティック・リミテッド | 電気的デ−タ蓄積素子 |
| US6229161B1 (en) * | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
| US6272594B1 (en) * | 1998-07-31 | 2001-08-07 | Hewlett-Packard Company | Method and apparatus for determining interleaving schemes in a computer system that supports multiple interleaving schemes |
| US6363439B1 (en) * | 1998-12-07 | 2002-03-26 | Compaq Computer Corporation | System and method for point-to-point serial communication between a system interface device and a bus interface device in a computer system |
| JP4491870B2 (ja) * | 1999-10-27 | 2010-06-30 | ソニー株式会社 | 不揮発性メモリの駆動方法 |
| KR100447223B1 (ko) | 2001-09-17 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 및 그 구동방법 |
| KR100506059B1 (ko) * | 2002-12-09 | 2005-08-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
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